JPS59158436A - 直並列インタ−フエ−ス素子 - Google Patents
直並列インタ−フエ−ス素子Info
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- JPS59158436A JPS59158436A JP2885884A JP2885884A JPS59158436A JP S59158436 A JPS59158436 A JP S59158436A JP 2885884 A JP2885884 A JP 2885884A JP 2885884 A JP2885884 A JP 2885884A JP S59158436 A JPS59158436 A JP S59158436A
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- Japan
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- array
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- parallel
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- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Error Detection And Correction (AREA)
- Apparatus For Radiation Diagnosis (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ操作の分野に関し、特に直列データを
並夕１データへ、また並列データを直列データへの変換
技術に関する。
並夕１データへ、また並列データを直列データへの変換
技術に関する。
ディジタル情報の取扱いにおいては、直列データを並列
データへ、またその反対の方向に変換することがしばし
ば必要となる。その結果、種々の形態のディジタル・コ
ンバータの開発が行なわれてきた。例えば、複数の直列
データ・ストリームを回持に対応するシフト・レジスタ
に対して供給し、またそれから並列に多重化装置に取出
すことができ、この装置は更に各並列出力を逐次選択し
て一連の並列ディジタル出力を提供する。
データへ、またその反対の方向に変換することがしばし
ば必要となる。その結果、種々の形態のディジタル・コ
ンバータの開発が行なわれてきた。例えば、複数の直列
データ・ストリームを回持に対応するシフト・レジスタ
に対して供給し、またそれから並列に多重化装置に取出
すことができ、この装置は更に各並列出力を逐次選択し
て一連の並列ディジタル出力を提供する。
その反対に、・並列情報を多数のシフト・レジスタに対
して選択的に送ることにより複数の直列情報ストリーム
に変換することもできる。この情報は、次いで直列の形
態で各シフト・レジスタから取出される。
して選択的に送ることにより複数の直列情報ストリーム
に変換することもできる。この情報は、次いで直列の形
態で各シフト・レジスタから取出される。
このような雑仕事を行なうためのシフト・レジスタのマ
トリックスの使用もまた提起されている。１９７３年１
２月１１１１９．行のり、 Ｆ、 Ｈｏｏｄの米国特許
第３，７７８．７７３号は、データ情報を操作するため
の複数のゲートの制御下でシフトφ１／ジスタのマトリ
ックスについて記載している。
トリックスの使用もまた提起されている。１９７３年１
２月１１１１９．行のり、 Ｆ、 Ｈｏｏｄの米国特許
第３，７７８．７７３号は、データ情報を操作するため
の複数のゲートの制御下でシフトφ１／ジスタのマトリ
ックスについて記載している。
１９６０年１０月１８日発行のＲ，Ｄ、 Ｋｏｄｉｓの
米国特許第２．９５７，１８３号は、直列データを並列
データへ、またその反対の方向へ変換するための別の方
式について記載している。
米国特許第２．９５７，１８３号は、直列データを並列
データへ、またその反対の方向へ変換するための別の方
式について記載している。
このような汎用形式のデータ変換を実施するための他の
回路は下記の特許を含む。即ち、１９８１年１１ＪＩ２
４ｒ１発行のＲ，Ｄ、 Ｂａｅｒｔｓｃｈ等の米国特許
第４．３ｏ２．ｅｅｅ −ｙオよび１９８０年１０月２
８１１発行（７） Ｄ、 Ｊ。
回路は下記の特許を含む。即ち、１９８１年１１ＪＩ２
４ｒ１発行のＲ，Ｄ、 Ｂａｅｒｔｓｃｈ等の米国特許
第４．３ｏ２．ｅｅｅ −ｙオよび１９８０年１０月２
８１１発行（７） Ｄ、 Ｊ。
Ｄａｙ等の同第４．２３１．０５２号である。
本発明によれば、構成の変更が可能な記憶素子のアレー
が直列データの並列データへの連続的な変換を行なう。
が直列データの並列データへの連続的な変換を行なう。
回じアレーはまた並列データの直列データへの連続的な
変換を行なうものである。
変換を行なうものである。
更に詳細にみれば、本発明は直列および並列の２進デー
タ間の変換を行なうためのインターフェース素子であり
、このインターフェース素子は、ｎ行とｎ列（但し、ｎ
は正の整数で、ｎ≧２）を有するアレーに対して電気的
に結合された複数の記憶素子からなり、データは行およ
び列に沿って交τの方向に前記アレーを通るよう送られ
、データはこのアレーに対して直列に与えられた２進デ
ータを並列に取出し、また前記アレーに対して並列に与
えられた２進データを直列に取出すことができるように
、行および列に沿って交９− １７−の方向に前記アレーから取出すようにすることが
できる。
タ間の変換を行なうためのインターフェース素子であり
、このインターフェース素子は、ｎ行とｎ列（但し、ｎ
は正の整数で、ｎ≧２）を有するアレーに対して電気的
に結合された複数の記憶素子からなり、データは行およ
び列に沿って交τの方向に前記アレーを通るよう送られ
、データはこのアレーに対して直列に与えられた２進デ
ータを並列に取出し、また前記アレーに対して並列に与
えられた２進データを直列に取出すことができるように
、行および列に沿って交９− １７−の方向に前記アレーから取出すようにすることが
できる。
換言すれば、本発明は直列および並列の２進データ間の
変換を行なうためのインターフェース素子であり、この
インターフェース素子はｎ行とｎ列（但し、ｎは正の整
数で、ｎ≧２）を有するアレーに対して電気的に結合さ
れた複数の記憶素子からなり、各記憶素子は、データが
前記ア１／−を通るように行または列の一方に沿って選
択的に桁送りできるように、２つの入力ターミナルの一
方から前記記憶手段のデータ入力にデータを選択的に供
給するため記憶装置とイツチング装置とを含んでいる。
変換を行なうためのインターフェース素子であり、この
インターフェース素子はｎ行とｎ列（但し、ｎは正の整
数で、ｎ≧２）を有するアレーに対して電気的に結合さ
れた複数の記憶素子からなり、各記憶素子は、データが
前記ア１／−を通るように行または列の一方に沿って選
択的に桁送りできるように、２つの入力ターミナルの一
方から前記記憶手段のデータ入力にデータを選択的に供
給するため記憶装置とイツチング装置とを含んでいる。
更に別の言い方をすれば、本発明は直列および並列の２
進データ間の変換を行なうためのインターフェース素子
であり、このインターフェース素子は複数の記憶素子か
らなり、各記憶素子は２つのデータ人力ターミナルと少
なくとも１つのデータ出力ターミナルを有し、また前記
の記憶素１０− ｒ・の２つのデータ入力ターミナルの一力から記七〇装
置のデータ入力にデータを選択的にかえるための記憶装
−と制御可能なイツチング装置を含み、前記記憶素子は
等しい数の行と列を有するアレーに対して電気的に結合
され、データは以下の方法の一つで、即ち （ａ）複数の直列データ書ストリームが、その１つの列
島り前記直列データ・ストリームが１つ以Ｉ−にならな
いようにアレーに同時に与えられるか。
進データ間の変換を行なうためのインターフェース素子
であり、このインターフェース素子は複数の記憶素子か
らなり、各記憶素子は２つのデータ人力ターミナルと少
なくとも１つのデータ出力ターミナルを有し、また前記
の記憶素１０− ｒ・の２つのデータ入力ターミナルの一力から記七〇装
置のデータ入力にデータを選択的にかえるための記憶装
−と制御可能なイツチング装置を含み、前記記憶素子は
等しい数の行と列を有するアレーに対して電気的に結合
され、データは以下の方法の一つで、即ち （ａ）複数の直列データ書ストリームが、その１つの列
島り前記直列データ・ストリームが１つ以Ｉ−にならな
いようにアレーに同時に与えられるか。
（ｂ）複数の直列データ・ストリームが、対してその１
つの列島り前記直列データーストリームが１つ以１−に
ならないようにアレーに同時にｑ、えられるか、 （Ｃ）並列データがその１つの行当り１ビット以ｌ−に
ならないようにアレーに一時に１ワードずつ直列に！ｊ
−えられるか、 （ｄ）並列データがその１つの列島りｌビー７ト以１−
にならないようにアレーに一時に１ワードずつ直列に与
えられるように、 前記アレーに対して与えることができ、データはそれぞ
れ下記の方法の１つにおいて、即ち （ａ）データが前記アレーから、アレーの各行当り１ビ
フトずつ−・時に１並列ワード取出される力）、 （ｂ）データが前記アレーから、アレーの各列島り１ビ
ツトずつ一時に１並列ワード取出されるか、 （Ｃ）データが前記アレーから、アレーの各行当り１ビ
ツト・ストリームずつＩｆｆ列に取出されるか。
つの列島り前記直列データーストリームが１つ以１−に
ならないようにアレーに同時にｑ、えられるか、 （Ｃ）並列データがその１つの行当り１ビット以ｌ−に
ならないようにアレーに一時に１ワードずつ直列に！ｊ
−えられるか、 （ｄ）並列データがその１つの列島りｌビー７ト以１−
にならないようにアレーに一時に１ワードずつ直列に与
えられるように、 前記アレーに対して与えることができ、データはそれぞ
れ下記の方法の１つにおいて、即ち （ａ）データが前記アレーから、アレーの各行当り１ビ
フトずつ−・時に１並列ワード取出される力）、 （ｂ）データが前記アレーから、アレーの各列島り１ビ
ツトずつ一時に１並列ワード取出されるか、 （Ｃ）データが前記アレーから、アレーの各行当り１ビ
ツト・ストリームずつＩｆｆ列に取出されるか。
（ｄ）データが前記アレーから、アレーの各列島り１ビ
ツト・ストリームずつ直列に取出されるように、 前記アレーから取出され、 これにより前記アレーに対して直列に与えられた２進デ
ータを並列に取出すことができ、また前記アレーに並列
に与えられた２進データが直列に取出すことができるも
のである。
ツト・ストリームずつ直列に取出されるように、 前記アレーから取出され、 これにより前記アレーに対して直列に与えられた２進デ
ータを並列に取出すことができ、また前記アレーに並列
に与えられた２進データが直列に取出すことができるも
のである。
本発明については、添付図面に関して更に詳細に以Ｆに
記述されるが、いくつかの図面のあるものにおいては類
似の部分が同じ参照番号により識別されている。
記述されるが、いくつかの図面のあるものにおいては類
似の部分が同じ参照番号により識別されている。
第１図は、出力選択素子１１１ 、クロック＋１２およ
びＩＯで除算する回路１２８と共に本発明のインターフ
ェース素子ｎｏ （ＬばしばフォーマターＣＦｏｒ
＋＊ａｔｔｅｒ）と呼ばれ６）’ｌｔ示し−ｃいる。
びＩＯで除算する回路１２８と共に本発明のインターフ
ェース素子ｎｏ （ＬばしばフォーマターＣＦｏｒ
＋＊ａｔｔｅｒ）と呼ばれ６）’ｌｔ示し−ｃいる。
インターフェース素子１１０は、＄１図の実施態様にお
いては、 ５Ｅ−００乃至５Ｅ−９９と呼ばれるものを
含み、総括的に記憶素子ＳＥと呼ばれる１００個の記憶
素子からなっている。各記憶素子ＳＥは。
いては、 ５Ｅ−００乃至５Ｅ−９９と呼ばれるものを
含み、総括的に記憶素子ＳＥと呼ばれる１００個の記憶
素子からなっている。各記憶素子ＳＥは。
他の各々の記憶素子ＳＥと同じものであり、その１つが
第２図に詳細に示されている。
第２図に詳細に示されている。
第１図について更に詳細に記述する前に、第２図を更に
詳細に検討することが望ましい。第２図に示されるよう
に、各記憶素子ＳＥは１つのＤター１３− イブ・フリップフロップＩＩ［ｌからなっている。この
フリップフロップＨｉｌｌの９人力はそれぞれゲート１
１７または１１８を介して記憶素子ＳＥの入力ターミナ
ルＡまたはＥのいづれかから入力信号を受堰ることがで
きる。ゲート１１７および１１８は、それらのＯＦＦ状
態即ち非導通状態またはＯＮ状態即ち導通状態にバイア
スすることができるトランジスタである。制御電極Ｋを
介してターミナルＢ上の適切な制御信号がゲート１１７
に加えられる。ター） １１７がＯＮに切換わると、タ
ーミナルＡからの信号がフリップフロップ１１６のＤ入
力に加えられる。同様に、ターミナルＣ上の適切な制御
信号が制御電極Ｋを介してゲートｌｌＢに加えられる。
詳細に検討することが望ましい。第２図に示されるよう
に、各記憶素子ＳＥは１つのＤター１３− イブ・フリップフロップＩＩ［ｌからなっている。この
フリップフロップＨｉｌｌの９人力はそれぞれゲート１
１７または１１８を介して記憶素子ＳＥの入力ターミナ
ルＡまたはＥのいづれかから入力信号を受堰ることがで
きる。ゲート１１７および１１８は、それらのＯＦＦ状
態即ち非導通状態またはＯＮ状態即ち導通状態にバイア
スすることができるトランジスタである。制御電極Ｋを
介してターミナルＢ上の適切な制御信号がゲート１１７
に加えられる。ター） １１７がＯＮに切換わると、タ
ーミナルＡからの信号がフリップフロップ１１６のＤ入
力に加えられる。同様に、ターミナルＣ上の適切な制御
信号が制御電極Ｋを介してゲートｌｌＢに加えられる。
ゲート１１８がＯＮに切換わると、ターミナルＥからの
信号がフリップフロップｔｔｅのＤ入力に対して加えら
れる。以下において更に詳細に説明するように、ゲート
１１？および１１８はこれらが共に同時に導通状態とな
らないように制御されている。
信号がフリップフロップｔｔｅのＤ入力に対して加えら
れる。以下において更に詳細に説明するように、ゲート
１１？および１１８はこれらが共に同時に導通状態とな
らないように制御されている。
１４−
また、入力ターミナルＢおよびＣに加えられる信号はそ
れぞれ１１ｊカターミナルＪおよび１に現われる同じ信
号である。（記憶素子ＳＥの）入力ターミナルＤに加え
られるクロック信号は更に、フリ、プフロップ１１６の
クロック入力ターミナルＣＬＫおよび出力ターミナルＨ
に加えられる。フリップフロップｔｔｅのＱ出力は両方
の出力ターミナルＦおよびＧに接続されている。
れぞれ１１ｊカターミナルＪおよび１に現われる同じ信
号である。（記憶素子ＳＥの）入力ターミナルＤに加え
られるクロック信号は更に、フリ、プフロップ１１６の
クロック入力ターミナルＣＬＫおよび出力ターミナルＨ
に加えられる。フリップフロップｔｔｅのＱ出力は両方
の出力ターミナルＦおよびＧに接続されている。
第３図は、５Ｅ−１，５Ｅ−２，５Ｅ−３および５Ｅ−
４（全て第２図の記憶素子ＳＥと同じものである）とし
て示されている４つの記憶素子の例示的な相−ｑ接続を
示している。初めに、入力データが第３図における左側
から加えられつつある（即ち、記憶素子５Ｅ−１および
５Ｅ−３のターミナルＡに対して加えられつつある）も
のと仮定する。その結果、両方の記憶素子５Ｅ−１およ
び５Ｅ−２の入力ターミナルＢにおける制御信号は、記
憶素子５Ｅ−１，３Ｅ−２，５Ｅ−３および５Ｅ−４の
ゲート１１７が導通状態となるようになっており、また
両方の記憶素子５Ｅ−１および５Ｅ−２の入力ターミナ
ルＣにおける制御信号は記憶素子５Ｅ−１，３Ｅ−２，
５Ｅ−３および５Ｅ−４のゲート１１８が非導通状態と
なるようになっている。その結果、データは記憶素子５
Ｅ−１の入力ターミナルＡから５Ｅ−１のゲート１１７
を介して記憶素子ＳＥ−１のフリップフロップ１１６の
Ｄ入力に流れる。このデータは、（ＳＥ−１の）入力タ
ーミナルＤにおけるクロック信号によりフリップフロー
、プ１１６内にクロックされる。
４（全て第２図の記憶素子ＳＥと同じものである）とし
て示されている４つの記憶素子の例示的な相−ｑ接続を
示している。初めに、入力データが第３図における左側
から加えられつつある（即ち、記憶素子５Ｅ−１および
５Ｅ−３のターミナルＡに対して加えられつつある）も
のと仮定する。その結果、両方の記憶素子５Ｅ−１およ
び５Ｅ−２の入力ターミナルＢにおける制御信号は、記
憶素子５Ｅ−１，３Ｅ−２，５Ｅ−３および５Ｅ−４の
ゲート１１７が導通状態となるようになっており、また
両方の記憶素子５Ｅ−１および５Ｅ−２の入力ターミナ
ルＣにおける制御信号は記憶素子５Ｅ−１，３Ｅ−２，
５Ｅ−３および５Ｅ−４のゲート１１８が非導通状態と
なるようになっている。その結果、データは記憶素子５
Ｅ−１の入力ターミナルＡから５Ｅ−１のゲート１１７
を介して記憶素子ＳＥ−１のフリップフロップ１１６の
Ｄ入力に流れる。このデータは、（ＳＥ−１の）入力タ
ーミナルＤにおけるクロック信号によりフリップフロー
、プ１１６内にクロックされる。
このデータは次に、フリップフロップ１１ＢのＱ出力か
らクロックされて記憶素子５Ｅ−１のＦおよびＧの再出
力ターミナルに加えられる。ゲート１１８がＯＦＦ状態
に切換えられる（非導通状態になる）ので、Ｇ出力ター
ミナルの信号はブロックされる。ＳＥ−１のＦ出力ター
ミナルにおける信号は記憶素子５Ｅ−２の八人カターミ
ナルに加えられ、ここでこの信号は（ＳＥ−２の）ゲー
トｌ１７により通過させられて（ＳＥ−２の）フリップ
フロップ１１６の０人力に加えられる。
らクロックされて記憶素子５Ｅ−１のＦおよびＧの再出
力ターミナルに加えられる。ゲート１１８がＯＦＦ状態
に切換えられる（非導通状態になる）ので、Ｇ出力ター
ミナルの信号はブロックされる。ＳＥ−１のＦ出力ター
ミナルにおける信号は記憶素子５Ｅ−２の八人カターミ
ナルに加えられ、ここでこの信号は（ＳＥ−２の）ゲー
トｌ１７により通過させられて（ＳＥ−２の）フリップ
フロップ１１６の０人力に加えられる。
同様な経路が、記憶素子５Ｅ−３のＡ入力ターミナルに
加えられるデータに対しても生じる。このデータは、（
ＳＥ−３）のゲート＋１７を経て（Ｓ Ｅ −３）のフ
リップフロップ１１Ｂへ、（ＳＥ−３の）Ｆ出力ターミ
ナルへ、記憶素子５Ｅ−４のＡ入力ターミナルへ、更に
（ＳＥ−４の）ゲー目１７を経て（ＳＥ−４の）フリッ
プフロップ１１６の０人力へ、（ＳＥ−４の）フリップ
フロップ１１６のＱ出力から（ＳＥ−４の）ＦおよびＧ
出力へ送られる。入力ターミナルＤにおけるクロック信
号のタイミングが５Ｅ−１と５Ｅ−２の組合せが右側へ
桁送りするシフト・レジスタとして作動するようになっ
ており、５Ｅ−３および５Ｅ−４の組合せの場合も同様
であることに注目されたい。
加えられるデータに対しても生じる。このデータは、（
ＳＥ−３）のゲート＋１７を経て（Ｓ Ｅ −３）のフ
リップフロップ１１Ｂへ、（ＳＥ−３の）Ｆ出力ターミ
ナルへ、記憶素子５Ｅ−４のＡ入力ターミナルへ、更に
（ＳＥ−４の）ゲー目１７を経て（ＳＥ−４の）フリッ
プフロップ１１６の０人力へ、（ＳＥ−４の）フリップ
フロップ１１６のＱ出力から（ＳＥ−４の）ＦおよびＧ
出力へ送られる。入力ターミナルＤにおけるクロック信
号のタイミングが５Ｅ−１と５Ｅ−２の組合せが右側へ
桁送りするシフト・レジスタとして作動するようになっ
ており、５Ｅ−３および５Ｅ−４の組合せの場合も同様
であることに注目されたい。
次に、入力データが第３図の頂部から加えられる（即ち
、記憶素子５Ｅ−１および５Ｅ−２のターミナルＥに加
えられる）と仮定する。その結＝１７− 東１両方の記憶素子ＳＥ−および５Ｅ−２の入力ターミ
ナルＣにおける制御信号は、記憶素子５Ｅ−１，５Ｅ−
２，５Ｅ−３および５Ｅ−４のゲート１１８が導通状態
となるようになっており、また両方の記Ｊｒｆ！素子５
Ｅ−１と５Ｅ−２の入力ターミナルＢにおける制御信号
は記憶素子５Ｅ−１，５Ｅ−２，５Ｅ−３および５Ｅ−
４のゲート１１７が非導通状態となるようになっている
。その結果、記憶素子５Ｅ−１の入力ターミナルＥから
５Ｅ−１のゲート１１８を経て記憶素子５Ｅ−１のフリ
ップフロップ１１８のＤ入力にデータが流れる。このデ
ータは（ＳＥ−１の）入力ターミナルＤにおけるクロッ
ク信号によりフリップフロップ１１６内にクロックされ
る。このデータは次に、フリップフロップ１１６のＱ出
力からクロック之れで記憶素子ＳＥ−１の両方のＦおよ
びＧ出力ターミナルに加えられる。ゲート１１７がＯＦ
Ｆに切換えられる（非導通状態となる）ので、Ｆ出力タ
ーミナルにおける信号はブロックされる。５Ｅ−１のＧ
出力１８− ターミナルにおける信号は記憶素子５Ｅ−３のＥ人力タ
ーミナルに加えられ、ここでこの信号は（ＳＥ−３の）
ゲート＋１８を通過して（ＳＥ−３の）フリップフロッ
プ１１６のＤ入力に加えられる。
、記憶素子５Ｅ−１および５Ｅ−２のターミナルＥに加
えられる）と仮定する。その結＝１７− 東１両方の記憶素子ＳＥ−および５Ｅ−２の入力ターミ
ナルＣにおける制御信号は、記憶素子５Ｅ−１，５Ｅ−
２，５Ｅ−３および５Ｅ−４のゲート１１８が導通状態
となるようになっており、また両方の記Ｊｒｆ！素子５
Ｅ−１と５Ｅ−２の入力ターミナルＢにおける制御信号
は記憶素子５Ｅ−１，５Ｅ−２，５Ｅ−３および５Ｅ−
４のゲート１１７が非導通状態となるようになっている
。その結果、記憶素子５Ｅ−１の入力ターミナルＥから
５Ｅ−１のゲート１１８を経て記憶素子５Ｅ−１のフリ
ップフロップ１１８のＤ入力にデータが流れる。このデ
ータは（ＳＥ−１の）入力ターミナルＤにおけるクロッ
ク信号によりフリップフロップ１１６内にクロックされ
る。このデータは次に、フリップフロップ１１６のＱ出
力からクロック之れで記憶素子ＳＥ−１の両方のＦおよ
びＧ出力ターミナルに加えられる。ゲート１１７がＯＦ
Ｆに切換えられる（非導通状態となる）ので、Ｆ出力タ
ーミナルにおける信号はブロックされる。５Ｅ−１のＧ
出力１８− ターミナルにおける信号は記憶素子５Ｅ−３のＥ人力タ
ーミナルに加えられ、ここでこの信号は（ＳＥ−３の）
ゲート＋１８を通過して（ＳＥ−３の）フリップフロッ
プ１１６のＤ入力に加えられる。
同様な経路が記憶素子５Ｅ−２のＥ人力ターミナルに加
えられるデータについても生じる。このデータは、（Ｓ
Ｅ−２）のゲート１１８を経て（ＳＥ−２）のフリップ
フロップ１１６へ（ＳＥ−２の）Ｇ出力ターミナルへ記
憶素子５Ｅ−４のＥ人力ターミナルへ、更に（ＳＥ−４
の）ゲート１１８を経て（ＳＥ−４の）フリップフロッ
プ１１６のＤ人力へ、（ＳＥ−４の）フリップフロップ
＋ｔｅのＱ出力から（Ｓ Ｅ −４の）ＦおよびＧ出力
へ送られる。（ＳＥ−１および５Ｅ−２の）入力ターミ
ナルＤにおけるこのクロック信号のタイミングが５Ｅ−
１と５Ｅ−３の組合せがにから下方へ桁送りするシフト
・レジスタとして作動するようになっており、５Ｅ−２
および５Ｅ−４の組合せの場合も同様であることに注口
されたい。
えられるデータについても生じる。このデータは、（Ｓ
Ｅ−２）のゲート１１８を経て（ＳＥ−２）のフリップ
フロップ１１６へ（ＳＥ−２の）Ｇ出力ターミナルへ記
憶素子５Ｅ−４のＥ人力ターミナルへ、更に（ＳＥ−４
の）ゲート１１８を経て（ＳＥ−４の）フリップフロッ
プ１１６のＤ人力へ、（ＳＥ−４の）フリップフロップ
＋ｔｅのＱ出力から（Ｓ Ｅ −４の）ＦおよびＧ出力
へ送られる。（ＳＥ−１および５Ｅ−２の）入力ターミ
ナルＤにおけるこのクロック信号のタイミングが５Ｅ−
１と５Ｅ−３の組合せがにから下方へ桁送りするシフト
・レジスタとして作動するようになっており、５Ｅ−２
および５Ｅ−４の組合せの場合も同様であることに注口
されたい。
次に、＋ｊｆび第１図に戻る。第１図は、簡素化した状
態で５Ｅ−００乃至５Ｅ−９９で示される１００個の記
憶素子の接続状態を示し、これら各記憶素子は第２図に
示されたものと同じであり、これらは総括的に記憶素子
ＳＥと呼ばれる。第３図の記憶素子５Ｅ−００乃至５Ｅ
−９９は、第３図の記憶素子５Ｅ−１乃至５Ｅ−４の同
じ方法でアレー１１３と結合ごれている。第３図の実施
例があまりかさ高とならないようにするため、第１図に
おける記憶素子のデータ信号経路（即ち、各記憶素子Ｓ
ＥのターミナルＡ、Ｅ、ＦおよびＧと関連する経路）の
みが示されている。
態で５Ｅ−００乃至５Ｅ−９９で示される１００個の記
憶素子の接続状態を示し、これら各記憶素子は第２図に
示されたものと同じであり、これらは総括的に記憶素子
ＳＥと呼ばれる。第３図の記憶素子５Ｅ−００乃至５Ｅ
−９９は、第３図の記憶素子５Ｅ−１乃至５Ｅ−４の同
じ方法でアレー１１３と結合ごれている。第３図の実施
例があまりかさ高とならないようにするため、第１図に
おける記憶素子のデータ信号経路（即ち、各記憶素子Ｓ
ＥのターミナルＡ、Ｅ、ＦおよびＧと関連する経路）の
みが示されている。
第１図のインターフェース素子１１０の作用の実施例と
して、１０個の直列２進データ・ストリームが人力バス
１２１に加えられるものと仮定する。１つの２准データ
・ストリームが５Ｅ−００の入力ターミナルＡに加えら
れ、この同じ２進データ・ストリームが５Ｅ−００の入
力ターミナルＥに加えられる。第２の２進データ会スト
リームが５Ｅ−１０の入力ターミナルＡおよび５Ｅ−０
１の入力ターミナルＥの双方に加えられる。第３の２ａ
データ・ヌトリーｌ、は５Ｅ−２０の人力ターミナルＡ
と５Ｅ−０２の人力ターミナルＥのｙ方に加えられる。
して、１０個の直列２進データ・ストリームが人力バス
１２１に加えられるものと仮定する。１つの２准データ
・ストリームが５Ｅ−００の入力ターミナルＡに加えら
れ、この同じ２進データ・ストリームが５Ｅ−００の入
力ターミナルＥに加えられる。第２の２進データ会スト
リームが５Ｅ−１０の入力ターミナルＡおよび５Ｅ−０
１の入力ターミナルＥの双方に加えられる。第３の２ａ
データ・ヌトリーｌ、は５Ｅ−２０の人力ターミナルＡ
と５Ｅ−０２の人力ターミナルＥのｙ方に加えられる。
同様に、第１図に示されるように、残る７つの２進デー
ダ拳ストリームは５Ｅ−３０，５Ｅ−４０，５Ｅ−５０
，５Ｅ−ＥＩＯｌＳＥ−７０，５Ｅ−８０および５Ｅ−
９０、および同様にして５Ｅ−０３乃至Ｓ Ｅ −０９
の人力ターミナルに加えられる。
ダ拳ストリームは５Ｅ−３０，５Ｅ−４０，５Ｅ−５０
，５Ｅ−ＥＩＯｌＳＥ−７０，５Ｅ−８０および５Ｅ−
９０、および同様にして５Ｅ−０３乃至Ｓ Ｅ −０９
の人力ターミナルに加えられる。
このような相互接続状態の結果、パス１２１上の直列デ
ータは、ゲート１１７および＋１８の状態に従って、ア
レー１１３の列またはアレー１１３の行のいずれか一方
に沿って桁送りすることができる。
ータは、ゲート１１７および＋１８の状態に従って、ア
レー１１３の列またはアレー１１３の行のいずれか一方
に沿って桁送りすることができる。
例えば、もし記憶素子ＳＥの全てのゲート１１７が導通
状態となり、また記憶素子ＳＨの全てのゲート１１８が
非導通状態となる場合は、データは記憶素子５Ｅ−００
、アレー１１３のＳ Ｅ −１０，５Ｅ−２０，５Ｅ−
３０，５Ｅ−４０，５Ｅ−５０，３Ｅ−８０、２ｌ− ３Ｅ−７０、Ｓ Ｅ −８０および５Ｅ−９０のＡ入力
によってのみ受入れらられ、またデータはアレー１１３
の列に沿って（即ち、左から右へ）桁送りされる。
状態となり、また記憶素子ＳＨの全てのゲート１１８が
非導通状態となる場合は、データは記憶素子５Ｅ−００
、アレー１１３のＳ Ｅ −１０，５Ｅ−２０，５Ｅ−
３０，５Ｅ−４０，５Ｅ−５０，３Ｅ−８０、２ｌ− ３Ｅ−７０、Ｓ Ｅ −８０および５Ｅ−９０のＡ入力
によってのみ受入れらられ、またデータはアレー１１３
の列に沿って（即ち、左から右へ）桁送りされる。
一方、もし記憶素子ＳＥの全てのゲー１−１１８が導通
状態となり、記憶素子ＳＥの全てのゲート１１７が非導
通状態となるならば、データはアレー１１３の記憶素子
５Ｅ−００乃至５Ｅ−９０のＥ入力のみにより受入れら
れ、データはアレー１１３の行に沿って（即ち、」二か
ら下へ）桁送りされるのである。
状態となり、記憶素子ＳＥの全てのゲート１１７が非導
通状態となるならば、データはアレー１１３の記憶素子
５Ｅ−００乃至５Ｅ−９０のＥ入力のみにより受入れら
れ、データはアレー１１３の行に沿って（即ち、」二か
ら下へ）桁送りされるのである。
次に、インターフェース素子１１０の典型的な作用につ
いて記述する。本明細書の目的のため、１バイトはある
数のビットからなるものとし、またｌワードはある与え
られた数のバイトからなるものと考える。木実施例にお
いては、各２進ワードはＩＯビットを含み、またｌワー
ドは１バイトからなるものと仮定する。バス１２１から
のデータは最初アレー１１３の列に沿って加えられる（
即ち、全２２− てのゲーｈｌ１７が導通状態にあり、かつ全てのケート
＋１８が非導通状態にある）と仮定する。１つの直列デ
ータ会ストリームの最初のビットが（ターミナルＡを介
して）記憶素子５Ｅ−００に加えられる。第２の直列デ
ータ・ストリームの最初のビットが（ターミナルＡを介
して）記憶素子５Ｅ−１０に加えられる。同様に、第３
乃至第１０の直列データ会ストリームの最初のビットは
それぞれ記憶素子５Ｅ−２０，５Ｅ−３０，５Ｅ−４０
，５Ｅ−５０、５Ｅ−８０，５Ｅ−７０，５Ｅ−８０お
よび５Ｅ−９０に加えられる。アレー１１３のこの最初
の行のこのローディングは嫉初のクロック・パルス（記
憶素子５Ｅ−００乃至５Ｅ−０９のターミナルＤに加え
られる）において生じる。
いて記述する。本明細書の目的のため、１バイトはある
数のビットからなるものとし、またｌワードはある与え
られた数のバイトからなるものと考える。木実施例にお
いては、各２進ワードはＩＯビットを含み、またｌワー
ドは１バイトからなるものと仮定する。バス１２１から
のデータは最初アレー１１３の列に沿って加えられる（
即ち、全２２− てのゲーｈｌ１７が導通状態にあり、かつ全てのケート
＋１８が非導通状態にある）と仮定する。１つの直列デ
ータ会ストリームの最初のビットが（ターミナルＡを介
して）記憶素子５Ｅ−００に加えられる。第２の直列デ
ータ・ストリームの最初のビットが（ターミナルＡを介
して）記憶素子５Ｅ−１０に加えられる。同様に、第３
乃至第１０の直列データ会ストリームの最初のビットは
それぞれ記憶素子５Ｅ−２０，５Ｅ−３０，５Ｅ−４０
，５Ｅ−５０、５Ｅ−８０，５Ｅ−７０，５Ｅ−８０お
よび５Ｅ−９０に加えられる。アレー１１３のこの最初
の行のこのローディングは嫉初のクロック・パルス（記
憶素子５Ｅ−００乃至５Ｅ−０９のターミナルＤに加え
られる）において生じる。
第２のクロック・パルスにおいては、アレー１１３の最
初（最も左側）の行の内容はアレー１１３の第２の行（
即ち、右側から１つ目の列）へ桁送りされる。同時に、
１０個の直列データ・ストリームの第２のビットがア
レー１１３の最初の行の記憶素子ＳＥに（第１のビット
と同様な方法で）加えられる。この手順は、各直列ワー
ドの１０ピント全てがアレー１１３に記憶されるまで１
合計で１０例のクロック・パルスについて継続する。こ
の時間の終りに、記憶素子５Ｅ−００乃至０９からなる
アレー１１３の列が１つの完全なワードを含み、記憶素
子Ｓ Ｅ −１０乃至５Ｅ−１９からなる列は別の完全
ワードを含む、等々である。要約すれば、入力バス１２
１からのデータはアレー１１３の列を左から右へ移動し
たことになる。
初（最も左側）の行の内容はアレー１１３の第２の行（
即ち、右側から１つ目の列）へ桁送りされる。同時に、
１０個の直列データ・ストリームの第２のビットがア
レー１１３の最初の行の記憶素子ＳＥに（第１のビット
と同様な方法で）加えられる。この手順は、各直列ワー
ドの１０ピント全てがアレー１１３に記憶されるまで１
合計で１０例のクロック・パルスについて継続する。こ
の時間の終りに、記憶素子５Ｅ−００乃至０９からなる
アレー１１３の列が１つの完全なワードを含み、記憶素
子Ｓ Ｅ −１０乃至５Ｅ−１９からなる列は別の完全
ワードを含む、等々である。要約すれば、入力バス１２
１からのデータはアレー１１３の列を左から右へ移動し
たことになる。
この時点において、ゲート１１７と１１８の作動モード
は、全てのゲート＋１７が非導通状態となり全てのゲー
ト１１８が導通状態となるように変化する。その結果、
入力バス１２１における直列データはこの蒔アレー１１
３の行を一ヒから下へ移動し始める。換言すれば、最初
ワードはアレー１１３の最初の行から下方へ桁送りされ
、２番目のワードはアレー１１３の第２の列から下方へ
桁送りされる、等々である。ｆ５２のワードの最初のビ
ットがアレー１１３の最初の列に対して（即ち、記憶素
子５Ｅ−００乃至５Ｅ−０９に）加えられる時、アレー
１１３に記憶きれたデータは全て１位置だけ下方に桁送
りされ、アレー１１３の最下位の行（即ち、記憶素子Ｓ
Ｅ −１１０乃至５Ｅ−９９）に含まれるワードがバ
ス１２３ ヒに（１０ビット並列状態で）出力される
。
は、全てのゲート＋１７が非導通状態となり全てのゲー
ト１１８が導通状態となるように変化する。その結果、
入力バス１２１における直列データはこの蒔アレー１１
３の行を一ヒから下へ移動し始める。換言すれば、最初
ワードはアレー１１３の最初の行から下方へ桁送りされ
、２番目のワードはアレー１１３の第２の列から下方へ
桁送りされる、等々である。ｆ５２のワードの最初のビ
ットがアレー１１３の最初の列に対して（即ち、記憶素
子５Ｅ−００乃至５Ｅ−０９に）加えられる時、アレー
１１３に記憶きれたデータは全て１位置だけ下方に桁送
りされ、アレー１１３の最下位の行（即ち、記憶素子Ｓ
Ｅ −１１０乃至５Ｅ−９９）に含まれるワードがバ
ス１２３ ヒに（１０ビット並列状態で）出力される
。
第２のビットがアレー１１３のｎｋ初の列に加えられる
時、既にアレー１１３に記憶されたビットは再び全てが
１位置だけ下方に桁送りされる。その結果、この時アレ
ー１１３の最後の列に含まれる新たなワードがバス１２
３に出力される。この過程は、アレー１１３の最上位の
列に加えられる直列ワードのｌＯピント全てがこのアレ
ーにすべて記憶されるまで継続する。
時、既にアレー１１３に記憶されたビットは再び全てが
１位置だけ下方に桁送りされる。その結果、この時アレ
ー１１３の最後の列に含まれる新たなワードがバス１２
３に出力される。この過程は、アレー１１３の最上位の
列に加えられる直列ワードのｌＯピント全てがこのアレ
ーにすべて記憶されるまで継続する。
この期間中、選択素子１１１はそのＡ入力およびＣ出力
に現われる信号を与えるように（リード１２４により）
制御され、その結果一連の１０ビツトの並列ワードが出
力バス１２Ｂ上に生じる。
に現われる信号を与えるように（リード１２４により）
制御され、その結果一連の１０ビツトの並列ワードが出
力バス１２Ｂ上に生じる。
−Ｑアレー１１３が最上位の列に加えられた１０個２５
− の直列ビット（即ち、１つの完全ワード）を受取ると、
ゲート１１７が導通状態となりゲート１１８が非導通状
Ｗ１をなるようにゲート１１７および１１８がｉＱび変
更される。その結果、データは再び列に沿ってアレー１
１３を移動する。リード１２４」−の信吟はこの時膚釈
素子１１１をしてそのＢ入力上に現われる信号をそのＣ
出力に加えさせ、その結果−１ｉｐの１０ビットの並列
ワードが出力バス１２６上に生じる。
− の直列ビット（即ち、１つの完全ワード）を受取ると、
ゲート１１７が導通状態となりゲート１１８が非導通状
Ｗ１をなるようにゲート１１７および１１８がｉＱび変
更される。その結果、データは再び列に沿ってアレー１
１３を移動する。リード１２４」−の信吟はこの時膚釈
素子１１１をしてそのＢ入力上に現われる信号をそのＣ
出力に加えさせ、その結果−１ｉｐの１０ビットの並列
ワードが出力バス１２６上に生じる。
新たな各ビットがアレー１１３の各列にクロックされる
時、アレー１１３におけるデータが右側へ移動する。最
初の桁送りと共に、最も右側の行に含まれる１０ビツト
（即ち、ワード）が１ｏビツトの並列ワードとしてバス
１２７上に出力される。このデータは選択素子＋１１の
入力Ｂに加えられ、この素子は更にこのデータを出力バ
ス１２Ｂに（リード１２４の制御下において）結合する
。
時、アレー１１３におけるデータが右側へ移動する。最
初の桁送りと共に、最も右側の行に含まれる１０ビツト
（即ち、ワード）が１ｏビツトの並列ワードとしてバス
１２７上に出力される。このデータは選択素子＋１１の
入力Ｂに加えられ、この素子は更にこのデータを出力バ
ス１２Ｂに（リード１２４の制御下において）結合する
。
要約すると、入力バス１２１に加えらえた直列データが
出力バス１２ｅ上で並列データに変換され２６− たものである。
出力バス１２ｅ上で並列データに変換され２６− たものである。
インターフェース素子１１０はまた、その人力バス＋２
１に加えられた並列データをその出力バス１２６ ヒの
直列データに変換することができる。この作動モードに
おいては、１０ビツト・ワードが入力バス１２＋ に加
えられ（ゲーＮＩ７が導通状態であり、ゲー１−１１８
は非導通状態である）、次いでアレーｌ１３の最も左の
行に加えられる。他のワードが人力パス１２１に加えら
れる時、 １０行全てが充填される（即ち、ｌＯのワー
ドが受取られる）まで、アレー１１３は一時に１行ずつ
充填される。
１に加えられた並列データをその出力バス１２６ ヒの
直列データに変換することができる。この作動モードに
おいては、１０ビツト・ワードが入力バス１２＋ に加
えられ（ゲーＮＩ７が導通状態であり、ゲー１−１１８
は非導通状態である）、次いでアレーｌ１３の最も左の
行に加えられる。他のワードが人力パス１２１に加えら
れる時、 １０行全てが充填される（即ち、ｌＯのワー
ドが受取られる）まで、アレー１１３は一時に１行ずつ
充填される。
この時点において、ゲーＮ１７および１１８は、ゲート
１１７が非導通状態となりゲート１１８が導通状態とな
るように変更される。その結果、入力バス１２１ にお
ける各ワードはこの時アレー１１３の最ｌ−位の列に加
えられ、このアレーはこの特上から下へ桁送りを行なう
、この新たな方向における最初のワードがアレー１１３
により受取られつつある時、アレー１１３の最下位の列
に含まれるビットはバス１２３ 、ｈに出力される。各
列が１つのワードを含むので、これが各ワードからの１
ビツトをバス１２３に加える結果となり、桁送りが継続
する時無論直列データを得る。前述の如く、選択素子１
１１はそのへ入力において受取った信号を（リード１２
４の制御下において）そのＣ出力に結合する。
１１７が非導通状態となりゲート１１８が導通状態とな
るように変更される。その結果、入力バス１２１ にお
ける各ワードはこの時アレー１１３の最ｌ−位の列に加
えられ、このアレーはこの特上から下へ桁送りを行なう
、この新たな方向における最初のワードがアレー１１３
により受取られつつある時、アレー１１３の最下位の列
に含まれるビットはバス１２３ 、ｈに出力される。各
列が１つのワードを含むので、これが各ワードからの１
ビツトをバス１２３に加える結果となり、桁送りが継続
する時無論直列データを得る。前述の如く、選択素子１
１１はそのへ入力において受取った信号を（リード１２
４の制御下において）そのＣ出力に結合する。
ｌＯのワードがアレー１１３の最上位の列に加えられた
後、ゲー１−１１７および１１８は再び変更される。ゲ
ーＮ１７は導通状態となり、ゲートｌ１８は非導通状態
となる。その結果、ワードがアレー１１３の最も左の行
に加えられ、右へ桁送りされる。直列データはこの時バ
ス１２７」−に出力される。出力遠釈素子１１１は、リ
ード１２４の制御下で、この時そのＢ入力をそのＣ出力
に結合し、その結果バス１２７がｍ方バス１２６に結合
される。
後、ゲー１−１１７および１１８は再び変更される。ゲ
ーＮ１７は導通状態となり、ゲートｌ１８は非導通状態
となる。その結果、ワードがアレー１１３の最も左の行
に加えられ、右へ桁送りされる。直列データはこの時バ
ス１２７」−に出力される。出力遠釈素子１１１は、リ
ード１２４の制御下で、この時そのＢ入力をそのＣ出力
に結合し、その結果バス１２７がｍ方バス１２６に結合
される。
好ましい実施例においては、アレー１１３は集積回路と
して製造される。
して製造される。
クロー、り１１２は２．５８ ＭＨｚの周波数を有する
略々矩形状の波形の出力を生じる。このクロック信号は
記憶素子５Ｅ−Ｇｏ乃至５Ｅ−０９のＤ入力に加えられ
る。１０で除算する回路１２８はクロック１１２の出力
に応答する０回路１２Ｂの出力はり一ド１２４に加えら
れて選択素子＋１１を制御し、また記憶素子５Ｅ−００
乃至５Ｅ−０９のＢおよびＣ入力に加えられ。ｌＯで除
算する回路１２８の出力がハイの状態となる時、ゲー）
１１７は導通状態となり、ゲー）１１８は非導通状態と
なり、選択素子１１１はそのＢ入力をそのＣ出力に結合
させる。ｌＯで除算する回路１２８の出力がローの状態
になる時、ゲート１１７は非導通状態となり、ゲーＨ１
８は導通状態となり、選択素子！＋１はそのＡ入力をそ
のＣ出力と結合させる。クロック１１２および回路１２
８の出力は、それぞれ第４ａ図および第４ｂ図に示され
ている。
略々矩形状の波形の出力を生じる。このクロック信号は
記憶素子５Ｅ−Ｇｏ乃至５Ｅ−０９のＤ入力に加えられ
る。１０で除算する回路１２８はクロック１１２の出力
に応答する０回路１２Ｂの出力はり一ド１２４に加えら
れて選択素子＋１１を制御し、また記憶素子５Ｅ−００
乃至５Ｅ−０９のＢおよびＣ入力に加えられ。ｌＯで除
算する回路１２８の出力がハイの状態となる時、ゲー）
１１７は導通状態となり、ゲー）１１８は非導通状態と
なり、選択素子１１１はそのＢ入力をそのＣ出力に結合
させる。ｌＯで除算する回路１２８の出力がローの状態
になる時、ゲート１１７は非導通状態となり、ゲーＨ１
８は導通状態となり、選択素子！＋１はそのＡ入力をそ
のＣ出力と結合させる。クロック１１２および回路１２
８の出力は、それぞれ第４ａ図および第４ｂ図に示され
ている。
また、第１図の実施例もサブセット・モードにおいて使
用することができることを注目されたい、即ち、この実
施例は１０ビツトより小さなワードに対しても使用する
ことができる。
用することができることを注目されたい、即ち、この実
施例は１０ビツトより小さなワードに対しても使用する
ことができる。
２９−
例えば、６つの直列データ・ストリーム（それぞれ６ビ
ツトずつのワードからなる）を６ビツトずつ並列出力に
変換したいと思っていると仮定する。データは、リード
Ｏから５まで入力パス１２１から取出されるように入力
バス１２１に加えられる。換言すれば、このデータは記
憶素子５Ｅ−９０、３Ｅ−８０，５Ｅ−７０，５Ｅ−８
０，５Ｅ−５０および５Ｅ−４０のターミナルＡに、ま
た記憶素子５Ｅ−０９，５Ｅ−０８，５Ｅ−０７，５Ｅ
−０８，５Ｅ−０５および５Ｅ−０４のターミナルＥに
加えられる。
ツトずつのワードからなる）を６ビツトずつ並列出力に
変換したいと思っていると仮定する。データは、リード
Ｏから５まで入力パス１２１から取出されるように入力
バス１２１に加えられる。換言すれば、このデータは記
憶素子５Ｅ−９０、３Ｅ−８０，５Ｅ−７０，５Ｅ−８
０，５Ｅ−５０および５Ｅ−４０のターミナルＡに、ま
た記憶素子５Ｅ−０９，５Ｅ−０８，５Ｅ−０７，５Ｅ
−０８，５Ｅ−０５および５Ｅ−０４のターミナルＥに
加えられる。
データは、アレー１１３におけるデータが水平方向また
は垂直方向のいずれに桁送りされるかに従って、バス１
２３を含むリード０乃至５およびバス１２７を含むリー
ドＯ乃至５において受取られる。
は垂直方向のいずれに桁送りされるかに従って、バス１
２３を含むリード０乃至５およびバス１２７を含むリー
ドＯ乃至５において受取られる。
また、回路１２８は、問題のワードにおけるビット数を
勘定するように変更されなければならない。今述べた詐
りの、各ワード毎に６ビツトが存３０− 存する実施例の場合は１回路１２８は６で除算する回路
（１０で除算する回路の代りに）でなければならないこ
とに注［１されたい。サブセット・モードにおける並列
から直列への変換のため類似の構成とすることができる
。サブセット・モードにおいては、関ｊｐする直列デー
タ會ストリーム数が１ワード当りのビット数を越えるこ
とはできないことに社意されたい（即ち、もし各ワード
が８つのビットからなる場合、８つ以−１−の直列デー
タ・ストリームをアレー１１３によって取扱うことはで
きない）。
勘定するように変更されなければならない。今述べた詐
りの、各ワード毎に６ビツトが存３０− 存する実施例の場合は１回路１２８は６で除算する回路
（１０で除算する回路の代りに）でなければならないこ
とに注［１されたい。サブセット・モードにおける並列
から直列への変換のため類似の構成とすることができる
。サブセット・モードにおいては、関ｊｐする直列デー
タ會ストリーム数が１ワード当りのビット数を越えるこ
とはできないことに社意されたい（即ち、もし各ワード
が８つのビットからなる場合、８つ以−１−の直列デー
タ・ストリームをアレー１１３によって取扱うことはで
きない）。
第１図は本発明の簡素化されたブロック図、第２図は第
１図の記憶素子の１つを示す概略図、第３図は第２図の
記憶素子の４つの連結状態を示す概略図、および第４図
は２つのタイミング波形を示すグラフである。 １１０・・・インターフェース素子、１１■・・・選択
素子、１１２・・・クロック、１１３・・・アレー、ｔ
ｔｅ・・・フリップフロップ、１１７・・・ゲート、１
１日・・・ゲート、１２１・・・人力バス、１２３・・
・ハス、１２４・・・リート、 １２６・・・出力バ
ス、１２７・・・バス、１２８・・・１０で除算する回
路。
１図の記憶素子の１つを示す概略図、第３図は第２図の
記憶素子の４つの連結状態を示す概略図、および第４図
は２つのタイミング波形を示すグラフである。 １１０・・・インターフェース素子、１１■・・・選択
素子、１１２・・・クロック、１１３・・・アレー、ｔ
ｔｅ・・・フリップフロップ、１１７・・・ゲート、１
１日・・・ゲート、１２１・・・人力バス、１２３・・
・ハス、１２４・・・リート、 １２６・・・出力バ
ス、１２７・・・バス、１２８・・・１０で除算する回
路。
Claims (1)
- 【特許請求の範囲】 ■、直列および並列の２進データ間の変換を行なうため
のインターフェース素子（１１０）において、 ｎ列およびｎ行（但し、ｎは正の整数で、ｎ≧２）を有
するアレーに対し電気的に結合された複数の記憶素子（
Ｓ Ｅ）を設け、データが前記アレーを介して交互の方
向に前記列および前記行に沿って送られ、データが、前
記アレーに対し直列に加えられる２准データを並列に取
出すことができ、また前記アレーに対し並列に加えられ
る２准データを直列に取出すことができるように、前記
列および行に沿って交互の方向に前記アレーから取出す
ように使用することができることを特徴とするインター
フェース素子。 ２、前記各記憶素子がデータの１ビツトを記憶すること
かできる特許請求の範囲第１項記載のインターフェース
素子。 ３、前記２進データがワードの形態であり、前記各ワー
ドがｎビットの長さ即ちｎの約数であることを特徴とす
る特許請求の範囲第１項記載のインターフェース素子。 ４、前記データがデータの各ｎビットを受取った後に前
記アレーを通る方向を変更する特許請求の範囲第３項記
載のインターフェース素子。 ５、出力として前記列に沿って桁送りされるデータまた
は前記行に沿って桁送りされるデータのいずれか一方を
選択するための選択手段（１１１）を更に含む特許請求
の範囲第４項記載のインターフェース素子。 ６、前記２進データがワードの形態であり、該ワードが
ｎビットの長さより短く、前記アレーを通る方向は１ワ
ード毎の割合で変更される特許請求の範囲第１項記載の
インターフェース素子。 ７、直列および並列の２進データ間の変換を行なうため
のインターフェース素子（＋１０）において。 ｎ列およびｎ行（但し、ｎは正の整数で、ｎ≧２）を右
するアレー（＋１３）に電気的に接続された８数の記憶
素子（ＳＥ）を設け、 前記各記憶素子（Ｓ Ｅ）が、前記列または前記行のい
ずれかに沿って前記データが前記アレーを経由するよう
に選択的に桁送りできるように、データを２つの入力タ
ーミナル（Ａ、Ｅ） の−・方から前記記憶手段のデー
タ入力に対しデータを選択的に加えるための記憶手段（
ｉｔｓ）およびスイッチング−１段（１１？、 １１Ｂ
）を含むことを特徴とするインターフェース素子。 ８、前記スイッチング手段（１１？、１１８）がアレー
を経てデータの方向を変更する特許請求の範囲第７ｘｎ
記載のインターフェース素子。 ９、出力として前記列に沿って桁送りされるデータまた
は前記行に沿って桁送りされるデータのいずれか一方を
選択するための選択手段（１１１）を更に含む特許請求
の範囲第８項記載のインターフェース素子。 １０、ｎがＩＯと等しい特許請求の範囲第９項記載のイ
ンターフェース素子。 １１、ｎが８と等しい特許請求の範囲第９項記載のイン
ターフェース素子。 １２、前記２ ｉ（１ｇデータがワードの形態であり、
該ワードがｎピッ！・の長さより短く、前記アレーを通
る方向が１ワード毎の割合で変更される特１１１請求の
範囲第７項記載のインターフェース素ｆ。 １３、直列および菰列の２進データ間の変換を行なうた
めのインターフェース素子（１１０）において、 複数の記憶素子（ＳＥ）を設け、該各記憶素子が２つの
データ人力ターミナル（Ａ、Ｅ）および少なくとも１つ
のデータ出力ターミナル（Ｆ、Ｇ）を有し、かつ前記の
前記記憶素子（Ｓ Ｅ）の２つのデータ入力ターミナル
（Ａ、Ｅ）の一方から記憶手段（１１６）のデータ入力
（Ｄ）にデータを選択的に加えるため記憶手段（１１８
）および制御可能なスイッチング−Ｌ段（１１７，１１
８）を具備し、！ｉｉ記記憶素子（Ｓ Ｅ）が等しい数
の列および行を有する１つのアレー（＋１３）に゛電気
的に接続され、前記データが、下記の方法の１つにおい
て：即ち （ａ）複数の直列データ・ストリームが、前記アレーに
、該アレーの１つの列当り前記直列データΦストリーム
が１つ以上にならないように同時に加えられるか、 （ｂ）複数の直列データ・ストリームが、前記アレーに
、該アレーの１つの行当り前記直列データＯストリーム
が１つ以上にならないように同時に加えられるか、 （Ｃ） 並列データが前記アレーに、前記アレーの１つ
の列当り１ビツト以上にならないように一時に１ワード
ずつ順次に加えられるか、 ５− （ｄ）並列データが前記アレーに、前記アレーの１つの
行当り１ビツト以上にならないように−・時に１ワード
ずつ順次に加えられるように、前記アレーに加えること
ができ、 データはそれぞれ下記の方法の１つにおいて：即ち （ａ）データが前記アレーから、前記アレーの各行当り
１ビー２トずつ一時に１並列ワードを取出されるか、 （ｂ）データが前記アレーから、前記アレーの各列当り
１ビツトずつ一時に１並列ワードを取出されるか、 （Ｃ）データが前記アレーから、前記アレーの各行当り
１ビツト・ストリームずつ直列に取出されるか。 （ｄ）データが前記アレーから、前記アレーの各列当り
１ビツトｅストリームずつ直列に取出されるように、 前記アレーから取出され、 ６一 これにより＋ｉｉｊ記アレーに直列に加えられた２、イ
（データを並列に取出すことができ、また前記ア１／−
に並列に加えられた２進データが直ターに取出すことが
できることを特徴とするインターフェース素子。 １４．１０の列と１０の行とが存在し、前記各ワードが
１０ビン！・からなる特許請求の範囲第１３￥ｉ記載の
インターフェース素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA422142 | 1983-02-22 | ||
| CA422142 | 1983-02-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158436A true JPS59158436A (ja) | 1984-09-07 |
Family
ID=4124613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2885884A Pending JPS59158436A (ja) | 1983-02-22 | 1984-02-20 | 直並列インタ−フエ−ス素子 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0119689A3 (ja) |
| JP (1) | JPS59158436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281818A (ja) * | 1989-04-24 | 1990-11-19 | Nippon Telegr & Teleph Corp <Ntt> | 直並列変換回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169893A (ja) * | 1984-02-15 | 1985-09-03 | シチズン時計株式会社 | ビツトパタ−ン変換装置 |
| EP0779659A3 (en) * | 1995-12-15 | 1998-07-08 | Nec Corporation | Semiconductor integrated circuit |
| IES980021A2 (en) * | 1998-01-13 | 1999-07-14 | Owen Drumm Design Ltd | System for the serial-to-parallel conversion of binary data |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3778773A (en) * | 1972-10-20 | 1973-12-11 | Bell Canada Northern Electric | Matrix of shift registers for manipulating data |
| FR2278114A1 (fr) * | 1974-07-10 | 1976-02-06 | Materiel Telephonique | Dispositif de transposition pour systeme numerique |
| DE2924526A1 (de) * | 1979-06-18 | 1981-01-08 | Siemens Ag | Monolithisch integrierter halbleiterspeicher |
| JPS5972227A (ja) * | 1982-10-18 | 1984-04-24 | Nippon Telegr & Teleph Corp <Ntt> | 直並列変換回路 |
-
1984
- 1984-01-24 EP EP84300404A patent/EP0119689A3/en not_active Withdrawn
- 1984-02-20 JP JP2885884A patent/JPS59158436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281818A (ja) * | 1989-04-24 | 1990-11-19 | Nippon Telegr & Teleph Corp <Ntt> | 直並列変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0119689A2 (en) | 1984-09-26 |
| EP0119689A3 (en) | 1986-11-20 |
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