JPS59154806A - Amplifier circuit - Google Patents

Amplifier circuit

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JPS59154806A
JPS59154806A JP58027663A JP2766383A JPS59154806A JP S59154806 A JPS59154806 A JP S59154806A JP 58027663 A JP58027663 A JP 58027663A JP 2766383 A JP2766383 A JP 2766383A JP S59154806 A JPS59154806 A JP S59154806A
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JP
Japan
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power supply
amplification
amplifying
input
circuit
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Application number
JP58027663A
Other languages
Japanese (ja)
Inventor
Masayasu Tanimoto
谷本 正康
Shinichi Ohashi
伸一 大橋
Shintaro Suzumura
伸太郎 鈴村
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Hitachi Image Information Systems Inc
Hitachi Ltd
Original Assignee
Hitachi Ltd
Hitachi Video Engineering Co Ltd
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Publication date
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0211Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the supply voltage or current
    • H03F1/0244Stepped control

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

PURPOSE:To improve the power efficiency by amplifying an input by an amplifier element connected to a low voltage power supply at a small signal input and by another amplifier element connected to a high voltage power supply at a large signal input. CONSTITUTION:The 1st amplifier element 5 is connected to the lower voltage power supply 6, the 2nd amplifier element 4 is connected to the high voltage power supply 3 and the emitter of both elements is connected to a common load 2. When the voltage VIN of an input source 1 s lower than the value being the subtraction of a voltage drop decided by diodes 20, 10, 7 from a voltage V1 of the low voltage power supply 6, a transistor 17a drives the amplifier element 5 for attaining amplification by the low voltage source, a bias current flowing to a resistor 14 to drive the amplifier element 4 is absorbed so as to turn off the amplifier element 4 connected to the high voltage source. When the input VIN is larger, the amplifier element 4 is driven conversely, the amplification by the high voltage source is attained and the amplifier element 5 connected to the low voltage source is turned off.

Description

【発明の詳細な説明】 (利用分野) 本発明は、増幅回路(増幅器)に関し、特にその電源効
率の向上を可能とする増幅回路に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Application) The present invention relates to an amplifier circuit (amplifier), and particularly to an amplifier circuit that can improve its power supply efficiency.

(従来技術) 従来、出力増幅器には、B級プッシュプル出力増幅回路
が多く用いられている。これはA級出力増幅回路にくら
べて、電源効率が艮いためである。
(Prior Art) Conventionally, class B push-pull output amplifier circuits are often used in output amplifiers. This is because the power supply efficiency is higher than that of a class A output amplifier circuit.

しかし、8級プツシ−プル出力増幅回路といっても、そ
の最大電源効率は、70チ前後である。
However, even though it is an 8th class pushpull output amplifier circuit, its maximum power supply efficiency is around 70 inches.

第1図に従来の増幅器の一例を示し、これを用いて従来
の増幅回路をさらに説明する。
An example of a conventional amplifier is shown in FIG. 1, and the conventional amplifier circuit will be further explained using this.

1は入力信号端子に接続された電圧Vinの入力信号源
、2は負荷抵抗、3は電圧Vceの電源、4は増幅素子
であるトランジスタを示す。
Reference numeral 1 indicates an input signal source having a voltage Vin connected to an input signal terminal, 2 a load resistor, 3 a power supply having a voltage Vce, and 4 a transistor serving as an amplification element.

第1図の回路の電源効率η、すなわち、は、回路のゲイ
ンを1とすれば、(1)式で表わされる。したがって、
Vin−η特性は、第2図に表わす様にf(る。
The power supply efficiency η of the circuit shown in FIG. therefore,
The Vin-η characteristic is f() as shown in FIG.

この第2図からも明らかなように、従来の増幅回路では
、入力信号電圧Vinが小さいとき、すなわち小出力時
には、さらに一層電源効率が悪化するという欠点があっ
た。
As is clear from FIG. 2, the conventional amplifier circuit has the disadvantage that the power supply efficiency deteriorates further when the input signal voltage Vin is small, that is, when the output is small.

又、以上のことから理解できるように、従来の増幅回路
、とりわけ大出力増幅器においては、コレクタ損失の結
果としての高熱が発生し、これに対処する放熱設計が困
難になるという欠点もあった。
Furthermore, as can be understood from the above, conventional amplifier circuits, especially high-output amplifiers, have the disadvantage that high heat is generated as a result of collector loss, making it difficult to design heat dissipation to deal with this.

(目  的) 本発明の目的は、前記した従来技術の欠点を除去し、電
源効率の良い増幅器を提供することにある。
(Objective) An object of the present invention is to eliminate the drawbacks of the prior art described above and provide an amplifier with high power efficiency.

(概 要) 本発明では、前記目的を達成する為に、それぞれ入力端
子、接地端子及び出力端子を有する第1〜第nのn個の
増幅素子と、 各増幅素子の接地端子に接続された共通の負荷と1 各増幅素子に、電圧を供給するようにその出力端子に接
続されたn個の電源と、 共通の入力信号を前記各増幅素子の入力端子に供給する
手段と、 入力信号が0から増加するに従って、前記電源電圧の低
い方から順に、対応する増幅素子を一個ずつ切換えて作
動させる手段とを設け、かつ第1番目(1は1〜n−1
までの整数)の増幅素子に接続される電源電圧が第(i
+1 )番目に接続される電源電圧よりも低いように設
定することとした。
(Summary) In order to achieve the above object, the present invention includes n amplifying elements (first to nth) each having an input terminal, a grounding terminal, and an output terminal, and an amplifying element connected to the grounding terminal of each amplifying element. a common load; n power supplies connected to the output terminals of each amplifying element to supply voltage; means for supplying a common input signal to the input terminals of each of the amplifying elements; means for switching and operating the corresponding amplifying elements one by one in order from the lowest power supply voltage as the power supply voltage increases from 0;
The power supply voltage connected to the (i-th integer) amplifying element is
+1) It was decided to set it to be lower than the power supply voltage connected to the th.

又、本発明では、前記目的を達成する為に、それぞれ入
力端子、接地端子及び出力端子を有する第1〜第nのn
個の増幅素子と、 各増幅素子の接地端子に接続された共通の負荷と、 各増幅素子に、電圧を供給するようにその出力端子に接
続されたn個の電源と、 共通の入力信号を前記各増幅素子の入力端子に供給する
手段と、 入力信号が0から増加するに従って、前記電源電圧の低
い方から順に対応する増幅素子を一個ずつ切換えて作動
させる手段とを設け、かつ第1番目(1は1〜n−tま
での整数)の増幅素子に接続される電源電圧が第(t+
1 )番目に接続される電源電圧よりも低いように設定
し、また、第1番目の増III子が導通した時、第(1
+1 )番目の増幅素子の入力端子電流をすい込むよう
に構成することとした。
Further, in the present invention, in order to achieve the above object, the first to nth n
a common load connected to the ground terminal of each amplifying element, n power supplies connected to its output terminal to supply voltage to each amplifying element, and a common input signal. means for supplying the input signal to the input terminal of each of the amplifying elements; and means for switching over and operating the corresponding amplifying elements one by one in order from the lowest power supply voltage as the input signal increases from 0; (1 is an integer from 1 to n-t) The power supply voltage connected to the (t+
1) Set the power supply voltage to be lower than the power supply voltage connected to the
The configuration is such that the input terminal current of the +1)th amplifying element is absorbed.

(実施例) 第3図に、従来例と同様、回路のゲインを1とした本発
明の第1の実施例を示し、これについて説明する。同図
において、第1図と同一符号は同−個所及び同等部分を
示す。
(Embodiment) FIG. 3 shows a first embodiment of the present invention in which the gain of the circuit is 1 as in the conventional example, and this will be described. In this figure, the same reference numerals as in FIG. 1 indicate the same parts and equivalent parts.

6は電圧V1の第2の電源、3は電圧Vccの第1の電
源である。このvl 及びVceの関係は(2)式%式
% (2) 又、4.5はそれぞれトランジスタからなる第1及び第
2の増幅素子、7は第2の増幅素子5のベースと、入力
信号端子間に接続された一方向性素子であるダイオード
、8は第2の増幅素子5のベースと、第2の電源6との
間に接続され、第2の増幅素子5に直流バイアスを与え
る抵抗である。
6 is a second power supply of voltage V1, and 3 is a first power supply of voltage Vcc. The relationship between vl and Vce is expressed by the following formula (2): (2) 4.5 is the first and second amplifying element each consisting of a transistor, 7 is the base of the second amplifying element 5, and the input signal A diode 8 which is a unidirectional element connected between the terminals is a resistor connected between the base of the second amplifying element 5 and the second power supply 6 and providing a DC bias to the second amplifying element 5. It is.

第3図の回路の動作を、第4図の入力信号電圧Vin−
出力電流I、、I、  特性図を用いて説明する。
The operation of the circuit shown in FIG. 3 is explained by the input signal voltage Vin-
The output currents I, , I will be explained using characteristic diagrams.

Vin = 0 においては、第2の増幅素子5には、
抵抗8.ダイオード7及び入力信号源1を介して、−直
流バイアスがかけられている。このために、このトラン
ジスタ5は、オン状態にある。
At Vin = 0, the second amplification element 5 has:
Resistance 8. A -DC bias is applied via the diode 7 and the input signal source 1. For this reason, this transistor 5 is in an on state.

一方、第1の増幅素子4には、直流バイアスが施されて
いないために、このトランジスタ4は、オフ状態にある
On the other hand, since no DC bias is applied to the first amplifying element 4, this transistor 4 is in an off state.

VlnがO< ■n < Vtを満足する範囲において
は、第2の増幅素子5は、オン状態を継続するため、負
荷抵抗2には、第4図から明らかな様に、電源6よシ供
給される電流工、が、入力信号電圧Vinに応じて流れ
る。このときのこの回路の電源効率ηは、(3)式 %式%(3) Vinが(V、−α)≦Vin < Vec (ただし
、αはダイオード7の電圧降下を示す。)を満足する範
囲において、まずVinが、(■1−α)と等しい時点
では、トランジスタ5のベース電圧は最大となるため、
トランジスタ5のコレゲタ電流も最大となる。
In the range where Vln satisfies O<■n<Vt, the second amplifying element 5 continues to be in the on state, so the load resistor 2 is not supplied with power from the power supply 6, as is clear from FIG. A current flows in accordance with the input signal voltage Vin. At this time, the power supply efficiency η of this circuit is determined by the following formula (3): % (3) Vin satisfies (V, -α)≦Vin<Vec (where α indicates the voltage drop of diode 7) In the range, first, when Vin is equal to (■1-α), the base voltage of transistor 5 is maximum, so
The collector current of transistor 5 also becomes maximum.

又、Vinが(V、−α)以上に上昇すると、前記トラ
ンジスタ5は、オフ状態へと移行する。
Furthermore, when Vin rises above (V, -α), the transistor 5 shifts to the off state.

一方、第1の増幅素子であるトランジスタ4は、第4図
からも明らかな様に、Vinが(V、−α)と等しい時
点から、そのベース・エミッタ間の電位が正バイアスと
なる。この為に、負荷抵抗2には、電源3より供給され
る電流11が流れる様になる・。
On the other hand, as is clear from FIG. 4, the potential between the base and emitter of the transistor 4, which is the first amplification element, becomes positively biased from the time Vin becomes equal to (V, -α). For this reason, the current 11 supplied from the power supply 3 begins to flow through the load resistor 2.

このとき(正確には、トランジスタ4に切換った後)の
この回路の電源効率ηは、(4)式で表わされる。
The power supply efficiency η of this circuit at this time (more precisely, after switching to transistor 4) is expressed by equation (4).

したがって、第3図の回路のVin−η特性は、■、を
1 / 2 Vce  とすれば、+31 、 (41
式から、第6図に表わす様になる。すなわち、第2図と
第6図の対比から明らかなように、本実施例によれば、
その電源効率を上げることができる。
Therefore, the Vin-η characteristic of the circuit in FIG. 3 is +31, (41
From the equation, it becomes as shown in Figure 6. That is, as is clear from the comparison between FIG. 2 and FIG. 6, according to this embodiment,
Its power efficiency can be increased.

なお、第5図は、第4図に対応するVin −Vout
(出力電圧)特性図である。
In addition, FIG. 5 shows Vin −Vout corresponding to FIG.
(Output voltage) characteristic diagram.

第7図は、本発明の第2の実施例を示す回路図である。FIG. 7 is a circuit diagram showing a second embodiment of the present invention.

この図において、第3図と同一符号は同−個所及び同等
部分を示す。
In this figure, the same reference numerals as in FIG. 3 indicate the same parts and equivalent parts.

第7図の回路の動作は、はぼ第3図の回路の動作と同様
である。
The operation of the circuit of FIG. 7 is substantially similar to the operation of the circuit of FIG.

しかし、第3図の回路において、入力信号電圧Vinが
% Vl < Vin < Vccを満足する範囲にお
いては、トランジスタ5は、そのコレクタ・エミッタ間
電圧が逆バイアスとなる。この為に、トランジスタ5は
破壊されるおそれがある。
However, in the circuit shown in FIG. 3, in a range where the input signal voltage Vin satisfies %Vl<Vin<Vcc, the collector-emitter voltage of the transistor 5 becomes reverse biased. For this reason, the transistor 5 may be destroyed.

そこで、第7図の実施例では、これを防止するために、
一方向性素子であるダイオード9を、トランジスタ5の
エミッタ(接地端子)に挿入したのである。
Therefore, in the embodiment shown in FIG. 7, in order to prevent this,
A diode 9, which is a unidirectional element, is inserted into the emitter (ground terminal) of the transistor 5.

なお、ダイオード10は、ダイオード9を追加したこと
によるトランジスタ4,5のオン・オフ動作バランスを
再調節するために追加されたものである。
Note that the diode 10 is added to readjust the on/off operation balance of the transistors 4 and 5 due to the addition of the diode 9.

第8図は、本発明の第3の実施例を示す回路図である。FIG. 8 is a circuit diagram showing a third embodiment of the present invention.

この図において、第7図と同一符号は同−個所及び同等
部分を示す。
In this figure, the same reference numerals as in FIG. 7 indicate the same parts and equivalent parts.

11.12.13は、図から明らかな様に、それぞれ第
1及び第2の増幅素子4,5の入力端子と入力信号端子
との間に挿入された抵抗及びダイオード、14は第1の
増幅素子4の入力端子と第1の電源3との間に接続され
た第1の増幅素子4の直流バイアス用抵抗である。
As is clear from the figure, 11, 12, and 13 are resistors and diodes inserted between the input terminals and input signal terminals of the first and second amplifying elements 4 and 5, respectively, and 14 is the first amplifying element. This is a DC bias resistor of the first amplification element 4 connected between the input terminal of the element 4 and the first power supply 3.

第8図の回路の動作は、第3図及び第7図の回路の動作
とほぼ同様である。
The operation of the circuit of FIG. 8 is substantially similar to the operation of the circuits of FIGS. 3 and 7.

第3図の回路において、VinとVoutの関係は、第
5図に示される通りである。この第5図からも明らかな
様に、トランジスタ5とトランジスタ4のオフ・オン切
換動作電圧においては、Vin −Vout特性は、段
付状態−Vinの変化に応じてVoutが変化しない状
態となる。この様な状態は、周知の様に、入力信号に対
し出力が歪むことを意味し、増幅器として好ましくない
ことは勿論である。
In the circuit of FIG. 3, the relationship between Vin and Vout is as shown in FIG. As is clear from FIG. 5, at the off-on switching operating voltages of transistors 5 and 4, the Vin-Vout characteristic is such that Vout does not change in response to changes in the stepped state -Vin. As is well known, such a state means that the output is distorted with respect to the input signal, and is, of course, undesirable as an amplifier.

この様な役付状態が生じるのは、トランジスタ4のベー
ス・エミッタ間の順電圧降下分だけ、トランジスタ4の
動作が遅れることと、トランジスタ5も徐々にしかオフ
状態に移行しないためである。
Such an active state occurs because the operation of the transistor 4 is delayed by the forward voltage drop between the base and emitter of the transistor 4, and the transistor 5 also only gradually shifts to the off state.

この段付状態を少なくするには、トランジスタ4のオン
動作と、トランジスタ5のオフ動作の時間差を近づける
必要がある。すなわち、トランジスタ4が、オンしやす
い状態にあることが必要である。
In order to reduce this stepped state, it is necessary to make the time difference between the ON operation of the transistor 4 and the OFF operation of the transistor 5 close to each other. That is, it is necessary that the transistor 4 be in a state where it is easily turned on.

そこで、第8図の実施例では、直流バイアス用抵抗14
を挿入することにより、トランジスタ4を半導通状態に
保ち、そのオン動作を早める様にしている。なお、抵抗
11.12と、ダイオード13とは、トランジスタ4,
5のオン・オフ動作のバランス調節のために付加された
ものである。
Therefore, in the embodiment shown in FIG. 8, the DC bias resistor 14
By inserting the transistor 4, the transistor 4 is kept in a semi-conducting state and its on operation is accelerated. Note that the resistors 11 and 12 and the diode 13 are the transistors 4 and 13.
This was added to adjust the balance of the on/off operation of No. 5.

第9図は、本発明の第4の実施例を示す回路図である。FIG. 9 is a circuit diagram showing a fourth embodiment of the present invention.

この図において、第8図と同一符号は同−個所及び同等
部分を示す。
In this figure, the same reference numerals as in FIG. 8 indicate the same parts and equivalent parts.

15 は第2の増幅素子5の直流バイアス回路に入れら
れたトランジスタである。
15 is a transistor included in the DC bias circuit of the second amplification element 5.

第9図の回路の動作について説明する。The operation of the circuit shown in FIG. 9 will be explained.

入力信号電圧Vinが0≦Vin < V、を満足する
範囲では、トランジスタ5には直流バイアスがかけられ
ている。このために、このトランジスタ5はオン状態に
ある。このとき、このトランジスタ5の直流バイアス回
路に付加されたトランジスタ15 もオン状態にあるた
め、トランジスタ4のべ−スバイアス電流をすい込む様
に動作する。すなわち、抵抗14における電圧降下は、
犬となっている故に、トランジスタ4は無バイアスに近
い状態であり、オフとなっている。
In a range where the input signal voltage Vin satisfies 0≦Vin<V, a DC bias is applied to the transistor 5. For this reason, this transistor 5 is in an on state. At this time, since the transistor 15 added to the DC bias circuit of the transistor 5 is also in an on state, it operates to sink the base bias current of the transistor 4. That is, the voltage drop across the resistor 14 is
Since it is a dog, the transistor 4 is in a nearly non-biased state and is off.

次に、入力信号電圧Vinが(V、−α)≦Vin <
Veeを満足する範囲になると、トランジスタ5及び1
5は、はぼ同時に、オフ状態へと移行する。このとき、
トランジスタ4のベースバイアス電位は、急激に高くな
るので、トランジスタ4は、急峻な立上りをすることに
なる。これによりトランジスタ5のオフ動作と、トラン
ジスタ4のオン輪作の時間差を、第8図の実施例よりも
一層近づけることができる。すなわち、段付状態をより
一層少なくすることができる結果、入力信号に対する出
力の歪を大幅に減少させることが可能となる。なお、第
9図の全体の動作は、はぼ第8図と同様である。
Next, the input signal voltage Vin is (V, -α)≦Vin<
When the range satisfies Vee, transistors 5 and 1
5 transitions to the off state at about the same time. At this time,
Since the base bias potential of transistor 4 increases rapidly, transistor 4 rises sharply. As a result, the time difference between the OFF operation of the transistor 5 and the ON rotation of the transistor 4 can be made closer than in the embodiment shown in FIG. That is, as a result of being able to further reduce the stepped state, it is possible to significantly reduce distortion of the output with respect to the input signal. The overall operation in FIG. 9 is essentially the same as in FIG. 8.

第10図は、第8図の回路の変形例であって、本発明の
第5の実施例を示す回路図である。本図において、第8
図と同一符号は同−個所及び同等部分を示す。
FIG. 10 is a circuit diagram showing a fifth embodiment of the present invention, which is a modification of the circuit shown in FIG. 8. In this figure, the 8th
The same reference numerals as in the figures indicate the same parts and equivalent parts.

16.17は第1及び第2の増幅素子4.5のそれぞれ
のベース側に付加されたトランジスタ、18゜19はト
ランジスタ16.17のそれぞれの接地端子(エミッタ
)に接続された抵抗、21.20はトランジスタ4,1
6.  )ランジスタ5,17のそれぞれのバイアス回
路に入れられたダイオードを示す。
16.17 are transistors added to the base sides of the first and second amplifying elements 4.5, 18.19 are resistors connected to the ground terminals (emitters) of the transistors 16.17, and 21. 20 is transistor 4,1
6. ) shows the diodes inserted into the bias circuits of transistors 5 and 17, respectively.

本回路においては、トランジスタ16.17が、トラン
ジスタ4,5と、それぞれダーソントン接続されている
。このために、本回路によれば、直流バイアス回路の電
流を減らすことができる。この様な方式とすることは、
従来のB紐出力増幅回路においても、しばしば用いられ
ているところである。
In this circuit, transistors 16 and 17 are connected to transistors 4 and 5, respectively. Therefore, according to this circuit, the current of the DC bias circuit can be reduced. Using this method means that
This is also often used in conventional B-string output amplification circuits.

なお、ダイオード20 、21はトランジスタ4゜16
、トランジスタ5.17のオン・オフ動作のバランス調
節のために付加されたものである。
Note that the diodes 20 and 21 are transistors 4°16
, are added to balance the on/off operation of the transistor 5.17.

第11 図は、第10 図の回路が、第9図の回路動作
をする様にしたもので、本発明の第6の実施例を示す回
路図である。本図において、第10図と同一符号は同−
個所及び同等部分を示す。
FIG. 11 is a circuit diagram showing a sixth embodiment of the present invention, in which the circuit of FIG. 10 is adapted to perform the circuit operation of FIG. 9. In this figure, the same symbols as in Fig. 10 are the same.
The location and equivalent parts are shown.

第11図において、第2の増幅素子50ベース側に付加
されたトランジスタ 17a  の出力端子(コレクタ
)は、第1の増幅素子4のベース側に付加されたトラン
ジスタ16 のベースに接続されている。
In FIG. 11, the output terminal (collector) of the transistor 17a added to the base side of the second amplification element 50 is connected to the base of the transistor 16 added to the base side of the first amplification element 4.

このために、第9図の回路の動作と同様に、入力信号電
圧VinがO≦Vin < Vlを満足する範囲におい
ては、トランジスタ5 、17!Lはオン状態にあるた
め、トランジスタ17a がトランジスタ16のベース
バイアス電流をすい込むように動作している。その結果
、この時には、トランジスタ4.16 はオフ状態であ
る。
For this reason, similarly to the operation of the circuit shown in FIG. 9, in the range where the input signal voltage Vin satisfies O≦Vin<Vl, the transistors 5, 17! Since L is in the on state, the transistor 17a operates to sink the base bias current of the transistor 16. As a result, transistor 4.16 is in the off state at this time.

次に、入力信号電圧■口が、(■1−α%V渚■ecを
満足する範囲になると、トランジスタ5 .17aは、
はぼ同時に、オフ状態へと移行する為、トランジスタ4
,16は急激にオン状態に移行する。
Next, when the input signal voltage (■) reaches a range that satisfies (■1-α%V Nagisa■ec), the transistor 5.17a
Transistor 4 transitions to the off state at the same time.
, 16 suddenly transition to the on state.

従って、本回路においては、それぞれのトランジスタ4
,5,16,17a  の直流バイアス電流を減らすこ
とが出来ると共に、トランジスタ4,16及びトランジ
スタ5.17aの切換時間を短縮することが出来るので
、段付状態をより一層少1よくすることが可能となった
Therefore, in this circuit, each transistor 4
, 5, 16, 17a can be reduced, and the switching time of transistors 4, 16 and transistor 5.17a can be shortened, making it possible to further reduce the stepped state. It became.

第12図は、本発明の第7の実施例を示す回路図である
。この図において、第7図と同一符号は同−個所及び同
等部分を示す。
FIG. 12 is a circuit diagram showing a seventh embodiment of the present invention. In this figure, the same reference numerals as in FIG. 7 indicate the same parts and equivalent parts.

22は電圧v2の第3の電源、6は電圧vI の第2の
電源、3は電、圧Vccの第1の電源である。
22 is a third power source of voltage v2, 6 is a second power source of voltage vI, and 3 is a first power source of voltage Vcc.

この電圧V1.V、  及びVecの関係は(5)式の
通りである。
This voltage V1. The relationship between V and Vec is as shown in equation (5).

■□< V2 < Vec  ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・ (
5)又、23はトランジスタからなる第3の増幅素子2
4 、25は第3の増幅素子23の入力端子(ベース)
と入力信号端子間に挿入された一方向性素子であるダイ
オード、26は第3の電源22と第3の増幅素子23の
入力端子間に接続された抵抗、27は第3の増幅素子2
3の接地端子(エミッタ)に接続された一方向性素子で
あるダイオード、28はダイオード9,27の出力端子
間に挿入された一方向性素子であるダイオードを示す。
■□<V2<Vec・・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・ (
5) Also, 23 is a third amplifying element 2 consisting of a transistor.
4 and 25 are input terminals (base) of the third amplification element 23
26 is a resistor connected between the third power supply 22 and the input terminal of the third amplifying element 23, and 27 is the third amplifying element 2.
A diode 28 is a unidirectional element connected to the ground terminal (emitter) of diodes 9 and 27, and a diode 28 is a unidirectional element inserted between the output terminals of diodes 9 and 27.

この回路は、第7図の回路のトランジスタ4,5の切換
動作に、トランジスタ23の切換動作を1段加えたもの
iζ相当する。
This circuit corresponds to the switching operation of transistors 4 and 5 in the circuit of FIG. 7 plus one stage of switching operation of transistor 23 iζ.

すなわち、ダイオード28は、第3の増幅素子23と第
1の増a素子4の動作順位を決めるためのものであシ、
本回路の場合は、第3の増幅素子23が先に動作を開始
する。したがって、本回路では、トランジスタ5 、2
3.4の順序で切換動作が行なわれる。
That is, the diode 28 is for determining the operating order of the third amplifying element 23 and the first amplifying element 4.
In the case of this circuit, the third amplification element 23 starts operating first. Therefore, in this circuit, transistors 5 and 2
The switching operation is performed in the order of 3.4.

この回路のVin−η特性は、vl 及びv2をそれぞ
れ] / 2Vcc 、 V4Vcc  とすれば、第
13図に表わす様になる。すなわち、第2図、第6図及
び第13図の対比から明らかな様に、本回路によれば、
その電源効率をさらに一層向上させることができる。
The Vin-η characteristic of this circuit is as shown in FIG. 13, assuming that vl and v2 are ]/2Vcc and V4Vcc, respectively. That is, as is clear from the comparison of FIGS. 2, 6, and 13, according to this circuit,
The power supply efficiency can be further improved.

なお、本実施例では、その切換動作が3段の場合であっ
たが、4段、5段・・・・・・ とすることは本回路か
ら容易に推測でき、又その様にすれば、電源効率をよシ
一層向上できることは明らかである。
In this embodiment, the switching operation is performed in three stages, but it can be easily inferred from this circuit that the switching operation is performed in four stages, five stages, and so on. It is clear that power supply efficiency can be further improved.

第14図は、第11図の回路を用いてB級プッシュプル
増幅回路を構成した場合で、本発明の一応用例を示す回
路図である。この図において、第11図と同一符号は同
−個所及び同等部分を示す。
FIG. 14 is a circuit diagram showing an example of application of the present invention, in which a class B push-pull amplifier circuit is configured using the circuit shown in FIG. 11. In this figure, the same reference numerals as in FIG. 11 indicate the same parts and equivalent parts.

29は第11 図のトランジスタ4,5,16゜17a
 がPNP形となったもので、プッシュプル回路の下側
半サイクル増幅部、30はプッシュプル回路の上側半サ
イクル増幅部、31  は下側及び上側半サイクル増幅
部29 、30を駆動する電圧増幅部、32は交流入力
信号源を示す。
29 is the transistor 4, 5, 16゜17a in Fig. 11
is a PNP type, 30 is a lower half-cycle amplification section of the push-pull circuit, 30 is an upper half-cycle amplification section of the push-pull circuit, and 31 is a voltage amplifier that drives the lower and upper half-cycle amplification sections 29 and 30. 32 indicates an AC input signal source.

この回路の動作lζついて説明する。The operation lζ of this circuit will be explained.

入力信号源32から第15図(a)のような信号入力が
あると、時刻t。−1,までは、電圧増幅部31の点A
の電位は、同期間第15図(b)のように変化する。そ
の結果、ラインBの電位は、同期間第15図(c)のよ
うに変化するので、上側半サイクル増幅部30が動作し
、入力信号の上側半サイクルを増幅する。
When a signal as shown in FIG. 15(a) is input from the input signal source 32, time t occurs. -1, point A of the voltage amplifying section 31
The potential changes as shown in FIG. 15(b) during the same period. As a result, the potential of line B changes during the same period as shown in FIG. 15(c), so the upper half cycle amplifying section 30 operates and amplifies the upper half cycle of the input signal.

次に、信号入力が、時刻t1〜t11のように負の状態
になると、点Aの電圧は、同期間第15図(b)のよう
に変化する。その結果、ラインBの電位は、同期間第1
5図(c)のように変化するので、こんどは下側半サイ
クル増幅部29 が動作し、入力信号の下側半サイクル
を増幅する。
Next, when the signal input becomes negative as at time t1 to t11, the voltage at point A changes as shown in FIG. 15(b) during the same period. As a result, the potential of line B becomes
Since the signal changes as shown in FIG. 5(c), the lower half cycle amplifying section 29 operates to amplify the lower half cycle of the input signal.

なお、下側及び上側半サイクル増幅部29.30の回路
の動作は、第11図の回路の動作と同様であるので、こ
こでは説明を省略する。
Note that the operation of the circuits of the lower and upper half-cycle amplification sections 29 and 30 is similar to the operation of the circuit shown in FIG. 11, so a description thereof will be omitted here.

(効 果) 以上の説明から明らかなように、本発明では、入力信号
が小信号時には、低い電源電圧に接続された増幅素子(
増幅器)で、又大信号時には、高い電源電圧に接続され
た増幅器で入力信号を増幅するという様に、入力信号の
大きさに応じて、電源電圧を自動的に切換える様にした
(Effects) As is clear from the above explanation, in the present invention, when the input signal is a small signal, the amplification element (
When the signal is large, the input signal is amplified by an amplifier connected to a high power supply voltage, so that the power supply voltage is automatically switched according to the magnitude of the input signal.

したがって、本発明によれば、電源効率の向上を図るこ
とができると共に、コレクタ損失の低減を図ることが出
来、したがって高熱の発生も大幅に低減出来る効果があ
る。
Therefore, according to the present invention, it is possible to improve power supply efficiency, reduce collector loss, and thereby significantly reduce generation of high heat.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の増幅回路の一例を示す回路図、第2図は
第1図のVi n−η特性図、第3図、第7図、第8図
、第9図、第10図、第11図、第12図はそれぞれ本
発明の一実施例を示す回路図、第4図、第5図は第3図
の回路の動作を説明するための、Vin −11,■、
  49性図及びVin −Vout特性図、第6図は
第3図のVin−η特性図、第13図は第12図のVi
n−η特性図、第14図は本発明の一応用例を示す回路
図、第15図は第14図の動作を説明する為の波形図で
ある。 1・・・入力信号源、2・・・負荷抵抗、3 、6.2
2・・・電源、4,5.23・・・第1〜第3の増幅素
子、7.9,10,13,20,21,24,25,2
7.28 ・・・ダイオード、8,11,12,14,
18,19.26・・・抵抗、15〜17.17a・・
・トランジスタ代理人弁理士 平 木 道 人 23− 第1図 第2図 VIN(V)VCC 31− 第10図 第11図 第12図 第13図 →■夏N(V)
Fig. 1 is a circuit diagram showing an example of a conventional amplifier circuit, Fig. 2 is a Vin-η characteristic diagram of Fig. 1, Fig. 3, Fig. 7, Fig. 8, Fig. 9, Fig. 10, 11 and 12 are circuit diagrams showing one embodiment of the present invention, and FIGS. 4 and 5 are circuit diagrams showing the operation of the circuit shown in FIG. 3.
Figure 6 shows the Vin-η characteristic diagram in Figure 3, and Figure 13 shows the Vi in Figure 12.
An n-η characteristic diagram, FIG. 14 is a circuit diagram showing an example of application of the present invention, and FIG. 15 is a waveform diagram for explaining the operation of FIG. 14. 1... Input signal source, 2... Load resistance, 3, 6.2
2... Power supply, 4,5.23... First to third amplification elements, 7.9, 10, 13, 20, 21, 24, 25, 2
7.28...Diode, 8, 11, 12, 14,
18, 19.26...Resistance, 15-17.17a...
・Transistor agent Patent attorney Michihito Hiraki 23- Fig. 1 Fig. 2 VIN (V) VCC 31- Fig. 10 Fig. 11 Fig. 12 Fig. 13 → ■ Summer N (V)

Claims (6)

【特許請求の範囲】[Claims] (1)それぞれ入力端子、接地端子及び出力端子を有す
る第1〜第nのn個の増幅素子と、各増幅素子の接地端
子に接続された共通の負荷と、各増幅素子(こ電圧を供
給するようにその出力端子に接続されたn個の電源と、
共通の入力信号を前記各増幅素子の入力端子に供給する
手段と、入力信号が0から増加するに従って、前記電源
電圧の低い方から順(ζ、対応する増幅素子を一個ずつ
切換えて作動させる手段とを具備し、第1番目(iは1
〜n−1までの整数)の増幅素子に接続される電源電圧
が第(i+1)番目に接続される電源電圧よりも低いよ
うに設定されたことを特徴とする増幅回路。
(1) n first to nth amplifying elements each having an input terminal, a grounding terminal, and an output terminal; a common load connected to the grounding terminal of each amplifying element; n power supplies connected to its output terminals so that
means for supplying a common input signal to the input terminals of each of the amplification elements; and means for switching over and operating the corresponding amplification elements one by one in order of decreasing power supply voltage (ζ) as the input signal increases from 0; and the first (i is 1
1. An amplifier circuit characterized in that a power supply voltage connected to an (i+1)th amplifying element (an integer from 1 to n-1) is set to be lower than a power supply voltage connected to an (i+1)th amplifying element.
(2)各増幅素子の少なくとも一つは、その入力端子と
出力端子の間に接続されたバイアス抵抗を具備したこと
を特徴とする特許請求の範囲第1項記載の増幅回路。
(2) The amplifier circuit according to claim 1, wherein at least one of each amplifier element includes a bias resistor connected between its input terminal and output terminal.
(3)第1番目と第(i+1 )番目の増幅素子の間に
電流が逆流することを防止する手段が設けられたことを
特徴とする特許請求の範囲第1項又は第2項記載の増幅
回路。
(3) The amplification according to claim 1 or 2, characterized in that means for preventing current from flowing backward between the first and (i+1)th amplifying elements is provided. circuit.
(4)それぞれ入力端子、接地端子及び出力端子を有す
る第1〜第nのn個の増幅素子と、各増幅素子の接地端
子に接続された共通の負荷と、各増幅素子に電圧を供給
するようにその出力端子に接続されたn個の電源と、共
通の入力信号を前記各増幅素子の入力端子に供給する手
段と、入力信号が0から増加するに従って、前記電源電
圧の低い方から順に、対応する増幅素子を一個ずつ切換
えて作動させる手段とを具備し、第1番目(1は1〜n
−1までの整数)の増幅素子に接続される電源電圧が第
(1+1 )番目に接続される電源電圧よりも低いよう
に設定され、かつ第1番目の増幅素子が導通した時、第
(i+1 )番目の増幅素子の入力端子電流をすい込む
ように構成されたことを特徴とする増幅回路。
(4) n first to nth amplifying elements each having an input terminal, a grounding terminal, and an output terminal; a common load connected to the grounding terminal of each amplifying element; and supplying voltage to each amplifying element. n power supplies connected to the output terminals thereof, means for supplying a common input signal to the input terminals of each of the amplification elements, and a means for supplying a common input signal to the input terminals of each of the amplification elements, and as the input signal increases from 0, the power supply voltages are arranged in order from the lowest to the lowest. , means for switching and operating the corresponding amplifying elements one by one, and the first one (1 is 1 to n).
When the power supply voltage connected to the (integer up to -1) amplification element is set to be lower than the power supply voltage connected to the (1+1)th amplification element, and the first amplification element conducts, the (i+1)th amplification element becomes conductive. ) An amplifier circuit configured to receive input terminal current of the second amplifier element.
(5)各増幅素子の少なくとも一つは、その入力端子と
出力端子との間に接続されたバイアス抵抗を具備したこ
とを特徴とする特許請求の範囲第4項記載の増幅回路。
(5) The amplifier circuit according to claim 4, wherein at least one of each amplifier element includes a bias resistor connected between its input terminal and output terminal.
(6)第1番目と第(1+1)番目の増幅素子の間に電
流が逆流することを防止する手段が設けられたことを特
徴とする特許請求の範囲第4項又は第5項記載の増幅回
路。
(6) The amplification according to claim 4 or 5, characterized in that means for preventing current from flowing backward between the first and (1+1)th amplification elements is provided. circuit.
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