JPS59146492A - アドレスコ−ド変換回路を備えたワ−ドストア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ４明の背景　□ 従来のストアやメ□モリは、幾つかのビットで構成され
たワード用に編成されぞいる。′：ワ□−ドの数は一般
に、−の累乗値に等１い。マトリン　　□クス状のスト
アがしばしば必要とされるとき、これらワードの分布は
２”　Ｘ　２”　ワードのマトリックスに対応する。こ
の場合、７つのワードをストアから読取ったりそこへ書
込むには、ｐ本のアドレスワイヤから成る第１グループ
中のカジノ・（列）アドレスＸと９本、のアドレスワイ
ヤから成る１、グルニブ中のロウ（行）′アドレスＹを
表示するだけでよい。

しか、し、Ａと８をコの累乗値、′でない、値として、
ＡＸＢ、’７．−ド′）７″アとした“員が１．〈あ机
−メリツクスクリー くメモ□、りやノアクシ。ミリフォーマット用のグラ　
　　′：フイ、ツ、クスクリーンメモリの場合で、前、
、者はざ０×２グ（又はｇＯｘ２．！；　）のキャラク
タを必要とし、又後者では／　７２ｇＸ２２ｇｇの点が
用いられ、これらの点が４４ビツトのワードに分けられ
るため、、２７×２２ｇｇのワードメモリが必要である
。

Ａと８が２の累乗値でないとき、次のように書ける： Ω　〈Ａ＜２ｐ＋／ ρ （１） ユ　＜　Ｂ　（，２ｑ＋／ 但し、ｐとｑは、それぞれＡ、Ｂより小さいがそれに最
も近いユの累乗値のべき指数でちる。

これは言い換えると、Ａがｐ＋／ビットで表わされ、Ｂ
がｑ＋／ビットで表わされることを意味する。そして、
次の２つの場合が生ずる：、２ｐ＋Ｑ＋／＜ＡＸ８＜、
２ｐ＋”’　　　　　　１．２）であれば１．２ｐ＋ｑ
＋、ｑワードのメモリを使う必要があり、八と８をそれ
ぞれ、２ｐ“′リー／とス　　へ増 すだけでよい。

コ　　　（Ａ　Ｘ　ｓ　（〕＋ｑ＋／（３）１）−）Ｑ のときもλｐ＋ｑ＋、２ワードのメモリを使えるが１．
２ｐ　＋　ｑ　＋　／と２　ｐ＋Ｑ＋コの間の半分は使
用されないので、不充分にしか使われてないことになる
。

発明の要旨 本発明で解決すべき課題は、各ワードがｐ→／ビットの
第１アドレスとｑ→−／ビットの第Ωアトｌ／スで限定
される特別の場合に　、ｐ＋ｑ＋／ワードの容量を持つ
メモリを使用可能とする手段を見い出すことにある。

本発明は上記の課題を、ｐ＋ｑ←ａの入力端トｐ　＋ｑ
　十／の出力端を備えたアドレスコード変換回路を加え
ることによって解決するものである。このアドレスコー
ド変換回路（徒１次のλつの部分から成り： ａ、ｐ＋／個の入力端と１）　＋　／　（同の出力端で
、ｐ＋／個の入力端が八より小さい数Ｘを限定するｐ＋
／ビットを受取り、これらビットが最下位ビットと最上
位ビットの間に分布され、ｐ＋／個の出力端がメモリ又
はストアのｐ＋／個の第１アドレス入力端に接続されて
いるもの、 Ｘのｐ→／−ｒ個の最下位ビットに割当てられたｐ＋／
−ｒ個の入力端とｐ十／−ｒ個の出力端の間を直接結ぶ
ｐ＋／−ｒ本の接続結線、 ｒ個の対応入力端によって受取られにＸの最上位ピッ８
ｒ個の論理表示を受取るｒ個の入力端から成る第１グル
ープと、同一の所定論理レベルが与えられたｒ個の入力
端から成る第ニゲループを有すると共に、第１部分の残
ったｒ個の出力端に接続されたｒ個の出力端を有する第
１マルチプレクサ、によって構成された第１の部分； ｂ、ｑ＋／（固の入力端とｑ個の出力端で、ｑ＋／個の
入力端がＢより小さい数Ｙを限定するｑ→−／ビットを
受取り、これらビットが最下位ビットと最上位ビットの
間に分布され、ｑ個の出力端がメモリのｑ個の最終アド
レス入力端に接続されているもの、 Ｙのｑ−ｒ個の最下位ビットに割当てられたｑ−ｒ個の
入力端とｑ−ｒ個の出力端の間を直接結ぶｑ−ｒ本の接
続結線、 Ｙの最上位ビットを取り除い１こ後のＹの最上位ピッ８
ｒ個の論理表示を受取るｒ個の入力端からｊ茂る第１グ
ループと、上記第１部分の第１マルチグレクザのｒ個の
入力端から成る第１グループに接続逓れたｒ個の入力端
から成る第スゲループを有すると共に、第２部分の残っ
たｒ個の出力端に接続されたｒ個の出力端を有する第２
マルチプレクサ、 によって構成された第コの部分： 更に各マルチプレクサが、第Ω部分の最上位入力端に与
えられる数Ｙの最上位ビットを受取る制御入力端を有す
る。

向上記において、ｒは次の関係を満たす整数である： このコード変換回路の結果、第１マルチゾレクツ［の出
力端に接続されたイ乏りのｒ個のアドレス入力端がＹの
痺上位ビ、ット９値に応じて、Ｘの最上位ピッ、；ｒ卿
のｒ　！！６　Ｆ！　、Ｊ示又はｒ個の所定論理レベル
のいずれかを受取、シ、第、、２マルチでしくす、の入
力端一接続されたメモ、りのｒ個のアドレス入力端が同
じようにして、最上位ビットを取、ｉ？響いた忰ρＹの
最上倍ビットｒ個又は×の最上筋ピット１個を受取る。

つまり、アドレその多重伝送がｒ個のアドレス入力端か
ら、２？のグ、ループで、行なわれる。、 以ｙ本発明を、限定の意味でない卑施例と添付の図面、
を参照９し、ながら詳細顛説明する。。

第１図、は、数Ａ、Ｂ件ｔ７の項八Ｂの相対的位置をグ
ラフ的に牟わ（だ図で壱る。積ＡＢｐ　＋”ｑ＋　／と
ジ　　　の間でなく、コ　　とはコ 、２！ｐ＋　ｑ、＋’　／　　、、、、’間にあるもの
とし、利用できる唯ｐ＋ｑ＋２ −７−　ｏ手段がコ　　　、の空量を持つストアに限ら
れ巧いるとする。クマシ１．本発明の適用範囲は図中の
軸の点線区域に、対応し・ている。

本発明が基く発、想は、一部のアドレスを多重伝送して
アドレス、人力の数をｐ十ｑ→−一カラｐ十ｑ＋／へ減
じることにある。。・この・多重伝送は、ｒ個のアドレ
スから成る。２個のグル・−ブを注意して用いることに
よって成される。こ５で数ｒは、それぞれＡ−＋８に等
しいが又はそれを越える２つの数Ａ′、Ｂ′に基いて次
式を満たすように決められる： ｐ＋／−ｐ＋／−ｒ 数Ａ′□は２　　．２　　　に、等しいので、結Ｍ　Ａ
／は２ｐ＋／よシ小さい。又数Ｂ′は一十！−＝に、等
しいので＼結局Ｂ′は、２ｑ十−、、，２まｑ＋／ ！ｌｌａ　　より小サイ。ｆｆｌ　Ａ　’　Ｂ　’　ｉ
ｄ、２”ｑ＋／−２ｐ＋ｑ＋／−ス１に等しく、□結局
Ａ８と２ｐ＋ｑ＋／のりであ、仝。すなわち、Ａ／　ｓ
　／　ワードを持つメモリは本発明の範囲内にあ、Ｄ　
、八８を容量を持り。Ａ’　、Ｂ’及びＡ　／’　ｓ　
／の各位置は第１図に示しである。点、Ａ′Ｂ′は図中
の点線区域内に位置する。、　　　　　　　　　　。

ΔＢワード？イモリを製作す、る、代：、わニジ、に、
項八／　、、Ｂ、／　１．の特殊な形を使ってＡ′、Ｂ
′ワードのメモ、りが−作１さ、昨る。。

、Ｙの最上位ビットが／、で〕劣な、＜：、とも値ユを
、ＹＶｃ与、えるとき、ｑ−ｒを越える位、にあるＹの
全ビットは必：畔的にゼロ、となる。声もないと、Ｂ′
がａ　十ノ　　を越、、え、て、シ、、−：、、、う、
からである。

これは、アドレδを内、の、方法、で多重伝送するの１
　　１　１　１１　　　１ を可能とする。　　　　　　　　： ｐ＋／−ｒ個のアドレス入力端が、八より小さい数Ｘの
最下、位ビットｐ＋、／、−，（個を固定的に受取る、
　　、、。

ｑ−ｒ個、のアトビス入力端ρす濾り小さい数Ｙの最下
位ビットｑ−ｒ個を同率的、に受取る、ｒ個の、アトビ
ス入力端が、Ｙの最上：位ビットがゼロのときＸの最上
位ピッ）ｒ個を受、取るか、あるいはＹの最上位ビット
が１７“のとき”’　／　’　（つ、まり所定の論理レ
ベル）となる、別のｒ個の・アドレス入力端が、□・Ｙ
の最上位ビットが＋０”のときＹの最上位ビットｒ個（
但しその最上位ビイトを除く）を受取るか、あるいはＹ
、９最上位、ビットがゝゝ／“牢ときＸの最上位ピット
１個を受取る。。

これらの問題を明確にするため、Ｘのｐ→−／ビ不トを
×。・・・、Ｘｐと表わす、（Ｙｏが雫下位ビット、Ｘ
　、が最上位ドツトを表わしてい°、、る）。

同様、、＜１．、Ｙのｑ＋／ビットをＹ。・・・、Ｙ、
と表わす（Ｙｏ　が最上位ビット、Ｙ、が最下・位ビッ
トである）。さらに〜ストアのｐ　＋、、、ｑ　＋／個
のアドレス人力をＭ。・・・Ｍｐ＋ｑ　　と表わす。

従って、アドレス人力とアドレスビットの間の対応は次
のように書、き表わせる： オン：　　１−１ｐ＋ｑ−Ｍ　　Ｍ・・・・・・ＬＬ・
・ＭＭ・崖吐。

↑６１．１０．↑　　　　　　↑０１１１１．↑十ｉ！
Ｉ：中、多重伝送人力端は矢印で示しである。

整数ｔ’（ｒ−見い出すためには、不等式（グンがも出
発し１．２°１′−ｒ　となるＢ−一を越える最小の−
のべき指数を求める必要かある。これがらｒの最もｈ」
能性の高い）値が得られ、その値が△についてイく等式
（グ）の第１小等式、っ１す（２’−７）・、、２ｐ　
”　／−ｒ　＞　Ａ　を満／こすかどうか確かめる。

ｒが存在シ２、幾つか適切な値を取り得る場合に印１、
そのうち最小の値を選ぶのが好丑しい。

ｒが存在しないときは、ＡとＢを入れ変えることによっ
てテストを繰シ返す。

上述の観点から、本発明によって構成されるストアは第
２図に示すような形となる。実際のスト”アつまりＭＥ
Ｍは、ｌ）＋Ｑ＋／個のアドレス入力端間〜間 。　　。、−０を有する。ストアの前段に、Ωつの部分
ＣＴＡ（Ｘ）とＣＴ　Ａ　（Ｙ　）　Ｋ　分しｆｃアド
レスコード変換回路ＣＴＡが位置し、Ａ×Ｂの１１能な
ワードから指示されるワードのアドレスを構成する数×
とＹをそれぞれ処理する。

第１部分ＣＴＡ　（Ｘ　）は次の各部によって構成され
る： ｐ＋／個の入力端Ｅ（×）。・・・Ｅ（Ｘ）ｐ　　と０
１７個の出力端５（Ｘ）。・・・Ｓ（Ｘ稲で、ｐ＋／個
の人力端が数×を限ψする［）十／ビットＸ　。

×１　・・・Ｘ　を受取り、これらビットが最下位ビッ
トＸ。と最上位ピッｌ−Ｘ　　の間に分布され、ｐ＋／
個の出方端がメモリの最初のＰ−１／個のアドレス人力
端つまりＭ〜Ｍ　に接続ｐ されている； ＸのＩ）　十／　−ｒ個の最下位ビットＸ・・・Ｘ０ｐ
−（ に割当てられたｐ　＋／　−ｒ個の人力端とＰ＋／−ｒ
１固の出力端５（Ｘ）。・５（Ｘ）、、　　ノ間を直接
つなぐＩ）十／−ｒ本の接続結線；ｒ個の対応入力端Ｅ
（Ｘ）ｌ）−ｚ−７−Ｅ（Ｘ　）、にょって受取られた
Ｘの最上位ピッ）ｒ個 （Ｘｐ−ｒ、＋／・・・Ｘｐ）の論理表を受取るｒ個の
入力端から成る第１グループθ（×）／　　と、同〜の
所定論理レベル、例えば／、が辱えられたｒ個の入力端
から成る第２グループｅ　（Ｘ　）、２を有すると共に
、残ったｒ個の出力端 ５（Ｘ）ｐ−、□−／・・・５（Ｘ）ｐに接続されたｒ
個の出力端５（Ｘ）を有する第１マルチプレクザＭ（Ｘ
）。

他方、コード変換回路の第一部分ＣＴＡ　（Ｙ　）は次
の各部によって構成される： ｑ＋／個の入力端Ｅ（Ｙ）。・・Ｅ（Ｙ）、　　とｑ個
の出力端５（Ｙ）。・・・５（Ｙ）ｑ−／　　で、ｑ＋
／個の入力端が数Ｙを限定するｑ→・／ビットつ１すＹ
ｏ、　Ｙ□・・・Ｙｑ　　を受取り、これらビットが最
下位ビットＹ。と最上位ビットＹ、の間に分布され、ｑ
個の出力端５（ｙ）。・・・５（Ｙ）、−／　　がメモ
リの最後のｑ個のアドレス入力端つまりＭｐ＋／・・・
Ｍｐ　＋　ｑに接続されている；Ｙのｑ−ｒ個の最下位
ビットに割当てられたｑ−ｒ個の入力端Ｅ（Ｙ）。・・
・Ｅ（Ｙ）　　　とｑ−−ｒ ｒ個の出力端５（Ｙ）。・・・５（Ｙ）ｑ−、−／の間
を直接結ぶｑ−ｒ本の接続結線ＣＤ（Ｙ）　　：最上位
ピッ１−ＹＱ　　を取り除いたＹの最上位ピッｌ−ｒ個
Ｙ、−，・・・Ｙ、−／の論理表示を受取るｒ個の入／
Ｊ端から成る第１グループｅ（Ｙ）／と、上記第１部分
の第１マルチプレクザの１−個の入力端から成る第１グ
ループに接続されたｒ個の入力端から成る第一グループ
ｅ（Ｙ）、２　　を有すると共に、第Ω部分の残ったｒ
　（ｌ、”ｄの出力端つまり５（ｙ）　　　・・・ｓ　
（Ｙ　）　ｑ　−／に接続された−ｒ ｒ個の出力端５（Ｙ）を有する第１マルチフツクサＭ（
Ｙ）。

各マルチプレクサＭ（Ｘ）、　Ｍ（Ｙ）はさらに７個の
匍Ｊ御入力端Ｃ（Ｘ）、　Ｃ（Ｙ）をそれぞれ有し、こ
れは上記第一部分の最上位ビットＥ（Ｙ）ｑ　　にｉ−
ｊえられる数Ｙの最上位ビットっま勺Ｙ　の論理表示を
受取る。

従って、第１マルチフツクサＭ（Ｘ）の各出力端に接続
されたストアのｒ個のアトｌ人力端カ端”ｐ−ｒ＋／・
・・Ｍｌ、は、Ｙの最上位ピッ［・Ｙ、の価を関数とシ
１．て、×の最上位ビット１個の論理表示ｒ個を受取る
。同様に、第１マルチプレクー９〜Ｍ（Ｙ）の各出力端
に接続されたストアのｒ個のアドレス人力端Ｍｐ＋ｑ−
ｒ　　ｐ＋ｑが、Ｙｑを取り除いだＹのｒ個の最上位ビ
ット又はＸのｒ個の最下位ビットのいずれかを受取る。

アドレス入力端の他に、メモＩＪ　Ｍ　Ｅ　Ｍは勿論制
御バス１２に接続された制御人力、端１０と、データバ
ス１６に接続されたデータ入力端１４を有する。

上記の説明において、マルチプレクサの入力端は一定の
ビットを受取っているが、それらの補数を受取ることも
明らかに可能である。その場合には、上記の回路で、コ
ード変換入力端とマルチプレクサ入力端の間に論理イン
バータを付は加えるだけでよい。以下に示す例では、マ
ルチプレクサの各入力端が実際のピッ、トを受取るもの
とする。

実用上、各マルチプレクサはそれぞれ１個の入力端と７
個の出力端を持？ｒ個の基本マルチプレクサで構成され
る。例えば、テキサス・インスツルメント社製のアルチ
プレクサ７１Ｉｌ−ＬＳ　１３ｇを使用できる。

次に、第３．’１図、を参照してコクの実施例を説明す
る。

第１の実施例は、ａｏｙ、ｇ、のワードメモリを使った
ｇｏｘｓグワードを持つアルファニューメリック表示ス
クリ二ンメモリに対応している。

こ＼で上記で用いた記号について、ｐ＝乙、ｑ壬ダ及び
Ａ＝ｇＯＸＦ３＃、２１１とする。　′□この場合、ｒ
を限定する関係は次のようになる： ６　＋、ｌ　−ｒ Ａ′−（−−／）Ｘ、２　　　　　　’Ｊｇθ４−ｒ Ｂ′−２＋　２　　　≧ａヶ −ｊ 第一の不等式は２＞２グー／乙、すなわち−ｊ ２　　′＞ｇ　でｒ’　＝’　／となる。従って、へ′
−乙ｔ０このＡ′は八を越えないので、この解は適切で
ない。

Ωつの・数Ａ、Ｂを入れ換えて上記のテストを繰り返し
、今度はｐ−’４、ｑＱ乙及び八−，２ｔｉ−。

Ｂ＝ｇＯとする。

この場合ｒは次のように求められる： Ａ／　−（，２−７）×２’　＋／−ｒ　＞　＝２″−
ｊ Ｂ′＝コ　＋、２＞ｇθ 第一の不等式は、２６−ｒ≧ｇｏ−ｔ’ｑ＝／乙となり
、つまりｒ−・コである。これはＡ’　＝２４ｔ　　を
意味し、こめ値は適切である。従って解は、・ｐ−タ、
ｑ−乙、ｒ−コとなる。　　　　　・・ 多重伝送のダイアグラムは次の□通りで、多重伝送され
るワイヤは矢印で示されている二Ｍ１０Ｍ？罰Ｍ７％Ｍ
５四間３嘘Ｍ／間ＯＹｌ、＝０：Ｙ５　Ｙ′ＩＹ３．　
Ｙ、、２　Ｙ／　ＹＯＸでＸ３Ｘ、２　Ｘ／　ＸＯこの
ようにして、２１１ＸｇＯワードのメモリ回路が得られ
、それ□を第３図に示す。このメモリ回路は、２個のマ
ルチブレ久すコ→１つまりＭ（’ｉ’）／とＭ（Ｙ）、
！　　で構成さ・れ、それぞれの入力端が一方で×３と
ｘ４ｔ１他□方・で２個・□の論理信号を受取る第１マ
ルチプレクサＭ′（ｘ）を含む。

又メモリ回路は第１マルチプレクサ み、とれも−個のマルチプレクサコ→／りまりＭ（Ｙ）
／　とＭ（Ｙ）、２　で構成され、それぞれの入力端が
一方でＹ’ｌ、ＹＳ、他方でＸ３．Ｘ＋を受、取る。最
上位ビットＹ乙が、それら両、マルチプレクサを制御す
る。メモリ、Ｍ　Ｅ　Ｍは、７７個のアドレス入力端Ｍ
Ｏ〜Ｍ／、θを持つ、：コード変換回路ＣＴＡはアドレ
スＸに関する３、個の入力端りまシ×０〜ｘｌｌと、ア
ドレスＹに関する６個の入力端つまりＹθ〜Ｙ！ｆと、
制御入力端Ｙ６と、７７個の出力端Ｓ　（Ｘ、、）Ｏ−
３（Ｘ　）４　　及びＳ　（Ｙ、、　）０−８ｃ、Ｙ　
）、、、Ｓ−を有する。。

第一の実施例は、乙４ｔｋのワードメモリを使った。２
７×２２ｇｇワードのグラフィック表示スクリーンメモ
リに対応している。この実施例で、ｌ）＝”ｆ’ｓ　Ｑ
＝／／及びＡ＝２７、Ｂ＝２．ｘｇｇとする。

と＼でｒは次のように求められる。

Ａ’＝Ｃ２−／）　Ｘ　２　　　　）　２７　　′１−
ｒ Ｂ’＝λ　　＋、２　　　　”）２２ｇｇ第一の不等式
がｒ＝３を与え、従ってＡ′−２ｇで、この解は妥当で
ある。そして、次のような多重伝送ダイヤグラムが得ら
れる：Ｗ！；Ｗ’１Ｗ３Ｗ：ＩＷ／ＷＯＭ９　Ｋ　Ｍ７
　Ｍ６１０１１　Ｍ３Ｍ、２　Ｍ／　ｌａＹ／／ラクの
とき　Ｙ／／　Ｙ９　Ｙｇ　Ｙ’７　Ｙ乙ＹりＹ４’　
Ｙ、？　Ｙ、２　Ｙ／　ＹＯＸ１ｌＸ３Ｘ、２　Ｘ／　
ＸＯＹ／／−／のとき　ＸＩＩ　Ｘ３ＸコＹ’７　Ｙ乙
　Ｙ５　Ｙ４　Ｙ３　Ｙ、２　Ｙ／　ＹＯ’μｍ１０μ
×／Ｘ０↑　↑　↑　　　　　　　　　　　↑　↑↑こ
のようにして、２ｇＸ２３０１１ワードつま’Ｑ／’１
９２×２３０１１点を持つメモリを得ることができる。

各ワー・ドは、グラフィック表示の場合、乙グビツトか
ら成る。第り図にこう［７て得た回路を示す。アドレス
コード変換回路は、Ｘに割当てられた５個の入力端（×
θ〜Ｘダ）と、Ｙに割当てられた７２個の入力端（ＹＯ
〜Ｙ／／）を有する。マルチプｌ／クサＭ（Ｘ）　。

Ｍ（Ｙ）はそれぞれ３個のマルチプｌ／クザλ−＋／か
ら成る。第１マルチプレクサのエレメントは一方でＸ、
２．Ｘ３．Ｘり、他方で同−論理レベＡ、　％　／　ｎ
を受取り、第１マルチグレクザのエレメントは一方でＹ
ｇ、Ｙ９、Ｙｌｏ、他力で×２、×３、Ｘグを受取る。

多重伝送の制御はＹ／／によって成される。

【図面の簡単な説明】

第１図はユの累乗値を基準とした数ＡＸＢの各位置を示
す図； 第２図は本発明によるストアの全体的系統図；第３図は
２０りどのワードストアを使った２’ｌ×ｇＯワードス
トアの特定実施例を示す図；及び 第り図は乙４にのワードストアを使った。２７×２２ｇ
ｇワードストアの特定実施例を示す図である。 ＭＥＮ・・・メモリ（ストア）、ＣＴＡ・・・アドレス
コード変換回路、ＣＴ　Ａ　（Ｘ）・・・ＣＴＡの第１
部分、Ｃ丁Ａ　（Ｙ）−ＣＴ　Ａ　（Ｄ第λ部分、Ｍ　
（Ｘ）・・・第１マルチグレクザ、Ｍ（Ｙ）・・・第１
マルチグレクザ。 Ａ“　　　　　　　　Ｂ′ １ Ａ　　　　　　　　　　８ Ａ’Ｂ’ 轟 ） Ａχβ

Claims (1)

1. 【特許請求の範囲】 ／　ＡとＢが次の不等式を与える数で：、２ｐ＜　　Ａ
   　　＜２”’ 、２ｑ＜　Ｂ　く２ｑ＋′ コ　　　　＜　　　ＡＸＢ　　　＜、２ｐ＋いλｐ＋ｑ （但しｐ、ｑは整数） ＡＸＢワードを記憶するためのストアにおいて、該スト
   アがアドレスコード変換回路（ＣＴＡ　）に接続された
   ｐ→−ｑ＋／個のアドレス入力端を備え、該変換回路が
   次の２つの部分から成り；ａ）ｐ＋／個の入力端Ｅ（Ｘ
   ）。・・・Ｅ（Ｘ）ｐとｐ十／個の出力端５（ｘ）。・
   ・・５（Ｘ）、　　で、ｐ＋／個の入力端がＡより小さ
   い数Ｘを限定するＩ）　十／個のｐ＋／ビット（Ｘ。・
   ・・Ｘｐ）を受取り、これらビットが最下位ビット×。 と最上位ビットＸ、の間に分布され、ｐ→−７個の出力
   端がストアＭＥＮの最初のｐ＋／個のアドレス入力端（
   Ｍ。・・・Ｍｐ）に接続されたもの、 ×のｐ＋／−ｒ個の最下位ビットに割当てられたｐ＋／
   −ｒ個の入力端とｐ　＋　／　−ｒ個の出力端の間を直
   接つなぐｌＤ　＋／　−ｒ本の接続結線； ｒ個の対応入力端によって受取られたＸの最上位ビット
   ｒ個（Ｘｐ　−ｒ　＋　／・・Ｘｐ）の論理表示を受取
   るｒ個の入力端から成る第１グループｅ（Ｘ）／　　と
   、同一の所定論理レベルが与えられたｒ個の入力端から
   成る第１グループｅ（Ｘ）２　　を有すると共に、第１
   部分の残ったｒ個の出力端に接続されたｒ個の出力端５
   （Ｘ）を有する第１マルテプレクザＭ（Ｘ）： によって構成された第１部分（ＣＴＡ）Ｘ　　：ｈ）ｑ
   ＋／個の入力端Ｅ（Ｙ）。・・・Ｅ（Ｙ）ｑ　とｑ個の
   出力端５（Ｙ）。・・・５（Ｙ）、−／　　で、ｑ＋／
   個の入力端がＢより小さい数Ｙ余限定するｑ＋７ビツト
   （Ｙ’。・・・Ｙ、）を受取シ、これらｅ′＞′トが最
   下位ピッ、ト、Ｙｏ　　と最上位ビットい。 の間Ｋ・分布され、ｑ個の出力端がストアの最後のｑ個
   のアト、占ス人人力端Ｍｐ＋／・・・開、＋、）に接続
   されて０るもの； Ｙのｑ−ｒ’（１ｍの最下位レットに割当てられたｑ−
   ｒ個の人力端とｑ−ｒ個の出力端の間を直接つなぐｑ−
   ｒ本の接続結線ＣＤ（Ｙ）：最上位ピッ）（’Ｙ’、、
   ）を取り除いたＹの最上位ピットｒ個（Ｙ　　・・・Ｙ
   　　）の論理表示を受取るｒ個の人力端から成る第７グ
   ループ接続されたｒ個の：人力端から成る第１グループ
   中　（Ｙ　）、２　　を有すると共にく第２部分の残っ
   たｒ個の出力端ｓ　（Ｘ　）　ｑイ・・ｓ　（Ｙ　）　
   ｑ　／に接続されたｒ個の出力端５（Ｙ）を有する第１
   マルチプレクー７（Ｙ）　： によって構成された第λ部分ＣＴＡ（Ｙ）　：さらに各
   マルチプレクサが、上記第一部分の最□　上位入力端Ｅ
   　（Ｙ　）、に与えられる数の最上位ビレツ・ト、Ｙ・
   　を受取る制御人力端Ｃ（Ｘ）、　Ｃ（Ｙ）をそ、、ｑ れぞれ有し）第１マルチプレクー７Ｍ（Ｘ）の各出力端
   に接続されたストアのｒ個のアドレス人力端（Ｍｐ−ｒ
   ＋／・・・Ｍｐ）がＹの最上位ビットＹ、の値に応じて
   、Ｘの最上位ピッ）ｒ個（Ｘｐ−ｒ＋／・・・ｘｐ）の
   論理表示ｒ個又はｒ個の所定論理レベルのいずれかを受
   取り、第１マルチプレクー７（Ｙ）の各出方端に接続さ
   れたストアのｒ個のアドレス人力端（Ｍｐ＋ｑ−ｒ””
   ｌ）＋ｑ）が同じように最上位ビットを取シ除いたＹの
   最上位、、ビット１個（Ｙｑ＋ｒ＋／”’Ｙｑ−／）　
   　又はＸめ最上位、：ビットｒ個（Ｘ９．−ｒ＋／・・
   ・Ｘｐ）Ｌ７？、いずれ′；≧倉受取り、さらに上記ｒ
   が次♀関隼：。 Ｃ，２／）２　　　　　＞Ａ ２　Ｑ　＋　、２Ｑ−ｒ　＞　ａ を満たすストア。 二　上記各マルチプレクサＭ（Ｘ）、Ｍ（Ｙ）がｒ個の
   マルチプレクサλ→／で構成された特許請求の範囲第７
   項に記載のストア。　　□ ３　ビットの論理表示がピッ□ト自体で与えられる特許
   請求の範囲第１項に記載のストア。 ＩＡ　　２１１×ｇＯワードを処理でき、２７個のアド
   レス入力端を持ったメモリとコード変換回路を備え、該
   シード変換回路が３−の入力端、１ り個の出力端及び２個のｉルチプレクサコ→／を含む第
   １部分と、６個のアドレス入力端、イ個の制御人、力４
   ，４個！出力！及び背の〜′チプ′イザー２°′牟含、
   ？第す１５分とから成る特許請求の範囲第１−５記弊、
   のストア。 左　、２７×２２ざｇワ、−ドを管理でき、／６個のア
   ドレス入力端を持′）へメモリとコード変換回路を備え
   、該、コード変換回綺が３個？入力端、３個の出力端尽
   び３４個のアルチでレクサコ→／を含む第１部分と、７
   ７個のアドレス入力端、７個の制御へ力、神１．／／個
   の出内端及び３押のマルチプレ、（、す２ブ、／を含む
   第Ω部分とから成る特許請求の範囲第１項に記載のメモ
   リ。