JPS59141814A - 自動等化器 - Google Patents

自動等化器

Info

Publication number
JPS59141814A
JPS59141814A JP1548083A JP1548083A JPS59141814A JP S59141814 A JPS59141814 A JP S59141814A JP 1548083 A JP1548083 A JP 1548083A JP 1548083 A JP1548083 A JP 1548083A JP S59141814 A JPS59141814 A JP S59141814A
Authority
JP
Japan
Prior art keywords
output
multiplier
signal
circuit
tap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1548083A
Other languages
English (en)
Inventor
Masaki Kobayashi
正樹 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP1548083A priority Critical patent/JPS59141814A/ja
Publication of JPS59141814A publication Critical patent/JPS59141814A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L25/03012Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03038Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 本発明は線路の伝送特性をその特性変動に追従して等化
することのできる自動等化器に関するものである。
(従来技術) 従来から多用されてきたトランスパーサル形自動等化器
を第1図に示す。第1図において1は信号入力端子、2
は信号出力端子、3はタップ付遅延線、4はタップの重
み係数、5は加算器、6は重み係数を信号入力に追従し
て自動的に最適値に到達させる為の推定制御部、7は識
別判定部である。信号入力端子1からの被等化信号はタ
ップ付遅延線3.タッグ重み係数4を介して加算され、
被等化信号の波形歪を最小にするように操作される。信
号入力端子1からの入力信号は一般に伝送線路等を通過
してきた波形歪の大きいアナログ信号である。従ってタ
ップ付き遅延線3はアナログ遅延線によ多構成する必要
がおる。アナログ遅延線の実現方法としては、メカニカ
ルな遅延線を用いる方法、L、C,R等の電気素子によ
る方法、電荷転送素子(CTD )を用いる方法等が公
知であるが、LSI化が困難であること、ダイナミック
レンジが狭いこと、非線形歪が大きいこと等の理由によ
シ小型化、高性能化が困難であった。又、タップ重み係
数4とタップ付遅延線3を通過してきた信号の乗算にア
ナログ乗算器が必要とされ、LSI化が困難なこと、消
費電力が大きいこと、非線形歪が大きい等の欠点があっ
た。
(発明の目的) 本発明の目的は、これらの欠点を解決する為に、C,R
回路網群および梯子状に配置された容量アレイを用いた
ものであシ、以下詳細に説明する。
−(発明の構成) 本発明の自動等化量は、インパルス応答が指数関数の線
形和であられされる直交関数系を用いたタップ係数演算
部と、該タップ係数演算部よシ得られたタップ係数をC
,Rよシなる1次回路網のタップ係数に変換する変換部
と、複数の容量よシなる容量アレイを用い前記変換後の
タップ係数の乗算を行う乗算部とから構成される。
(発明の原理) 先ず、本発明の原理について説明する。本発明は等化す
べき時間関数として時間領域における指数関数形直交関
数を用いるものである。以下−例として1次独立な関数
系を次式で与える。
fi(t)=8 ”   (1””1 +2+”’+ 
k+ ”’ + m)  ”・(1)(1)式より直交
関数ψk(t)をつくると、となる。
いま、等化すべき目的関数をξ(1)とした時であられ
される。但しakは である。
(2)式を用いた自動等化器の構成は第2図であられさ
れる。第2図において、1は信号入力端子、2は信号出
力端子、5,55は加算器、7は識別判定部、。17は
伝送路、18は乗算器1.(1)は等化器入力信号、y
(t)は等化器出力信号、g (t)は識別判定部7に
おける識別判定後の信号1. (1)は誤差信号、go
(t)は送信信号、81〜8mはタップ係数である。
伝送路17の伝送関数をH(句とすればである。
以下−例としてタップ係数更新アルゴリズムとして最大
傾斜法を用いた場合について説明する。
評価関数として誤差の二乗平均を考える。以下nは離散
値を示す。
上式において−はnについての平均操作を示す。
一方y は第2図よシ (6) 、 (7)式よシ A a= [al □ a2””k□ ”’ ”in−
’ ” p= [pln”2n’ ”” pkn”””
mn −”b”” 〔pingn’ p2ngn ’・
・・”kngn ’・・・’Pmngn−’′と置き、
a/。
p’ 、 b’を各々の転置行列とすると(以下′は転
置をあられす)、 となる。(9)式においてタップベクトルは平均すべき
時間内で一定であるから ここでA=l)I)’ 、  B=b となる。
しかるにAは(7)式よシ正定埴であるから、Dはaに
関し下に凸となる。その最小値はDのaに関する微係数
を零とおくことにより求めることができる。すなわち である。(8)式よシ 識別判定誤シが生じない範囲において、ばgnは送信信
号g と同一であシ、 en 0→式においてpin、ΣaiT’in  はベクトル
(Aa)の1=1 第1行の要素であ知;はベクトルBの 第1行の要素である。従って、αη式はgrad D 
= 2(Aa −B )’        −α埠で表
わすことができる。よってgradD=Oを与えるタッ
プベクトルは91式よシ a=A’・B            ・・・σゆで求
められる。このaが最適値a。ptである。この時りは
91式に91式を代入することにより、Dm、n=aQ
、、 Aao、t−2a’。、、B + g員=(A 
’ B)’A(A−1B)−2(A ’ B)’B十g
孟−B′(A’)、’A(A−” B) −2B’(A
−1)’B + g、i  ・・・(1→となる。しか
るに A−(ajj) = (pin pjn) = (pj
l pin) = (ajρ ・・・α時であるからA
は対称行列である。従って(A−’)’−A7” テロ
 ルoαG式はDrn、n= B’A ” AA−’ 
B −28’A−’ B + g2= B′A−’ B
 −28’A ” B十g2=g2−B’A ’ B 
−・・α乃n     n となる。α時式を用いればa。p、は計算できるが、ハ
ード規模の観点からすれば、行列Aを計算し、更にその
逆行列を計算する必要があシ、その規模が膨大となる。
これを避ける為、aを少しづつDの最急勾配の方向に変
化させる最大傾斜法がある。
すなわち、 ここでΔは1回の修正幅を決定する微小定数でθD ある。(8)式よシーをenを用いて表示すれば、a (6) 、 (7)式よシ =2enpinla、=、、(シー1)−2u1(y−
1)  、、、α9)従って、α樽、αつ式よυ 8(I/)=a(シー1)−ΔU(シー1)・・・(イ
)となる。翰式よりν回目のタップベクトルは(シー1
)回目の相関ベクトルu(−1)を計算して、その時の
aから減算するのみで計算でき、最終到達値はU(“)
=0すなわち秒=Oを満たすaであシ、α時式の差Δa
(1/lは次式であられされる。
Aa” = (If−ΔA〕’−Ca −a  t〕=
−(23)o    op (23)式で■は単位行列、aoはaの初期ベクトルで
ある。(23)式よシ収束速度を犬とするには、小さい
ν(シ=1.2,3.・・・、N)で〔■−ΔA) I
/を零に収束させる必要がある。このためには行列Aが
対角行列に近いことが必要である。例えば、””(ai
 j)=(pin’pjn)においてa、=Q(i”q
コ)、a9.=a (i=j)の時、(23)式よυ明
らかなようにIJ    O Δ−尤に選べば〔トΔA)L′=[l] −n]’=o
 (ν≧1)O となシ、ν=1でaはa。ptに収束する。(2)式で
示した直交関数ψk(t)を用いることは直交関数の出
力pin、pj’nに対して pin pjn H=j>> pin pjn th#
j・・・(24)を満たすことが可能であシ、小さいν
の値でaはaop、に収束するという特長をもっている
。また、α■、(社)式で示したタップベクトル更新ア
ルゴリズムは開式のen、p、nをその符号即ちIll
 g n (e n ) rsgn(p、n)あるいは
そのどちらかの符号をとって得られる(25)〜(27
)式の公知のアルゴリズムに変換できる。
(25)〜(27)式のアルゴリズムを用いれば、e 
+pinのアナログ量同志のアナログ乗算器は不要にで
きる。しかしながら、0榎式で計算されたタップベクト
ルa(+/lはアナログ量であシ、とのa(1/lとp
・n のアナログ量同志の乗算が必要とされる。すなわち、本
発明においては、直交関数tl(t)を用いることによ
る収束速度の早い特長をそのまま生がし、更にタップベ
クトルa(1/)とp、の乗算にアナログn 乗算器を用いない、Ls工化の容易な自動等化量を提供
するものである。
(第1の実施例) 次に本発明の詳細な説明する。第3図は本発明の第1の
実施り0であって、22は直交関数回路、8.88は直
交関数回路22の出力p、の符号をn とる符号器、11,19.20は乗算器、9は乗算器1
9による符号器8の出力Sgn(pin)と識別判定部
7における誤差信号enとの積nについての和をとる積
分器、10は(1)式で示されるインパルスレスポンス
を有するCR回路、15は演算部であって、他の記号は
第2図と同じである。直交関数回路22の出力p、nと
誤差信号enの相関は(25)式に従って行われる。直
交関数回路22の出力pinの符号によシ、積分器9へ
の入力となる誤差信号e の極性を変えてやれば良い。
nについての和は等化すべき時間領域の広さよシ決定さ
れる。
更に積分器9の出力は符号器88でその符号がとられて
、a椴式で示される微小定数Δが乗算器20で乗算さ・
れ、1回の更新量u(+/−1)が決定される。
この時積分器9の出力の符号と微小定数Δの乗算は微小
定数Δをたとえばqビットのディジタル量としてメモ!
J(RoM)に記憶させておけば、u(1/−1)はq
ビットのディジタル量として出力され、α枠式よpa(
L’lが決定される。しかるに(2)式よシ明らかなよ
うに、ψk(t)は複数のC,R回路の線形和としくν
) てあられされるから、咋・飄(t)も同様に複数のC,
R回路の線形和となる。
ゝ) 直交関数の数を第2図のようにm個とすれば、1次C,
R回路に乗算すべきタップ係数C9は(28)式%式%
(29) ] となる。−例としてm = 2とすれば(28)式よシ
d(1)−〆Ha(g 、  dF=  、 、 a4
1/) 、  4z)= 6. a5,1/)  であ
るから(29)式よシ となる。
決定されたa、jl/)から1次C,R回路に乗算すべ
きタップ係数c<v)は(29) 、 (30)式の如
く簡単カディジタル線形演算で計算できるが演算部15
ではこの演算を行う。
第4図は第3図に示しだC,R回路10の構成を示す。
第4図の回路のイン・ぐルスレスポンスは周知のように
(28)式であられされる。
次に乗算器11について説明する。第5図はその構成を
示し、12は加算器、13は演算増幅器、14.24は
スイッチである。直列に配置された容量2cを通過する
ごとに1次C,R回路の出力qknは1/2倍され、k
個の容量2Cを通過することによシ2−に倍される。第
5図に示す本実施例のスイッチ14の位置によれば、タ
ップ係数°に=が′−“′−″)15加算6″″18量
Cはタップ係数ckのダイナミックレンジから決定され
る。陣の極性は利得の演算増幅器13への入力の極−性
をスイッチ24により切替えて実現することができる。
この時、第5図中a点より容量アレイを見込だ容量はス
イッチ14の位置によらず一定値Cになシ第4図と等価
である。
第6図は(2)式で示される直交関数ψk (t)(k
−=1 、2 、・・・、m)を実現するための回路例
、すなわち直交関数回路22を示す。同図において21
は乗算器、25は加算器である。
上述の説明をまとめると次の通シである。・まず、誤差
信号enと直交関数ψk(t)の出力pknの相関演算
((25)式)を行い、←→式よυ直交関数ψk(t)
のタップ係数ak を計算する。次に、求めたタップ係
数ad→を・・−ド化の容易な1次C,R回路のタップ
係数cd′)に変換(演算)シ、ディジタル量であるC
「により直接第5図の容量アレイを切シ替え目標を達成
するものである。
以上説明したように、第3図の構成によれば、直交関数
ψk(1)を用いることによるタップ係数の収束が早い
という特長を生かすことができ、更にり、プ係数陣と1
次C,R回路の出力の乗算にアナログ乗算器を用いるこ
となく、ディジタル処理に適したLSI化の容易な自動
等止器を実現することが可能である。
(他の実施例) 第7図は本発明の第2の実施例を示すものであシ、図中
の記号は第3図と同じものを示す。アルゴリズムは(2
6)式による自動等化器であシ、その動作は上述の(2
5)式を用いた第1の実施例(第3図)と同一である。
第8図は本発明の第3の実施例全示すものであシ、16
はディジタルアップダウンカウンタであυ、他の記号は
第3図と同じものを示す。アルコ8リズムは(27)式
による自動等化器でちり、その動作は第1の実施例(第
3図)と同一である。
(発明の効果) 本発明はタップ係数の演算に直交関数を用いているため
にその収束速度が早いという利点があシ、更に上述のタ
ップ係数を1次C,R回路として必要とされるタップ係
数に変換することによシ、ディジタル化、 LSI化が
容易という利点を兼ね備えだ自動等化器である。
【図面の簡単な説明】
第1図は従来実施例におけるトランスパーサル形自動等
化器の説明図、第2図は本発明の詳細な説明する為の説
明図、第3図は本発明の第1の実施例を示す説明図、第
4図はCR回路10の構成図、第5図は乗算器11の構
成図、第6図は直交関数回路220回路図、第7図は本
発明の第2の実施例を示す説明図、第8図は本発明の第
3の実施例を示す説明図。 1・・・信号入力端子、2・・・信号出力端子、5.5
5,12.25・・・加算器、7・・・識別判定部、8
.88・・・符号器、9・・・積分器、10・・・CR
回路、11.1B、19.20・・・乗算器、13・・
・演算増幅器、14.24・・・スイッチ、15・・・
演算部、16・・・ディジタルアップダウンカウンタ、
17・・・伝送路、22・・・直交関数回路。 特許出願人  沖電気工業株式会社 第4図 第6図 手続補正書(睦) 58.5.16 昭和  年  月  日 特許庁長官 殿 1、事件の表示 昭和58年 特 許  願第015480号2、発明の
名称 自動等止器 3、補正をする者 事件との関係      特 許 出 願 人住 所(
〒105)  東京都港区虎ノ門1丁目7番12号4、
代理人 住 所(〒105)  東京都港区虎ノ門1丁目7番1
2号6、補正の内容 (1)明細書第5頁の式(7)を次のとおシ補正する。 (2)  明細書第15頁第4行目からの「タウン0係
数Ci−”−(2−’+2− ’)である。」とあるの
をと補正する。 (3)  同書第15頁第7行目に「ckの極性は利得
の」とあるのを[ckの極性は利得1の」と補正する。 (4)図面「第3図」と「第8図」を別紙のとおシ補正
する。

Claims (1)

    【特許請求の範囲】
  1. インパルス応答が指数関数の線形和であられされる直交
    関数系を用いたタップ係数演算部ど、該タップ係数演算
    部よシ得られたタップ係数をC1Rよシなる1次回路網
    のタップ係数に変換する変換部と、複数の容量よシなる
    容量アレイを用い前記変換後のタッグ係数の乗算を行う
    乗算部とから構成されることを特徴とする自動等化器。
JP1548083A 1983-02-03 1983-02-03 自動等化器 Pending JPS59141814A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1548083A JPS59141814A (ja) 1983-02-03 1983-02-03 自動等化器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1548083A JPS59141814A (ja) 1983-02-03 1983-02-03 自動等化器

Publications (1)

Publication Number Publication Date
JPS59141814A true JPS59141814A (ja) 1984-08-14

Family

ID=11889951

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1548083A Pending JPS59141814A (ja) 1983-02-03 1983-02-03 自動等化器

Country Status (1)

Country Link
JP (1) JPS59141814A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0253583A2 (en) * 1986-07-14 1988-01-20 Oki Electric Industry Company, Limited Adaptive digital filter
EP0274850A2 (en) * 1987-01-07 1988-07-20 Oki Electric Industry Company, Limited Adaptive digital filters and echo cancelers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0253583A2 (en) * 1986-07-14 1988-01-20 Oki Electric Industry Company, Limited Adaptive digital filter
EP0274850A2 (en) * 1987-01-07 1988-07-20 Oki Electric Industry Company, Limited Adaptive digital filters and echo cancelers

Similar Documents

Publication Publication Date Title
TW318294B (en) Digital to analogue converter
EP0725480A1 (en) Adaptively controlled filter
Carini et al. A study about Chebyshev nonlinear filters
Huang et al. Dilation method for finding close roots of polynomials based on constrained learning neural networks
JP2812679B2 (ja) トランルスバーサルフイルタの形式のデジタル信号処理方法及び装置
JPS6076900A (ja) 拡声装置
KR950002302A (ko) 향상된 등화기를 가진 송신 시스템
JPS6210932A (ja) 複数の掛算累積デバイスを利用する適応等化器
JPS59141814A (ja) 自動等化器
Goh et al. Stochastic gradient-adaptive complex-valued nonlinear neural adaptive filters with a gradient-adaptive step size
JP2541044B2 (ja) 適応フィルタ装置
US5289398A (en) Small-sized low power consumption multiplication processing device with a rounding recording circuit for performing high speed iterative multiplication
Craighero A result on $ m $-flats in $ A_k^ n$
Eskritt et al. A 2-digit DBNS filter architecture
EP0422809B1 (en) Adaptive apparatus
JP3986457B2 (ja) 入力信号推定方法、及び装置、入力信号推定プログラムならびにその記録媒体
Liu et al. Adaptive improved natural gradient algorithm for blind source separation
JP2001516542A (ja) 分数遅延用デジタルフィルタ
Bank Warped IIR filter design with custom warping profiles and its application to room response modeling and equalization
JPS6161514A (ja) デイジタルフイルタ回路
CN108322410B (zh) 时域均衡器及其信号处理方法
JPH0732349B2 (ja) デコーダ装置
JP2541040B2 (ja) 適応フィルタ装置における係数更新方法
JPS59194537A (ja) 自動等化器
JP2611242B2 (ja) 振幅圧縮伸長回路