JPS59132673A - Metal oxide semiconductor transistor - Google Patents
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Abstract
Description
【発明の詳細な説明】
この発明は、ブレークダウンによる素子破壊を防止する
ための改良を施したＭＯＳトランジスタに関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a MOS transistor that has been improved to prevent element destruction due to breakdown.
近年、電力用ＭＯ８ｌ−ランジスタの出現によって、第
１図に示す如く、電力負荷２のスイッチング素子として
ＭＯＳ ｔ−ランジスタ１が利用されるようになり、例
えば車両においても、各種車載電力負荷のスイッチング
に適用することが提案されている。In recent years, with the advent of power MO8l-transistors, MOS t-transistors 1 have come to be used as switching elements for power loads 2, as shown in FIG. It is proposed to apply.
従来のＭＯＳ トランジスタには、例えば第２図に示す
ような構造のものがある。同図に示すＭＯＳトランジス
タは、いわゆる横型のＭＯＳトランジスタであり、Ｐ型
半導体基板４の一生面側に形成されたＮ÷型のソース拡
散領域５およびＮ中型のドレイン拡散領域６と、アルミ
ニウムによって形成されたソース電極７およびドレイン
電極８と、これらソース電極７とドレイン電極８の間に
絶縁層１０で覆われたゲート電極９とを具備してなるも
のである。Some conventional MOS transistors have a structure as shown in FIG. 2, for example. The MOS transistor shown in the figure is a so-called lateral MOS transistor, and includes an N÷-type source diffusion region 5 and an N-type drain diffusion region 6 formed on the whole surface side of a P-type semiconductor substrate 4, and is made of aluminum. A gate electrode 9 is provided between the source electrode 7 and the drain electrode 8 and covered with an insulating layer 10.
また、」二記ＭＯ８ｔ−ランジスタにおいては、ソース
電極７の下にＰ串型の基板コンタクト領域１１が形成さ
れており、ソース電極７はソースＳと基板４との共通電
極となっている。Furthermore, in the MO8t-transistor mentioned above, a P-shaped substrate contact region 11 is formed under the source electrode 7, and the source electrode 7 serves as a common electrode between the source S and the substrate 4.
ところで、上記のＪ：うなＭＯＳトランジスタにおいて
は、比較的高圧・大電流のスイッチングを行なう必要性
から、耐圧向上の工夫が種々なされており、第２図に示
すＭＯＳ ｌ−ランジスタにおいては、ドレイン拡散領
域６側面からゲート側へ延びるＮ−型ドリフト領域１２
を形成することによって耐圧向上を図っている。By the way, in the above-mentioned J: MOS transistor, various efforts have been made to improve the withstand voltage due to the need for switching at relatively high voltages and large currents. N-type drift region 12 extending from the side surface of region 6 toward the gate side
By forming this, we aim to improve the breakdown voltage.
しかしながら、従来のＭＯＳトランジスタにあっては、
例えば上記電力負荷２がモータやソレノイド等の誘導負
荷である場合には、負荷電流を遮断した際に高電圧のサ
ージが発生するため、このサージに耐えきれずに、素子
がブレークダウンを起こしてしまう虞れがある。However, in conventional MOS transistors,
For example, if the power load 2 is an inductive load such as a motor or a solenoid, a high voltage surge will occur when the load current is cut off, and the element may not be able to withstand this surge and cause breakdown. There is a risk of it being damaged.
このことは、ＭＯＳトランジスタ１のソースＳとドレイ
ン０間に構造上存在する寄生ツェナーダイオード３が、
上記サージに対する充分な耐性を有していないことに起
因している。This means that the parasitic Zener diode 3, which structurally exists between the source S and drain 0 of the MOS transistor 1,
This is due to the fact that it does not have sufficient resistance to the surge.
このことを第２図を用いて具体的に説明する。This will be specifically explained using FIG. 2.
今、ドレイン・ソース間に高圧のサージが印加されたと
すると、ドレイン拡散領域６と基板４との接合部に空乏
層１３が発生する。この空乏層１３に加わる電界は、曲
率半径の小さい箇所に集中する傾向がある。If a high voltage surge is now applied between the drain and source, a depletion layer 13 will be generated at the junction between the drain diffusion region 6 and the substrate 4. The electric field applied to this depletion layer 13 tends to concentrate at locations with a small radius of curvature.
このとき従来のＭＯＳトランジスタにあっては、ドレイ
ン拡散領域６の底部周縁に比較的小さな曲率半径を有す
る部分（以下エツジ部と称する）があるため、電界はこ
のエツジ部、特にゲートＧ側エツジ部１４に集中するこ
ととなる。At this time, in the conventional MOS transistor, since there is a part (hereinafter referred to as an edge part) having a relatively small radius of curvature at the bottom periphery of the drain diffusion region 6, the electric field is applied to this edge part, especially the gate G side edge part. The focus will be on 14.
従って、ブレークダウンが起こった場合には、上記エツ
ジ部１４の狭い領域にブレークダウン電流Ｂｌが集中し
て流れるために、熱集中が発生して素子が破壊されるこ
ととなる。殊に、このブレークダウン電流Ｂｌは基板４
の表面近傍を流れるためにゲートＧが熱破壊されること
が多い。Therefore, when breakdown occurs, the breakdown current B1 flows in a concentrated manner in a narrow region of the edge portion 14, causing heat concentration to occur and destroying the element. In particular, this breakdown current Bl is
The gate G is often thermally destroyed because it flows near the surface of the gate G.
この発明は上記の背景に基づいてなされたもので、その
目的とするところは、上記ブレークダウン電流による素
子破壊を防止し、サージに対Ｊる耐性を向上させたＭＯ
Ｓ Ｉ−ランジスタを提供することにある。This invention was made based on the above background, and its purpose is to prevent element destruction due to the breakdown current and improve surge resistance.
An object of the present invention is to provide an SI-transistor.
本発明は上記目的を達成するために、横型のＭＯＳトラ
ンジスタにおいて、半導体基板のソース領域とドレイン
領域が形成された第１主面側とは反対の主面側に、第１
導電型の高濃度領域と第２導電型の高濃度領域とを比較
的広い平面でＰＮ接合してなるダイオード領域を積層形
成したことを特徴とするものである。In order to achieve the above object, the present invention provides a lateral MOS transistor in which a first main surface of a semiconductor substrate is provided on a main surface side opposite to a first main surface side on which a source region and a drain region are formed.
The device is characterized in that a diode region is formed by stacking a conductivity type high concentration region and a second conductivity type high concentration region in a PN junction in a relatively wide plane.
以下本発明の実施例を第３図以下の図面を用いて詳細に
説明する。Embodiments of the present invention will be described in detail below with reference to FIG. 3 and the following drawings.
第３図は本発明に係るＭＯＳトランジスタの一実施例（
以下第１実施例と称す）の構造を示す図である。FIG. 3 shows an embodiment of a MOS transistor according to the present invention (
FIG. 2 is a diagram showing the structure of a first embodiment (hereinafter referred to as a first embodiment).
同図に示す如く、このＭＯＳトランジスタは、前記第２
図に示した従来例のものと同様に、Ｐ型半導体基板２１
の上面側に形成されたＮ生型のソース拡散領域２２とＮ
生型のドレイン拡散領域２３と、アルミニウムによって
形成されたソース電極２４およびドレイン電極２５と、
これらソース電極２４とドレイン電極２５との間に絶縁
膜２７で絶縁されたゲート電極２６および、上記トレイ
ン拡散領域２３の側面からゲート側へ延びるＮ−型ドリ
フト領域２８とを具備している。また、ソース電極２４
の下にはＰ串型の基板コンタクト領域２９が形成されて
おり、ソース電極２４はソースＳと基板２１との共通電
極となっている。As shown in the figure, this MOS transistor
Similar to the conventional example shown in the figure, a P-type semiconductor substrate 21
The N-type source diffusion region 22 and N
A green drain diffusion region 23, a source electrode 24 and a drain electrode 25 made of aluminum,
A gate electrode 26 insulated by an insulating film 27 is provided between the source electrode 24 and the drain electrode 25, and an N-type drift region 28 extending from the side surface of the train diffusion region 23 toward the gate. In addition, the source electrode 24
A P-shaped substrate contact region 29 is formed below, and the source electrode 24 serves as a common electrode between the source S and the substrate 21.
５−
そして、この実施例のＭＯＳトランジスタは、上記基板
２１の下面側に、該基板２１の下面に例えば、■ビタキ
シャル成長法やイオン注入法等により平面的に積層形成
されたＰ手甲層３０と、このＰ手甲層３０の下面に同様
の方法で平面的に積層形成されたＮ÷型層３１とからな
るツェナーダイオード領域ＺＤ１が設けられている。そ
して、上記Ｎ手甲層３１は、例えばリード線３２によっ
て上記ドレイン電極２５に接続されている。5-The MOS transistor of this embodiment has a P back layer 30 formed on the lower surface of the substrate 21 by, for example, bitaxial growth or ion implantation. A Zener diode region ZD1 is provided on the lower surface of the P back layer 30, which is made up of an N÷-type layer 31 which is laminated two-dimensionally in a similar manner. The N back layer 31 is connected to the drain electrode 25 by, for example, a lead wire 32.
このように構成されたＭＯＳトランジスタにおいて、ト
レイン・ソース間にサージ等の高電圧が印加されたとす
ると、第３図に示す如く、上記ドレイン領域２３と基板
２１とのＰＮ÷接合部と、上記Ｐ手甲層３０とＮ手甲層
３１とのＰ＋Ｎ＋接合部にそれぞれ空乏層３３．３４が
発生する。If a high voltage such as a surge is applied between the train and the source in the MOS transistor configured in this way, as shown in FIG. Depletion layers 33 and 34 are generated at the P+N+ junction between the back layer 30 and the N back layer 31, respectively.
そして、上記ドレイン領域２３のゲート側エツジ部３５
に電界が集中することとなるが、上記ツェナダイオード
ＺＤ１は、共に高ｍ痩の半導体層３０．３１をＰＮ接合
してなるものであるため、このＰ＋Ｎ十接合の耐圧は上
記エツジ部３５にお６一
けるＰＮ十接合の耐圧よりも小さく、従って、上記エツ
ジ部３５でブレークダウンが起こる前に、上記ツェナダ
イオードＺＤ１のＰＡＮ＋接合而３６面ブレークダウン
が起こることとなる。Then, the gate side edge portion 35 of the drain region 23
However, since the Zener diode ZD1 is formed by making a PN junction of semiconductor layers 30 and 31 with a high thickness, the withstand voltage of this P+N junction is higher than that of the edge part 35. Therefore, before breakdown occurs at the edge portion 35, breakdown occurs at the PAN+ junction of the Zener diode ZD1.
このとき、ブレークダウン電流ＢＩは、ツェナダイオー
ドＺＤＩのＰ＋Ｎ十接合而３面全体を一様に流れるため
、熱集中は起こらず、素子が熱破壊される虞れはない。At this time, the breakdown current BI uniformly flows through the entire three surfaces of the P+N junction of the Zener diode ZDI, so that no heat concentration occurs and there is no risk of thermal destruction of the element.
また、」−記ブレークダウン電流［３１は、上記基板２
１の上面側の素子形成面の表面近傍を流れることがない
ため、ゲート電極が破壊されることもない。In addition, the breakdown current [31 is the substrate 2
Since the liquid does not flow near the surface of the element forming surface on the upper surface side of 1, the gate electrode is not destroyed.
上記ツェナダイオードＺＤ１の耐圧は、Ｐ＋型層３０．
Ｎ÷型層３１の不純物濃度を調整することによって所望
の耐圧を１ｑることができる。The breakdown voltage of the Zener diode ZD1 is determined by the P+ type layer 30.
By adjusting the impurity concentration of the N÷ type layer 31, the desired breakdown voltage can be reduced to 1q.
更に、上記ツェナダイオード領域ＺＤ１は、基板２１の
下面側に形成されているため、上記ＭＯＳトランジスタ
素子をパッケージに実装した際に、ダイオード領域７Ｄ
１で発生した熱をパッケージに逃がすことができ、放熱
効率が良い。Furthermore, since the Zener diode region ZD1 is formed on the lower surface side of the substrate 21, when the MOS transistor element is mounted on a package, the diode region 7D
The heat generated in step 1 can be dissipated into the package, resulting in good heat dissipation efficiency.
次に第４図は、本発明の他の実施例（以下第２実施例と
称する）を示す図である。なお、同図中において、前記
第３図に示した第１実施例のものと同一構成部分には同
一符号を付してその説明は省略する。Next, FIG. 4 is a diagram showing another embodiment (hereinafter referred to as the second embodiment) of the present invention. In this figure, the same components as those of the first embodiment shown in FIG. 3 are given the same reference numerals, and the explanation thereof will be omitted.
第４図に示す如く、この実施例のＭＯＳ Ｉ−ランジス
タは、１〕型基板（以下この実施例中ではＰ型基体領域
と称する）２１の下面側に、Ｎ生型層４０とＰ＋型層４
１どを平面的に積層形成してなるツェナダイオード領域
ＺＤ２が形成されており、かつ、上記基体領［２１の上
面側でドレイン電極２５、ドレイン領域２３に導通して
いるとともに、その底部が上記Ｎ＋型Ｈ４０に接続する
ように拡散形成されたＮ中型領域４２が設けられている
。As shown in FIG. 4, the MOS I-transistor of this embodiment has an N-type layer 40 and a P+-type layer on the lower surface side of a 1]-type substrate (hereinafter referred to as a P-type substrate region in this embodiment) 21. 4
A Zener diode region ZD2 is formed by laminating two layers in a planar manner, and is electrically connected to the drain electrode 25 and the drain region 23 on the upper surface side of the base region [21, and the bottom thereof is connected to the drain electrode 25 and the drain region 23. An N medium region 42 formed by diffusion is provided so as to be connected to the N+ type H40.
このＮ手甲領１ａｌｉ４２によって、上記Ｎ生型層４０
はドレイン電極２５に導通されている。また上記Ｐ生型
層４１は接地されている。By this N gauntlet area 1ali42, the above N raw type layer 40
is electrically connected to the drain electrode 25. Further, the P green mold layer 41 is grounded.
そして、」−記ＭＯ８Ｉ−ランジスタを実際に製造する
には、上記Ｐ生型層４１を基板として、このＰ＋型層４
１の上面にエピタキシャル成長法等によってＮ生型層４
０を形成し、このＮ生型層４０の上面にＰ型基体領域２
１を同じくエピタキシャル成長法等によって形成した後
に、このＰ型基体領域２１上面側にソース領域２２．ド
レイン領域２３、Ｎ中型領域４２等を形成することによ
って第４図のＭＯＳトランジスタ構造を得ることができ
る。In order to actually manufacture the transistor MO8I-, the P+ type layer 4 is prepared using the P type layer 41 as a substrate.
An N-type layer 4 is formed on the top surface of 1 by epitaxial growth or the like.
0 is formed, and a P type base region 2 is formed on the upper surface of this N green mold layer 40.
1 by the same epitaxial growth method or the like, a source region 22 . By forming the drain region 23, the N medium size region 42, etc., the MOS transistor structure shown in FIG. 4 can be obtained.
上記の如く構成されたＭＯＳトランジスタにおいて、ド
レイン・ソース間にサージ等の高電圧が印加されたとす
ると、第４図に示す如く、ドレイン領域２３．Ｎ中型領
域４２およびＮ生型層４０とＰ型基体領域２１とのＰＮ
Ｎ接接合部、上記Ｎ＋型Ｈ４０とＰ＋型層４１とのＰ＋
Ｎ＋接合部に、それぞれ空乏層４３．４４が発生する。In the MOS transistor configured as described above, if a high voltage such as a surge is applied between the drain and source, the drain region 23. PN between the N medium region 42, the N green layer 40, and the P type base region 21
N-contact junction, P+ between the N+ type H40 and the P+ type layer 41
Depletion layers 43 and 44 are generated at the N+ junctions, respectively.
このとき、前記第１実施例のものと同様に、上記ＰＮ＋
接合部の耐圧よりもＰＡＮ÷接合部の耐圧の方が低いた
め、ツェナダイオード領域ＺＤ２のＰＡＮ＋接合面４５
でブレークダウンが起こることとなり、同様にして、ブ
レークダウン電流ＢＩはツェナダイオードＺＤ２のＰＡ
Ｎ＋接合而４５面体を一様に流れるため熱集中は起こら
ず素子−〇−
破壊を防止することができる。At this time, similarly to the first embodiment, the PN+
Since the breakdown voltage of the junction is lower than the breakdown voltage of the junction, PAN divided by the breakdown voltage of the junction, the PAN+junction surface 45 of the Zener diode region ZD2
Similarly, the breakdown current BI is caused by the PA of the Zener diode ZD2.
Since the N+ junction flows uniformly through the 45-hedron, heat concentration does not occur and destruction of the element can be prevented.
次に第５図は本発明の更に他の実施例（以下第３実施例
と称する）を示す図である。なお同図中前記第３図に示
した第１実施例と同一構成部分には同一符号を付して説
明は省略する。Next, FIG. 5 is a diagram showing still another embodiment (hereinafter referred to as the third embodiment) of the present invention. In this figure, the same components as those of the first embodiment shown in FIG.
第５図に示す如（、この実施例のＭＯＳ ｌ−ランジス
タは、Ｐ型基板２１の下面側に、該基板２１の下面にエ
ピタキシャル成長法等によって平面的に形成されたＮ生
型層５０と、このＮ生型層５０の下面の一部にイオン注
入法等によって形成されたＰ生型ウェル領Ｖｉ５１どか
らなるツェナダイオード領域ＺＤ３が積層形成されてい
る。As shown in FIG. 5, the MOS l-transistor of this embodiment includes an N-type layer 50 formed planarly by epitaxial growth or the like on the lower surface of a P-type substrate 21; A Zener diode region ZD3 consisting of a P-type well region Vi51 formed by ion implantation or the like is formed on a part of the lower surface of this N-type layer 50 in a stacked manner.
そして、上記Ｎ生型層５０は、例えばリード線によって
ドレイン電極２５に接続されており、また上記Ｐ＋型ウ
ェル領域５１は接地されている。The N type layer 50 is connected to the drain electrode 25 by, for example, a lead wire, and the P+ type well region 51 is grounded.
このように構成されたＭＯＳ）−ランジスタにおいて、
トレイン・ソース間にサージ等の高電圧が印加されたと
すると、第５図に示す如く、ドレイン領域２３とＰ型基
板２１とのＰＮＮ接接合部、Ｐ型基板２１とＮ＋型層５
０とのＰＮＮ接接合部１０−
よび、Ｎ手甲層５０とＰ十型ウェル領域５１とのＰ＋Ｎ
＋接合部にそれぞれ空乏層５２．５３．５４が発生する
。In the MOS)-transistor configured in this way,
If a high voltage such as a surge is applied between the train and the source, as shown in FIG.
0, and P+N between the N back layer 50 and the P 10-shaped well region 51.
Depletion layers 52, 53, and 54 are generated at the positive junction, respectively.
このとき、前記第１実施例のものと同様に、上記ＰＮＮ
接接合部耐圧よりも、ＰＡＮ÷接合部の耐圧の方が低い
ため、ツェナダイオード領域ＺＤ３のＰＡＮ＋接合而５
５面ブレークダウンが起こることとなり、同様にして、
ブレークダウン電流Ｂｒはツェナダイオード領域ＺＤ３
のＰＡＮ＋接合而５５面体を一様に流れるため熱集中は
起こらず素子破壊を防止できる。At this time, similarly to the first embodiment, the PNN
Since the breakdown voltage of the junction is lower than the breakdown voltage of the junction, PAN+junction of the Zener diode region ZD3 is lower than the breakdown voltage of the junction.
A five-sided breakdown will occur, and similarly,
Breakdown current Br is in Zener diode region ZD3
Since the heat flows uniformly through the 55-hedron of the PAN+ junction, heat concentration does not occur and element destruction can be prevented.
なお、以上の説明ではＮチャンネル型のＭＯＳトランジ
スタについて記述しであるが、Ｐチャンネル型のＭＯＳ
トランジスタにも本発明は適用できることは明らかであ
り、その場合にはＰとＮを逆にすれば良い。Note that although the above explanation describes an N-channel type MOS transistor, it also describes a P-channel type MOS transistor.
It is clear that the present invention can also be applied to transistors, and in that case, P and N may be reversed.
以上詳細に説明したようにこの発明のＭＯＳトランジス
タにあっては、ドレイン・ソース間にサージ等の高電圧
が印加された場合に、第１導電型基板の素子形成面とは
反対側の面に積層形成されたダイオード領域でブレーク
ダウンが起こるとともに、このときのブレークダウン電
流が比較的広い面積を一様に流れるため、熱集中が起こ
らず、また上記ブレークダウン電流が上記基板の素子形
成面の表面近傍を流れることがないためブレークダウン
による素子破壊を防止することができる。As explained in detail above, in the MOS transistor of the present invention, when a high voltage such as a surge is applied between the drain and the source, the surface of the first conductivity type substrate opposite to the element formation surface is Breakdown occurs in the laminated diode region, and the breakdown current at this time flows uniformly over a relatively wide area, so heat concentration does not occur, and the breakdown current flows across the element formation surface of the substrate. Since it does not flow near the surface, it is possible to prevent element destruction due to breakdown.
この結果、サージに対する耐性を向上させ、高圧のサー
ジが発生する電力誘導負荷のスイッチングにも適用可能
なＭＯＳトランジスタを提供することができる。As a result, it is possible to provide a MOS transistor that has improved resistance to surges and is applicable to switching power inductive loads where high voltage surges occur.
第１図はＭＯ８Ｉ−ランジスタを用いたスイッチング回
路図、第２図は従来のＭｏＳトランジスタの構造を示す
素子断面図、第３図は本発明に係るＭＯＳトランジスタ
の一実施例を示す素子断面図、第４図は本発明の他の実
施例を示す素子断面図、第５図は本発明の更に他の実施
例を示す素子断面図である。
２１・・・基板
２２・・・ソース領域
２３・・・・・・・・・・・・・・・・・・・・・ドレ
イン領域３０．４１・・・・・・・・・・・・Ｐ÷型層
３１．４０．５０・・・Ｎ手甲層
５１・・・・・・・・・・・・・・・・・・・・・Ｐ手
甲つェル領域ＺＤ１． ＺＤ２． ＺＤ３
・・・ツェナダイオード領域
特許出願人
日産自動申株式会社
１３−
第 ｌ 因
第２図FIG. 1 is a switching circuit diagram using an MO8I-transistor, FIG. 2 is an element cross-sectional view showing the structure of a conventional MoS transistor, and FIG. 3 is an element cross-sectional view showing an embodiment of a MOS transistor according to the present invention. FIG. 4 is a sectional view of an element showing another embodiment of the invention, and FIG. 5 is a sectional view of an element showing still another embodiment of the invention. 21...Substrate 22...Source region 23...Drain region 30.41...... P÷ type layer 31.40.50...N back of hand layer 51......P back of hand area ZD1. ZD2. ZD3 ... Zener diode area patent applicant Nissan Jidosha Co., Ltd. 13-1 Cause Figure 2
Claims (1)
は反対の導電型である第２導電型のソース領域およびド
レイン領域が形成された横型のＭＯＳトランジスタにお
いて： 前記基板の他の主面側に、第１導電型の高濃度領域と第
２Ｍｓ電型の高ｍ度領域とを比較的広い平面でＰＮ接合
してなるダイオード領域を積層形成したことを特徴とす
るＭＯＳ ｉ−ランジスタ。(1) In a lateral MOS transistor in which a source region and a drain region of a second conductivity type, which is a conductivity type opposite to that of the substrate, are formed on the whole surface side of a semiconductor substrate of a first conductivity type: In addition to the substrate: A MOS i- characterized in that a diode region formed by forming a PN junction of a high concentration region of the first conductivity type and a high m degree region of the second Ms conductivity type in a relatively wide plane is formed on the main surface side of the MOS i-. Ranjista.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP691483A JPS59132673A (en) | 1983-01-19 | 1983-01-19 | Metal oxide semiconductor transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP691483A JPS59132673A (en) | 1983-01-19 | 1983-01-19 | Metal oxide semiconductor transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132673A true JPS59132673A (en) | 1984-07-30 |
Family
ID=11651501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP691483A Pending JPS59132673A (en) | 1983-01-19 | 1983-01-19 | Metal oxide semiconductor transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132673A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2684240A1 (en) * | 1991-11-21 | 1993-05-28 | Sgs Thomson Microelectronics | ZENER MOS TRANSISTOR WITH INTEGRATED PROTECTION. |
| WO2007060362A1 (en) * | 2005-11-28 | 2007-05-31 | Renault S.A.S | Plasma generating device with overvoltage suppression on the transistor terminals of a high-voltage pseudoclass e generator |
| EP3651215A1 (en) * | 2018-11-12 | 2020-05-13 | STMicroelectronics (Crolles 2) SAS | Ionising radiation detector |
-
1983
- 1983-01-19 JP JP691483A patent/JPS59132673A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2684240A1 (en) * | 1991-11-21 | 1993-05-28 | Sgs Thomson Microelectronics | ZENER MOS TRANSISTOR WITH INTEGRATED PROTECTION. |
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| FR2893989A1 (en) * | 2005-11-28 | 2007-06-01 | Renault Sas | Plasma generating device for internal combustion engine, has periodic pulse voltage generator with switching transistor, and zener diode, connected between drain and source of transistor, limiting voltage difference between drain and source |
| EP3651215A1 (en) * | 2018-11-12 | 2020-05-13 | STMicroelectronics (Crolles 2) SAS | Ionising radiation detector |
| US11131782B2 (en) | 2018-11-12 | 2021-09-28 | Stmicroelectronics (Crolles 2) Sas | Ionizing radiation detector |
| US11789168B2 (en) | 2018-11-12 | 2023-10-17 | Stmicroelectronics (Crolles 2) Sas | Ionizing radiation detector |
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