JPS5912620A - Pulse amplifier circuit - Google Patents
Pulse amplifier circuitInfo
- Publication number
- JPS5912620A JPS5912620A JP12253282A JP12253282A JPS5912620A JP S5912620 A JPS5912620 A JP S5912620A JP 12253282 A JP12253282 A JP 12253282A JP 12253282 A JP12253282 A JP 12253282A JP S5912620 A JPS5912620 A JP S5912620A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- switching element
- output voltage
- bias supply
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
(a) 発明の分野
本発明はパルス増幅回路に係り、特にガス放電表示パネ
ルやエレクトロルミネッセンス表示ノザネル等の表示装
置すなわち容量性負葡を駆動するためK)Hいられる高
電圧パルス増1111+1回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) Field of the Invention The present invention relates to a pulse amplification circuit, and particularly to a pulse amplification circuit for driving a display device such as a gas discharge display panel or an electroluminescence display panel, that is, a capacitive amplifier. This relates to the high voltage pulse intensifier 1111+1 circuit.
(b) 従来技術と間頗点
第1図は前記のような表示装置を駆動するために用いら
れていたパルス増幅回路の1例構成を示す図である。図
においてQlおよびQ2はスイッチング素子となるトラ
ンジスタであり、それらトランジスタQs 、Q2は′
鑞源端子lおよび2間にダイオードDを介して直列接続
される。そしてトランジスタQ2の人力電極すなわちベ
ースは信号入力端子BKt&続され、またトランジスタ
Q1の人力電極つまりペースはトランジスタQ2の出力
′gt極であるコレクタに接続されるとともにバイアス
供給用抵抗素チル□を介して端子4に接続される。この
端子4には図示を省略したがバイアス電源が接続されて
電圧子va2が印加される。さらにトランジスタQ1の
エミッタは出力端子5に接続され、その出力端子5には
容量性負葡CLが接続される。(b) Prior art and key points FIG. 1 is a diagram showing an example of the configuration of a pulse amplification circuit used to drive the above-mentioned display device. In the figure, Ql and Q2 are transistors that serve as switching elements, and these transistors Qs and Q2 are '
It is connected in series between the solder source terminals 1 and 2 via a diode D. The human power electrode, or base, of the transistor Q2 is connected to the signal input terminal BKt&, and the human power electrode, or pace, of the transistor Q1 is connected to the collector, which is the output 'gt pole, of the transistor Q2, and is connected to the bias supply resistor element Chill □. Connected to terminal 4. Although not shown, a bias power supply is connected to this terminal 4, and a voltage element va2 is applied thereto. Further, the emitter of the transistor Q1 is connected to an output terminal 5, and a capacitive negative electrode CL is connected to the output terminal 5.
また端子lには電圧子Va1が印加されている。このよ
うな構成において、信号入力端子8に第2図Viで示し
た人力信号電圧が入力される。いま人力信号電圧Viが
タイミング1.においてOvから1Hルベルに切替ると
トランジスタQ2がオンになると同時にトランジスタQ
sがオフに切替り、第2図Voで示すように出力電圧■
0はOVとなる。なおダイオードDはこのようにトラン
ジスタQ1 がオフとなる際に、ダイオードDに生じる
順方向′電圧降下を利用してトランジスタQ1をより確
実にオフ状態とするために挿入したものである。Further, a voltage element Va1 is applied to the terminal l. In such a configuration, the human input signal voltage shown in FIG. 2 Vi is input to the signal input terminal 8. Now, the human power signal voltage Vi is at timing 1. When switching from Ov to 1H level at , transistor Q2 turns on and at the same time transistor Q
s is switched off, and the output voltage ■ as shown in Figure 2 Vo.
0 is OV. The diode D is inserted in order to more reliably turn off the transistor Q1 by utilizing the forward voltage drop that occurs across the diode D when the transistor Q1 is turned off.
次にタイミングt2において入力信号電圧Viが′Hル
ベルからOvに切替るとトランジスタQ2がオフになる
とともにトランジスタQ1がオンとなる。この際トラン
ジスタQ2には出力容量00が存在するので、トランジ
スタQlに対するバイアス電圧はバイアス供給用抵抗素
チルBと前記出力容量CGとの積で定まる時定数に応じ
て上昇することとなる。しかして、バイアス供給用抵抗
素子RBの値が大きいと、トランジスタQ1がオンにな
る際にトランジスタQlに充分なベース電流が供給でき
ず、出力電圧VOの立上がり波形がなまり、シャープな
波形が得られなくなる。一方、このような出力電圧波形
のなまりを防ぐためにバイアス供給用抵抗素チルBの値
を小さくすることも考えられるが、その場合にはl・ラ
ンジスタQ2がオン状態の時、その抵抗素子RBを通し
て流れる無効電流が増え、消費電力の増大を招くという
欠点がある。Next, at timing t2, when the input signal voltage Vi switches from the 'H level to Ov, the transistor Q2 is turned off and the transistor Q1 is turned on. At this time, since the transistor Q2 has an output capacitance of 00, the bias voltage for the transistor Ql increases according to a time constant determined by the product of the bias supply resistor element B and the output capacitance CG. However, if the value of the bias supply resistance element RB is large, sufficient base current cannot be supplied to the transistor Ql when the transistor Q1 is turned on, and the rising waveform of the output voltage VO becomes dull, resulting in a sharp waveform. It disappears. On the other hand, in order to prevent such rounding of the output voltage waveform, it is possible to reduce the value of the bias supply resistor element B, but in that case, when the transistor Q2 is in the on state, the This has the disadvantage that the reactive current that flows increases, leading to an increase in power consumption.
(C) 発明の目的
本発明は前述の点に鑑みなされたもので、消費電力の増
大を招くことなく出力゛重圧波形の立」二がりI、ぶ答
特性を改善した構成のパルス増幅回路を提供することを
目的とするものである。(C) Purpose of the Invention The present invention has been made in view of the above-mentioned points, and provides a pulse amplification circuit having a configuration that improves the response characteristics of the output and response characteristics without increasing power consumption. The purpose is to provide
(d) 発明の構成
本発明によるパルス増幅回路は、2つの1在源端子間に
1対のスイッチング素子を直列接続し、かつ一方のスイ
ッチング素子の入力IMiを信号入力端子に接続し、さ
らに他方のスイッチング素子の入力電極を前記一方のス
イッチング素子の出力電極に接続するとともにバイアス
供給用抵抗素子を介してバイアス電源に接続してなる構
成において、前記バイアス供給用抵抗素子と並列に別の
スイッチング素子を設け、該スイッチング素子を、上記
他方のスイッチング素子をオンするための人力信号の変
化時点で、オン状態に制御するようにしたことを特徴と
するものである。(d) Configuration of the Invention The pulse amplification circuit according to the present invention has a pair of switching elements connected in series between two single source terminals, and the input IMi of one switching element is connected to a signal input terminal, and the input IMi of one switching element is connected to a signal input terminal. In a configuration in which an input electrode of a switching element is connected to an output electrode of the one switching element and also connected to a bias power supply via a bias supply resistance element, another switching element is connected in parallel with the bias supply resistance element. The present invention is characterized in that the switching element is controlled to be in the on state at the time of change of the human power signal for turning on the other switching element.
(e) 発明の実施例 以下本発明の実施例につき図面を参照して説明する。(e) Examples of the invention Embodiments of the present invention will be described below with reference to the drawings.
第8図は本発明によるパルス増幅回路の1例構成を示す
図であって、第1図と同等部分には同一符号を付した。FIG. 8 is a diagram showing an example of the configuration of a pulse amplifying circuit according to the present invention, and the same parts as in FIG. 1 are given the same reference numerals.
第1図および第8図から明らかなように本発明によるパ
ルス増幅回路の従来のものと異なるのはバイアス供給用
抗抵素子RBと並列に別のスイッチング素子となるトラ
ンジスタQsを接続し、そのトランジスタQsのベース
を抵抗R5とコンデンサOsを介して信号入力端子8に
接続したところにある。このような構成において、信号
入力端子8に第4図Viで示した人力信号電圧が人力さ
れる。いま入力信号′電圧Viがタイミングt1におい
てOVから′Hルベルに切替るとトランジスタQ2がオ
ンになると同時にトランジスタQrがオフに切替って第
4図Voで示すように出力電圧VOはOvとなる。この
際、トランジスタQsのベースには、タイミングt1
においてコンデンサC3および抵抗R8を通して、これ
ら抵抗几SとコンデンサC8の檀で定まる時定数に対応
したバイアス電圧が印加されるが、このバイアス電圧は
トランジスタQsに対して逆方向バイアスとして作用す
るのでトランジスタQ2けオフ状態に維持されている。As is clear from FIGS. 1 and 8, the difference between the pulse amplifying circuit according to the present invention and the conventional one is that a transistor Qs, which is another switching element, is connected in parallel with the bias supply resistance element RB. The base of Qs is connected to the signal input terminal 8 via a resistor R5 and a capacitor Os. In such a configuration, the human input signal voltage shown in FIG. 4 Vi is input to the signal input terminal 8. Now, when the input signal 'voltage Vi switches from OV to 'H level at timing t1, the transistor Q2 turns on and at the same time the transistor Qr turns off, so that the output voltage VO becomes Ov as shown in FIG. 4 Vo. At this time, the base of the transistor Qs has a timing t1.
A bias voltage corresponding to the time constant determined by the resistor S and the capacitor C8 is applied through the capacitor C3 and the resistor R8, but since this bias voltage acts as a reverse bias on the transistor Qs, the transistor Q2 is maintained in the off state.
次にタイミングt2において入力信号電圧Viが′″H
HルベルカOVに切替るとトランジスタQ2がオフとな
ると同時にトランジスタQ1がオンとなる。この際、ト
ランジスタQsのベースにはa、、−aS積で定まる時
定数に応じた1111(方向バイアス電圧が印〃aされ
、トランジスタQsは一時的にオン状態となる。従って
トランジスタQ1のベースにはバイアス供給用抵抗素子
RBとトランジスタQsとを通してベース電流が供給さ
れる。すなわちトランジスタQ!をオフ状態からオン状
態に切替えるための人力M号の変化時点において、トラ
ンジスタQ3カオ>状kMになる。その結果トランジス
タQlが急激にオン状態に切替ることとなり、出力電圧
VOはタイミングt2において急激に立上がる。そして
その出力電圧VOが+val に達して力・らトランジ
スタQ。Next, at timing t2, the input signal voltage Vi becomes ``H''.
When switching to H Rubelka OV, transistor Q2 turns off and at the same time transistor Q1 turns on. At this time, a bias voltage of 1111 (direction a) corresponding to the time constant determined by the product a, , -aS is applied to the base of the transistor Qs, and the transistor Qs is temporarily turned on. Therefore, the base of the transistor Q1 A base current is supplied through the bias supply resistance element RB and the transistor Qs.That is, at the time when the human power M for switching the transistor Q! from the off state to the on state changes, the transistor Q3 becomes kM. As a result, the transistor Ql suddenly switches to the on state, and the output voltage VO suddenly rises at timing t2.Then, when the output voltage VO reaches +val, the transistor Q is turned on.
がオフとなり、その後はバイアス供給用抵抗素子BEを
通してトランジスタQsのベースにベース電流が供給さ
れて出力電圧VOは+■a1に維持される。なお前記ト
ランジスタQsは、トランジスタQlがオフ状態の場合
ならびにトランジスタQ2がオン状態の場合にはオフ状
態となっている。かくして、バイアス供給用抵抗素子R
Bの値を小さくしなくても出力℃圧VOの立上り応答特
性を急峻にすることができ、その結果、回路内における
消″%[力の増加を招くことなく、出力電圧波形前縁部
のなまりをpJ比することが6INF5となるのである
0
次に第5図は本発明によるパルス増幅回路の他の実施例
の構成を示す図であり、電圧VCCが印加された端子2
と電圧−Valが印加された端子1との間にトランジス
タQ1およびQ2がダイオードDのベースはトランジス
タQ1のフレフタに接続されるとともにバイアス供給用
抵抗素チルBを介してバイアス電圧−VB2が印加され
た端子4に接続される。また前記バイアス供給用抵抗素
子RBと並列にトランジスタQsが接続され、そのトラ
ンジスタQsのベースは抵抗■もSとコンデンサO5を
介して信号入力端子8に接続される。さらに信−リ入力
端子8にはトランジスタQtのベースが接続される。ま
たトランジスタQ2のエミッタは出力端子5に接続され
、その出力端子5には容量性負荷OLが接続される。こ
のような構成において、信号入力端子3に第6図v1で
示した人力信号%j圧が人力される。いま人力信号電圧
Viがタイミングt1においてゞH’レベルから0■に
切替るとトランジスタQ+がオンに切替ると同時にトラ
ンジスタQ2はオフとなり、第6図Voで示したように
出力電圧VOは+VCCに切替る。次にタイミングt2
において人力信号電圧ViがOvからt■■Iレベルに
切替るとトランジスタQlがオフに切替ると同時にトラ
ンジスタQ2がオンとなり、第6図VOで示すように出
力電圧VOは+VCCから−Va1に切替る。この際、
トランジスタQ5のベースにはタイミングt2において
コンデンサC亀およびIL8を通して、一時的にベース
電流が供給されてオン状態となり、バイアス供給用抵4
5℃I子gBは短絡された形となって、トランジスタQ
2にはベース電流が急激に供給されることとなる。この
際、トランジスタQsはトランジスタQ2がメンとなっ
て出力電圧VOが−Valに達してカ・らオフとなり、
その後はバイアス供給用抵抗素子ILpを通してトラン
ジスタQ2にベース電流が供給されて出力電圧Voは−
valを維持する。つまりトランジスタQ2をオンする
ための人力信号の変化時点(タイミングtz)でトラン
ジスタQsがオン状態となる。その結果、バイアス供給
用抵抗素チルBの値を小さくしなくても、出力電圧VO
のタイミングt2における応答特性が急峻になり、回路
内における消費電力の増大を招くことなく出力電圧波形
前縁部のなまりを防止することが可能となるのである。is turned off, and thereafter, a base current is supplied to the base of the transistor Qs through the bias supply resistance element BE, and the output voltage VO is maintained at +■a1. Note that the transistor Qs is in an off state when the transistor Ql is in an off state and when the transistor Q2 is in an on state. Thus, the bias supply resistance element R
The rise response characteristic of the output °C pressure VO can be made steeper without reducing the value of B, and as a result, the front edge of the output voltage waveform can be reduced without increasing the The pJ ratio of the accent is 6INF5.0 Next, FIG. 5 is a diagram showing the configuration of another embodiment of the pulse amplification circuit according to the present invention.
Transistors Q1 and Q2 are connected between the terminal 1 and the terminal 1 to which the voltage -Val is applied, and the base of the diode D is connected to the flipter of the transistor Q1, and the bias voltage -VB2 is applied through the bias supply resistor element B. is connected to terminal 4. Further, a transistor Qs is connected in parallel with the bias supply resistive element RB, and the base of the transistor Qs is connected to the signal input terminal 8 via the resistor (2) and the capacitor O5. Furthermore, the base of a transistor Qt is connected to the relay input terminal 8. Further, the emitter of the transistor Q2 is connected to the output terminal 5, and the capacitive load OL is connected to the output terminal 5. In such a configuration, a human power signal %j pressure shown in FIG. 6 v1 is input to the signal input terminal 3. Now, when the human power signal voltage Vi switches from もH' level to 0■ at timing t1, transistor Q+ turns on and at the same time transistor Q2 turns off, and the output voltage VO becomes +VCC as shown in Fig. 6 Vo. Switch. Next, timing t2
When the human input signal voltage Vi switches from Ov to the t■■I level, the transistor Ql turns off and at the same time the transistor Q2 turns on, and the output voltage VO switches from +VCC to -Va1 as shown in VO in Figure 6. Ru. On this occasion,
A base current is temporarily supplied to the base of the transistor Q5 through the capacitor C and IL8 at timing t2 to turn it on, and the bias supply resistor 4 is turned on.
5°C IgB becomes short-circuited and transistor Q
2 will be suddenly supplied with base current. At this time, the transistor Qs is turned off when the output voltage VO reaches -Val due to the transistor Q2 being the main element.
After that, the base current is supplied to the transistor Q2 through the bias supply resistor ILp, and the output voltage Vo becomes -
Maintain val. In other words, the transistor Qs is turned on at the time of change (timing tz) of the human input signal for turning on the transistor Q2. As a result, even if the value of the bias supply resistor element B is not reduced, the output voltage VO
The response characteristic at timing t2 becomes steep, making it possible to prevent the leading edge of the output voltage waveform from becoming rounded without increasing power consumption in the circuit.
なお前述の実施例ではスイッチング素子Q+、Qzおよ
びQst−”1個のバイポーラトランジスタで構成した
場合について説明したが、1個に限らず複数個の組合せ
でスイッチング素子を構成することもできるし、またバ
イポーラトランジスタ以外に例えば電界効果トランジス
タやサイリスタ等のその他のスイッチング素子を用いる
ことも勿論可能である。さらにまた、本発明は電源端子
1とバイアス電源用端子4とを別々に設けることに限定
されるものではなく、前記端子をいずれか一方の端子に
共通接続して共通の電源を用いることも勿論可能である
。In the above embodiment, the switching elements Q+, Qz, and Qst-" were constructed with one bipolar transistor, but the switching element can be constructed not only with one bipolar transistor but also with a combination of multiple transistors. It is of course possible to use other switching elements other than bipolar transistors, such as field effect transistors and thyristors.Furthermore, the present invention is limited to providing the power supply terminal 1 and the bias power supply terminal 4 separately. Of course, it is also possible to commonly connect the terminals to one of the terminals and use a common power source.
(f) 発明の効果
以上の説明力〉ら明らかなように、本発明によれば回路
内の消9m力の増大を招くことなくシャープな出力パル
ス車圧波形が得られるので、多数の(f) Explanatory power that exceeds the effects of the invention> As is clear from the above, according to the present invention, a sharp output pulse vehicle pressure waveform can be obtained without causing an increase in the dissipating force in the circuit.
第1図は従来のパルス増幅回路の構成を示す図、第2図
は第1図における入力電圧波形と出力電圧波形を示す図
、第3vは本発明によるパルス増幅回路の1例構成を示
す図、第4図は第8図におけ力
る入力端子波形と出来電圧波形を示す図、第5図は本発
明によるパルス増幅回路のその他の実施例の1′#戒を
示す図、第6図は第5図における入力端子波形と出力電
圧波形を示す図である。
図において、lおよび2は電111!端子、3は信号入
力端子、4はバイアス゛心象用端子、5は出力端子、Q
+lQ2およびQ3はスイッチング素子、几Bはバイア
ス供給用抵抗素子をそれぞれ示す。
第1図
第3図
第2図
第41η
; 1
t+ t2
第5図
第6図
j+ t2Fig. 1 is a diagram showing the configuration of a conventional pulse amplification circuit, Fig. 2 is a diagram showing the input voltage waveform and output voltage waveform in Fig. 1, and Fig. 3v is a diagram showing an example configuration of the pulse amplification circuit according to the present invention. , FIG. 4 is a diagram showing the input terminal waveform and output voltage waveform in FIG. 5 is a diagram showing the input terminal waveform and output voltage waveform in FIG. 5. FIG. In the figure, l and 2 are electric 111! Terminals, 3 is a signal input terminal, 4 is a bias (mental image) terminal, 5 is an output terminal, Q
+1Q2 and Q3 are switching elements, and B is a bias supply resistance element, respectively. Figure 1 Figure 3 Figure 2 Figure 41η; 1 t+ t2 Figure 5 Figure 6 j+ t2
Claims (1)
し、力)つ一方のスイッチング素子の入力電極を信号入
力端子に接続し、さらに他方のスイッチング素子の入力
電極を前記一方のスイツチンる構成において、前記バイ
アス供給用抵抗素子と並列に別のスイッチング素子を設
け、該スイッチング素子を、上記他方のスイッチング素
子をオンするための人力信号の変化時点でオン状態に制
御するようにしたことを特徴とするパルス増幅回路。A configuration in which a pair of switching elements are connected in series between two power supply terminals, an input electrode of one switching element is connected to a signal input terminal, and an input electrode of the other switching element is switched to the one of the switching elements. , characterized in that another switching element is provided in parallel with the bias supply resistor element, and the switching element is controlled to be in an on state at the time of change of a human power signal for turning on the other switching element. pulse amplification circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12253282A JPS5912620A (en) | 1982-07-13 | 1982-07-13 | Pulse amplifier circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12253282A JPS5912620A (en) | 1982-07-13 | 1982-07-13 | Pulse amplifier circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5912620A true JPS5912620A (en) | 1984-01-23 |
Family
ID=14838182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12253282A Pending JPS5912620A (en) | 1982-07-13 | 1982-07-13 | Pulse amplifier circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5912620A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61141677A (en) * | 1984-12-12 | 1986-06-28 | 新日本製鐵株式会社 | Mud for sealing blast furnace taphole |
JPS62157419A (en) * | 1985-12-28 | 1987-07-13 | Fujitsu Ltd | Level converting circuit |
JPS6351124A (en) * | 1986-08-18 | 1988-03-04 | フランク ドミニツク セリサノ | Method and device for manufacturing plastic film |
JPS6484917A (en) * | 1988-08-08 | 1989-03-30 | Hitachi Ltd | Semiconductor integrated circuit |
JPH0267591A (en) * | 1988-09-02 | 1990-03-07 | Hitachi Ltd | Drive circuit and thin-film el display device |
US5138187A (en) * | 1988-08-03 | 1992-08-11 | Fujitsu Limited | Amplitude variable pulse generating circuit |
-
1982
- 1982-07-13 JP JP12253282A patent/JPS5912620A/en active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61141677A (en) * | 1984-12-12 | 1986-06-28 | 新日本製鐵株式会社 | Mud for sealing blast furnace taphole |
JPS62157419A (en) * | 1985-12-28 | 1987-07-13 | Fujitsu Ltd | Level converting circuit |
JPS6351124A (en) * | 1986-08-18 | 1988-03-04 | フランク ドミニツク セリサノ | Method and device for manufacturing plastic film |
US5138187A (en) * | 1988-08-03 | 1992-08-11 | Fujitsu Limited | Amplitude variable pulse generating circuit |
JPS6484917A (en) * | 1988-08-08 | 1989-03-30 | Hitachi Ltd | Semiconductor integrated circuit |
JPH0638578B2 (en) * | 1988-08-08 | 1994-05-18 | 株式会社日立製作所 | Semiconductor integrated circuit device |
JPH0267591A (en) * | 1988-09-02 | 1990-03-07 | Hitachi Ltd | Drive circuit and thin-film el display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4471245A (en) | FET Gating circuit with fast turn-on capacitor | |
JPH026085B2 (en) | ||
JPS5912620A (en) | Pulse amplifier circuit | |
JPS5989573A (en) | Electronic switch unit | |
JPH084153B2 (en) | Light emitting diode drive circuit | |
JPS60208119A (en) | Semiconductor switch | |
US3115610A (en) | Transistor relaxation oscillator fence charger | |
GB1423311A (en) | Electronic proximity switching unit | |
KR102276809B1 (en) | Liquid crystal display panel and its signal control circuit | |
JPS6474598A (en) | Thin film el display device | |
NL8301711A (en) | COMPLEMENTARY IGFET SWITCH. | |
CN217957056U (en) | Power type key trigger circuit | |
JPS5915327A (en) | Pulse amplifying circuit | |
JPH0479762A (en) | Stabilizing circuit for dc power | |
JPH0444444B2 (en) | ||
JP2731284B2 (en) | Drive circuit for voltage-driven elements | |
JPH0385014A (en) | Pwm/dc voltage conversion circuit | |
JPH023324B2 (en) | ||
JPS6216054B2 (en) | ||
JPH0936719A (en) | High speed switching circuit | |
JPS5731724A (en) | Flame detecting circuit operated by low voltage such as several volts | |
JP2000183666A (en) | Drive circuit | |
JPS58153407A (en) | Amplifier | |
JPS61111003A (en) | Voltage controlled oscillator | |
JPS63156374A (en) | Light-emitting-element driving circuit |