JPS59125138A - 同期システム - Google Patents
同期システムInfo
- Publication number
- JPS59125138A JPS59125138A JP58232894A JP23289483A JPS59125138A JP S59125138 A JPS59125138 A JP S59125138A JP 58232894 A JP58232894 A JP 58232894A JP 23289483 A JP23289483 A JP 23289483A JP S59125138 A JPS59125138 A JP S59125138A
- Authority
- JP
- Japan
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- output
- input
- signal
- bus
- gate
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- Granted
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
- H04J3/0629—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
-
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- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/422—Synchronisation for ring networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔本発明の技術的分野〕
本発明は等しい持続期間の反復するフレームによって時
分割マルチプレックス方式で動作する閉ループ・リンク
によって複数のユニットが直列に接続さ扛ているマルチ
プレックス通信システムに関連する。本発明は更に詳細
に説明すｎば時分割チャンネルが閉ループ・リンクを循
環するのに要する時間が一定であり且つ前記リンクによ
って相互接続さ′ｎた前記ユニットにタイミング信号を
供給する同期システムに関連する。本発明は特に、同時
係属出願中の欧州特許出願第８２−４３００４２０号に
記述さ扛たネットワークのような、音声信号およびデー
タ信号を交換しうる閉ループ交換ネットワークを同期す
るのに適合する。
分割マルチプレックス方式で動作する閉ループ・リンク
によって複数のユニットが直列に接続さ扛ているマルチ
プレックス通信システムに関連する。本発明は更に詳細
に説明すｎば時分割チャンネルが閉ループ・リンクを循
環するのに要する時間が一定であり且つ前記リンクによ
って相互接続さ′ｎた前記ユニットにタイミング信号を
供給する同期システムに関連する。本発明は特に、同時
係属出願中の欧州特許出願第８２−４３００４２０号に
記述さ扛たネットワークのような、音声信号およびデー
タ信号を交換しうる閉ループ交換ネットワークを同期す
るのに適合する。
〔先行技術の説明〕
時分割マルチプレックス方式で動作し且つ音声信号を交
換しうる閉ループ・リンクによって複数の交換モジュー
ルが直列に接続さ扛ている交換ネットワークにおいて、
前記リンク上を進行する信号の伝送時間の調整は下記に
示すように非常に重要である。このようなネットワーク
では、使用可能な時間は等しい持続期間の反復するフレ
ームに分割さｎ、複数の時分割チャンネルを占有し且つ
前記フレームの１つの持続期間に等しい持続期間を有す
るマルチプレックス・メツセージは閉ループ・リンク上
を連続して循環する。送信、ステー７ヨンと受信ステー
・／ヨンを接続するには、時分割チャンネルが受信ステ
ーションに割当てらｎ、送信ステーションはそｎに前記
チャンネルを介して各々のフレームの発生時に音声信号
のサンプルを転送する。音声信号のサンプルは一定の速
度、通常は８ＫＨｚで送信ステーションによって生成さ
汎るから、受信ステーションに割当てらｎた時分割チジ
・ンネルが同じ速度で送信ステーションにとって使用し
うるものであることが不可欠である。従って、閉ループ
・リンク上のマルチプレックス・メツセージの伝送時間
が一定であり且つフレームの持続期間に等しくなるよう
にする同期システムを設ける必要がある。また明らかに
、交換ネットワークの種々のモジュールに適切なタイミ
ング信号が与えらｔ、そｎらが入力時分割チャンネルを
捕捉しうろことが必要である。
換しうる閉ループ・リンクによって複数の交換モジュー
ルが直列に接続さ扛ている交換ネットワークにおいて、
前記リンク上を進行する信号の伝送時間の調整は下記に
示すように非常に重要である。このようなネットワーク
では、使用可能な時間は等しい持続期間の反復するフレ
ームに分割さｎ、複数の時分割チャンネルを占有し且つ
前記フレームの１つの持続期間に等しい持続期間を有す
るマルチプレックス・メツセージは閉ループ・リンク上
を連続して循環する。送信、ステー７ヨンと受信ステー
・／ヨンを接続するには、時分割チャンネルが受信ステ
ーションに割当てらｎ、送信ステーションはそｎに前記
チャンネルを介して各々のフレームの発生時に音声信号
のサンプルを転送する。音声信号のサンプルは一定の速
度、通常は８ＫＨｚで送信ステーションによって生成さ
汎るから、受信ステーションに割当てらｎた時分割チジ
・ンネルが同じ速度で送信ステーションにとって使用し
うるものであることが不可欠である。従って、閉ループ
・リンク上のマルチプレックス・メツセージの伝送時間
が一定であり且つフレームの持続期間に等しくなるよう
にする同期システムを設ける必要がある。また明らかに
、交換ネットワークの種々のモジュールに適切なタイミ
ング信号が与えらｔ、そｎらが入力時分割チャンネルを
捕捉しうろことが必要である。
米国特許第３６８１７５９号は時分割チャンネルが異な
る速度でデータを伝送するマルチプレックス通信システ
ムのループ同期装置を開示している。この装置は主とし
て高速バッファ、中速バッファおよび低速バッファから
成り、こ扛らのバッファに入力時分割チャンネルの内容
が入力タイミング信号の制御の下に選択的に書込ま扛、
その書込まｎた内容はこれらのバッファから出力タイミ
ング信号の制御の下に読出さ扛る。このような装置は極
めて複雑であってループ上の音声信号を同期するのには
適しない。
る速度でデータを伝送するマルチプレックス通信システ
ムのループ同期装置を開示している。この装置は主とし
て高速バッファ、中速バッファおよび低速バッファから
成り、こ扛らのバッファに入力時分割チャンネルの内容
が入力タイミング信号の制御の下に選択的に書込ま扛、
その書込まｎた内容はこれらのバッファから出力タイミ
ング信号の制御の下に読出さ扛る。このような装置は極
めて複雑であってループ上の音声信号を同期するのには
適しない。
米国特許第４０７１７０６号は前記の同期装置よりもず
っと簡単で、しかも時分割マルチプレックス方式で動作
するループ・リンクというよりも、データ・バーストが
進行するループによって用いらｎるように設計されてい
るループ同期装置を開示している。この装置は主として
、同じタイミング信号の制御の下に、入力データ・バー
ストが書込捷ｒ、その書込壕れたデータ・バーストが読
出さ扛るバッファから成る。この装置によって再・送さ
扛たデータ・バーストの長さを調整することによって同
期が得らｎる。このような装置は音声信号を交換しうる
時分割交換ネットワーク〒は使用できない。
っと簡単で、しかも時分割マルチプレックス方式で動作
するループ・リンクというよりも、データ・バーストが
進行するループによって用いらｎるように設計されてい
るループ同期装置を開示している。この装置は主として
、同じタイミング信号の制御の下に、入力データ・バー
ストが書込捷ｒ、その書込壕れたデータ・バーストが読
出さ扛るバッファから成る。この装置によって再・送さ
扛たデータ・バーストの長さを調整することによって同
期が得らｎる。このような装置は音声信号を交換しうる
時分割交換ネットワーク〒は使用できない。
本発明によって、比較的簡単な同期システムが与えらｎ
、閉ループ・リンクを通る時分割チャンネルの伝送時間
はその内容を変えることなく一定である。
、閉ループ・リンクを通る時分割チャンネルの伝送時間
はその内容を変えることなく一定である。
また、本発明によって、信頼性のある同期システムが与
えられ、閉ループ・リンクによって相互接続さｆ′した
種々のユニットにタイミング信号を与えるとともに、同
期の欠如が速かに検出さｎる。
えられ、閉ループ・リンクによって相互接続さｆ′した
種々のユニットにタイミング信号を与えるとともに、同
期の欠如が速かに検出さｎる。
一般に、本発明によって、等しい持続期間の反復フレー
ム−その各々が複数の等しい時間間隔（その間に閉ルー
プ・リンクは複数の時分割チャンネルを伝送する）に分
割されるーによって、時分割マルチプレックス方式で動
作する単方向性閉ループ・リンクによって複数のユニッ
トが直列に接続さ扛ている通信システムの同期システム
が与えられ、前記システムは閉ループ・リンクに挿入さ
ｎたループ制御装置および下記（ａ）〜（ｇ）の装置を
含むものである。
ム−その各々が複数の等しい時間間隔（その間に閉ルー
プ・リンクは複数の時分割チャンネルを伝送する）に分
割されるーによって、時分割マルチプレックス方式で動
作する単方向性閉ループ・リンクによって複数のユニッ
トが直列に接続さ扛ている通信システムの同期システム
が与えられ、前記システムは閉ループ・リンクに挿入さ
ｎたループ制御装置および下記（ａ）〜（ｇ）の装置を
含むものである。
（ａ） ランダム・アクセス・メモリ、（ｂ） ル
ープ制御装置の上流の閉ループ・リンクの内容を前記メ
モリのデータ入力に与える入力装置、（ｃ） 前記メ
モリからの出力データをループ制御装置の下流の閉ルー
プ・リンクに送る出力装置、（ｄ） 入力タイミング
信号の制御の下に入力アドレスｆｆ：順次生成するとと
もに前記入力装置からの出力を記憶すべき記憶場所を指
定する入力アドレスを各々の前記時間間隔中に与える第
１のカウンタ装置、 （ｅ） 出力タイミング信号の制御の下に出力アドレ
スを順次生成するとともに内容が読出さｎることになっ
ている記憶場所を指定する出力アドレスを各々の前記時
間間隔中に与える第２のカウンタ装置、 （ｆ）各々の時間間隔内の一定の読出し期間中に前記メ
モリで実行さｎる読出動作を制御する装置、（ｇ）
出力タイミング信号に対する入力タイミング信号の遅延
に応じて２つの一定の書込期簡のどちらか１つの間に前
記メモリで実行される書込動作を選択的に制御する装置 また、本発明における同期システムは：（ａ） マス
タ・タイミング装置によって閉成さｎ ｆｃ閉ループ・
タイミング・リンク−前記出力タイミング信号をそ扛に
供給し且つ前記入力タイミング信号をそ牡から受取るー
および （ｂ） 閉ループ・タイミング・リンクに挿入さ扛、
前記リンクを循環するタイミング信号を再生する複数の
スレーブ・タイミング装置−前記スレーブ・タイミング
装置の各々は、その周波数が前記再生さ扛た信号よりも
高く且つ少なくとも１つのユニットのグループに加えら
ｒるタイミング信号を前記再生さｎた信号から取り出す
−を含むことがある。
ープ制御装置の上流の閉ループ・リンクの内容を前記メ
モリのデータ入力に与える入力装置、（ｃ） 前記メ
モリからの出力データをループ制御装置の下流の閉ルー
プ・リンクに送る出力装置、（ｄ） 入力タイミング
信号の制御の下に入力アドレスｆｆ：順次生成するとと
もに前記入力装置からの出力を記憶すべき記憶場所を指
定する入力アドレスを各々の前記時間間隔中に与える第
１のカウンタ装置、 （ｅ） 出力タイミング信号の制御の下に出力アドレ
スを順次生成するとともに内容が読出さｎることになっ
ている記憶場所を指定する出力アドレスを各々の前記時
間間隔中に与える第２のカウンタ装置、 （ｆ）各々の時間間隔内の一定の読出し期間中に前記メ
モリで実行さｎる読出動作を制御する装置、（ｇ）
出力タイミング信号に対する入力タイミング信号の遅延
に応じて２つの一定の書込期簡のどちらか１つの間に前
記メモリで実行される書込動作を選択的に制御する装置 また、本発明における同期システムは：（ａ） マス
タ・タイミング装置によって閉成さｎ ｆｃ閉ループ・
タイミング・リンク−前記出力タイミング信号をそ扛に
供給し且つ前記入力タイミング信号をそ牡から受取るー
および （ｂ） 閉ループ・タイミング・リンクに挿入さ扛、
前記リンクを循環するタイミング信号を再生する複数の
スレーブ・タイミング装置−前記スレーブ・タイミング
装置の各々は、その周波数が前記再生さ扛た信号よりも
高く且つ少なくとも１つのユニットのグループに加えら
ｒるタイミング信号を前記再生さｎた信号から取り出す
−を含むことがある。
また、本発明において、マスクおよびスレーブ・タイミ
ング装置の各々はタイミング・リンク上を進行してタイ
ミング装置の入力に与えら′ｎたタイミング信号の欠陥
に応答し、再生タイミング信号を終了するタイミング信
号検査装置を含むことがある。
ング装置の各々はタイミング・リンク上を進行してタイ
ミング装置の入力に与えら′ｎたタイミング信号の欠陥
に応答し、再生タイミング信号を終了するタイミング信
号検査装置を含むことがある。
第１図には、本発明の同期システムを組込んだ交換ネッ
トワークの全体的構成が示さ扛、そ牡は少なくとも１つ
の入力インタフェース・リンクＩＬ上の少なくとも１つ
の入力の時分割チャンネル（以下、タイム・チャンネル
という）を、少なくとも１つの出力インタフェース・リ
ンクＯＬ上の少なくとも１つの出力のタイム・チャンネ
ルに選択的に接続する。交換ネットワークは単方向性の
閉ループ・リンク（以下、リング１０という）の周りに
構成さｎて因る。リングは各々が１２５マイクロ秒つ持
続期間の複数の反復フレームを有する時分割マルチプレ
ックス方式で動作する。持続期間がフレームの持続期間
に等しく且つ交換チャンネルと呼ばれる、例えば５１２
のタイム・チャンネルを伝送するマルチプレックス・メ
ツセージはリング１０を絶え間なく循環する。インタフ
ェース・リンクＩＬおよびＯＬはグループとして配列さ
扛、その各々は交換モジュールＳＭを介してリングに接
続される。交換モジュールの数は接続されるインタフェ
ース・リンクの数および交換モジュールの能力によって
決まる。交換モジュール自体は交換ユニットＳ口内でグ
ループで配列される。第１図に示すように、交換ユニツ
） Ｓ Ｕ−０は１つの交換モジュールＳＭ−’Ｉを含
み、交換ユニットＳＵ−１は２つの交換モジュール５Ｍ
−２および５Ｍ−３を含み、そして交換ユニツｈｓＵ−
Ｍは２つの交換モジュールＳＭ〜４およびＳＭ−Ｎを含
む。交換ユニット５Ｕ−０は次の点て他の交換ユニット
と異なる。すなわち、交換ユニツ）ＳＵ、ＤＨ、マルチ
プレックス・メツセージがリングを循環するのに要する
時間が一定で且つ１２５マイクロ秒に等しいことを保証
するリング制御装置１１を含む。フレーム同期（ＦＳ）
信号はリング制御装置１１および連続する交換モジュー
ル５Ｍ−１〜ＳＭ−Ｎに接続さｔ、リングに並列の同期
ループ１２を循環する。交換ユニット５Ｕ−０にあるマ
スク・タイミング装置１３は、２０４２Ｏ４８のタイミ
ング信号を線１４を介してリング制御装置１１に与える
とともに、閉ループ１５を介して連続する交換ユニット
に与える。同期ループ１２を介してリング制御装置１１
に送ら扛たＦＳ信号はまた線１６を介してマスク・タイ
ミング装置１３にも与えらｎる。この信号はマスク・タ
イミング装置１６で再生さ扛、線１７を介してリング制
御装置１１に与えら扛る。各々の交換ユニツ）ＳＵ−１
’・・・・Ｓ’ Ｕ−Ｍでハ、交換ユニツ１− Ｓ Ｕ
−０のマスタ・タイミング装置１６によって供給さ扛た
２、０４８ ＭＨｚのタイミング信号がスレーブ・タイ
ミング装置１８によって再生される。
トワークの全体的構成が示さ扛、そ牡は少なくとも１つ
の入力インタフェース・リンクＩＬ上の少なくとも１つ
の入力の時分割チャンネル（以下、タイム・チャンネル
という）を、少なくとも１つの出力インタフェース・リ
ンクＯＬ上の少なくとも１つの出力のタイム・チャンネ
ルに選択的に接続する。交換ネットワークは単方向性の
閉ループ・リンク（以下、リング１０という）の周りに
構成さｎて因る。リングは各々が１２５マイクロ秒つ持
続期間の複数の反復フレームを有する時分割マルチプレ
ックス方式で動作する。持続期間がフレームの持続期間
に等しく且つ交換チャンネルと呼ばれる、例えば５１２
のタイム・チャンネルを伝送するマルチプレックス・メ
ツセージはリング１０を絶え間なく循環する。インタフ
ェース・リンクＩＬおよびＯＬはグループとして配列さ
扛、その各々は交換モジュールＳＭを介してリングに接
続される。交換モジュールの数は接続されるインタフェ
ース・リンクの数および交換モジュールの能力によって
決まる。交換モジュール自体は交換ユニットＳ口内でグ
ループで配列される。第１図に示すように、交換ユニツ
） Ｓ Ｕ−０は１つの交換モジュールＳＭ−’Ｉを含
み、交換ユニットＳＵ−１は２つの交換モジュール５Ｍ
−２および５Ｍ−３を含み、そして交換ユニツｈｓＵ−
Ｍは２つの交換モジュールＳＭ〜４およびＳＭ−Ｎを含
む。交換ユニット５Ｕ−０は次の点て他の交換ユニット
と異なる。すなわち、交換ユニツ）ＳＵ、ＤＨ、マルチ
プレックス・メツセージがリングを循環するのに要する
時間が一定で且つ１２５マイクロ秒に等しいことを保証
するリング制御装置１１を含む。フレーム同期（ＦＳ）
信号はリング制御装置１１および連続する交換モジュー
ル５Ｍ−１〜ＳＭ−Ｎに接続さｔ、リングに並列の同期
ループ１２を循環する。交換ユニット５Ｕ−０にあるマ
スク・タイミング装置１３は、２０４２Ｏ４８のタイミ
ング信号を線１４を介してリング制御装置１１に与える
とともに、閉ループ１５を介して連続する交換ユニット
に与える。同期ループ１２を介してリング制御装置１１
に送ら扛たＦＳ信号はまた線１６を介してマスク・タイ
ミング装置１３にも与えらｎる。この信号はマスク・タ
イミング装置１６で再生さ扛、線１７を介してリング制
御装置１１に与えら扛る。各々の交換ユニツ）ＳＵ−１
’・・・・Ｓ’ Ｕ−Ｍでハ、交換ユニツ１− Ｓ Ｕ
−０のマスタ・タイミング装置１６によって供給さ扛た
２、０４８ ＭＨｚのタイミング信号がスレーブ・タイ
ミング装置１８によって再生される。
スレーブ・タイミング装置１８はまた（簡略化のため参
照数字１６で示さｎた）線１６を介してフレーム同期信
号を受取る。各々のタイミング装置１６．１８は線１９
を介してすべての交換ユニットの素子に供給される１
６．３４８ＭＨｚのタイミング信号を生成する。コント
ローラ２０はそｎぞｔの交換ユニットを制御する。
照数字１６で示さｎた）線１６を介してフレーム同期信
号を受取る。各々のタイミング装置１６．１８は線１９
を介してすべての交換ユニットの素子に供給される１
６．３４８ＭＨｚのタイミング信号を生成する。コント
ローラ２０はそｎぞｔの交換ユニットを制御する。
本発明を具体的に説明する前に、交換ネットワークの種
々の機能を第２図に関連して説明する。
々の機能を第２図に関連して説明する。
第２図には同一のまたは異なる交換ユニットに置かｎる
ことがある６個の交換モジュール５Ｍ−１，５Ｍ−２、
ＳＭ−Ｎおよびリング制御装置１１だけが示さｎている
。第２図に示さｎた実施例において後に詳細に説明する
ように、各々のインタフェース・リンクＩＬ、ＯＬは時
分割マルチプレックス方式で、各８ビツト・バイト幅の
３２のタイム・チャンネルを伝送しうる１２５マイクロ
秒の反復フレームによって動作する。各々のバイトはデ
ータ・ターミナルのようなディジタル・ステーションへ
／から送信／受信さｎた８データ・ビット、または加入
者の電話セットのようなアナログ・ステーションへ／か
ら送信／受信さｆしたディジタル・コード化音声から成
ることがある。各々の交換モジュールはリング１０を１
６の入力インタフェース・リンクのグループおよび対応
する１６の出力インタフェース・リンクのグループに接
続する。１６の入力インタフェース・リンクは入力アダ
プタ（ＡＤＡＰＴ ＩＮ）ｅ介して入力マルチプレッ
クス・リンクＩＭＬＫマルチプレックスされる。各々の
入力マルチプレックス・リンクは時分割マルチ・プレッ
クス・モードで各１バイト幅の５１２チヤンネルを占有
することがある１２５マイクロ秒のフレームによって動
作する。１６の出力インタフェース・リンクは出力アダ
プタ（ＡＤＡＰＴ ０ＵＴ）によって出力マルチプレ
ックス・リンクＯＭＬをデマルチプレックスすることＫ
よって得ら扛る。各々の出力マルチプレックス・リンク
は時分割マルチプレックス方式で各１バイト幅の５１２
チヤンネルを占有しうる１２５マイクロ秒のフレームに
よって動作する。各々の交換モジュールにおいて、リン
グ、マルチプレックス・リンクＩＭＬ、ＯＭＬおよびイ
ンタフェース・リンクＩＬ、ＯＬ上に存在するフレーム
は互いに同期される。
ことがある６個の交換モジュール５Ｍ−１，５Ｍ−２、
ＳＭ−Ｎおよびリング制御装置１１だけが示さｎている
。第２図に示さｎた実施例において後に詳細に説明する
ように、各々のインタフェース・リンクＩＬ、ＯＬは時
分割マルチプレックス方式で、各８ビツト・バイト幅の
３２のタイム・チャンネルを伝送しうる１２５マイクロ
秒の反復フレームによって動作する。各々のバイトはデ
ータ・ターミナルのようなディジタル・ステーションへ
／から送信／受信さｎた８データ・ビット、または加入
者の電話セットのようなアナログ・ステーションへ／か
ら送信／受信さｆしたディジタル・コード化音声から成
ることがある。各々の交換モジュールはリング１０を１
６の入力インタフェース・リンクのグループおよび対応
する１６の出力インタフェース・リンクのグループに接
続する。１６の入力インタフェース・リンクは入力アダ
プタ（ＡＤＡＰＴ ＩＮ）ｅ介して入力マルチプレッ
クス・リンクＩＭＬＫマルチプレックスされる。各々の
入力マルチプレックス・リンクは時分割マルチ・プレッ
クス・モードで各１バイト幅の５１２チヤンネルを占有
することがある１２５マイクロ秒のフレームによって動
作する。１６の出力インタフェース・リンクは出力アダ
プタ（ＡＤＡＰＴ ０ＵＴ）によって出力マルチプレ
ックス・リンクＯＭＬをデマルチプレックスすることＫ
よって得ら扛る。各々の出力マルチプレックス・リンク
は時分割マルチプレックス方式で各１バイト幅の５１２
チヤンネルを占有しうる１２５マイクロ秒のフレームに
よって動作する。各々の交換モジュールにおいて、リン
グ、マルチプレックス・リンクＩＭＬ、ＯＭＬおよびイ
ンタフェース・リンクＩＬ、ＯＬ上に存在するフレーム
は互いに同期される。
交換モジュールはすべて同一である。各々の交換モジュ
ールは主としてタイム・スロット・カウンタＣＴＲ、リ
ング・ゲートＲＧと呼ばｎるゲート、入力時分割スイッ
チ、出力時分割ス゛イッチおよび局所時分割スイッチ（
以下、入力、出力および局所タイム・スイッチと呼ぶ）
から成る。リング・ゲートＲＧはフレーム内で使用可能
な交換チャンネルの数、すなわち５１２に相当する複数
の１ビツト記憶場所を含むゲート・ポインタ・メモリＧ
ＰＭによって制御さ扛る。入力タイム・スイッチは主と
して、入力が入力マルチプレックス・リンクに接続さｎ
且つ出力がリング・ゲー）ＲＧを介してリングに接続さ
汎ている入力バッファ■Ｂから成る。入カバソファＩＢ
は、フレーム内に設けらｎた交換チャンネルの数に等し
く、且つりイム・スロット・カウンタＣＴＲ−１たは入
力ポインタ・メモリーＰＭ−人カマルチプレックス・リ
ンクＩＭＬに設けらｎたチャンネルの数に等しい複数の
記憶場所を含む−の制御の下に選択的にアドレス指定さ
ｎた、複数の８ビツト記憶場所を含む。出力タイム・ス
イッチは主として、入力がリングに接続され且つ出力が
出力マルチプレックス・リンクＯＭＬに接続さ扛ている
出カバソファＯＢから成る。出カバソファＯＢはフレー
ムに設けられた交換チャンネルの数に等しい複数の記憶
場所を含み、カウンタＣＴＲまたは出力ポインタ・メモ
リＯＰＭの制御の下に選択的にアドレス指定さ扛る。局
所タイム・スイッチは主として、入力が入力マルチプレ
ックス・リンクＩＭＬに接続さｔ且つ出力が出力マルチ
プレックス・リンクＯＭＬに接続さｎている局所バッフ
ァＬＢから成る。局所バッファＬＢは出カバソファＯＢ
に類似◆ しており、カウンタＣＴＲまたは局所ポインタ・メモＩ
ＪＬＰＭの制御の下に選択的にアドレス指定される。第
２図において、交換モジュール５Ｍ−１，５Ｍ−２およ
び５Ｍ−Ｈの種々の素子はそれぞ扛、接尾部１．２およ
びＮによって識別される。
ールは主としてタイム・スロット・カウンタＣＴＲ、リ
ング・ゲートＲＧと呼ばｎるゲート、入力時分割スイッ
チ、出力時分割ス゛イッチおよび局所時分割スイッチ（
以下、入力、出力および局所タイム・スイッチと呼ぶ）
から成る。リング・ゲートＲＧはフレーム内で使用可能
な交換チャンネルの数、すなわち５１２に相当する複数
の１ビツト記憶場所を含むゲート・ポインタ・メモリＧ
ＰＭによって制御さ扛る。入力タイム・スイッチは主と
して、入力が入力マルチプレックス・リンクに接続さｎ
且つ出力がリング・ゲー）ＲＧを介してリングに接続さ
汎ている入力バッファ■Ｂから成る。入カバソファＩＢ
は、フレーム内に設けらｎた交換チャンネルの数に等し
く、且つりイム・スロット・カウンタＣＴＲ−１たは入
力ポインタ・メモリーＰＭ−人カマルチプレックス・リ
ンクＩＭＬに設けらｎたチャンネルの数に等しい複数の
記憶場所を含む−の制御の下に選択的にアドレス指定さ
ｎた、複数の８ビツト記憶場所を含む。出力タイム・ス
イッチは主として、入力がリングに接続され且つ出力が
出力マルチプレックス・リンクＯＭＬに接続さ扛ている
出カバソファＯＢから成る。出カバソファＯＢはフレー
ムに設けられた交換チャンネルの数に等しい複数の記憶
場所を含み、カウンタＣＴＲまたは出力ポインタ・メモ
リＯＰＭの制御の下に選択的にアドレス指定さ扛る。局
所タイム・スイッチは主として、入力が入力マルチプレ
ックス・リンクＩＭＬに接続さｔ且つ出力が出力マルチ
プレックス・リンクＯＭＬに接続さｎている局所バッフ
ァＬＢから成る。局所バッファＬＢは出カバソファＯＢ
に類似◆ しており、カウンタＣＴＲまたは局所ポインタ・メモＩ
ＪＬＰＭの制御の下に選択的にアドレス指定される。第
２図において、交換モジュール５Ｍ−１，５Ｍ−２およ
び５Ｍ−Ｈの種々の素子はそれぞ扛、接尾部１．２およ
びＮによって識別される。
第２図の交換ネットワークは下記の例に示されるように
・データ・チャンネルおよび音声チャンネルの交換に際
し、かなりの柔軟性を与える。
・データ・チャンネルおよび音声チャンネルの交換に際
し、かなりの柔軟性を与える。
〔そ扛ぞれ異なる交換モジュールに接続さｔ′した２つ
のステーションの間の両方向性通信〕第６図には交換モ
ジュール５Ｍ−１およヒｓＭ−Ｎにそｎぞれ接続さｎた
２つのステーションＡおよびＢの間に設けらｎた接続が
示さ扛ている。
のステーションの間の両方向性通信〕第６図には交換モ
ジュール５Ｍ−１およヒｓＭ−Ｎにそｎぞれ接続さｎた
２つのステーションＡおよびＢの間に設けらｎた接続が
示さ扛ている。
交換ネットワークを管理するコントローラ２ｏはマルチ
プレックス・リンクＩ ＭＬ−１およびＯＭＬ−１のチ
ャンネル１００をステーションＡに割当て、マルチプレ
ックス・リンクＩＭＥ、−ＮおよびＯＭＬ−Ｎのチャン
ネル５０をステーションＢに割当てているものとする。
プレックス・リンクＩ ＭＬ−１およびＯＭＬ−１のチ
ャンネル１００をステーションＡに割当て、マルチプレ
ックス・リンクＩＭＥ、−ＮおよびＯＭＬ−Ｎのチャン
ネル５０をステーションＢに割当てているものとする。
ステーションＡおよびＢを接続するには、コントローラ
２０はリング上の使用可能な交換チャンネルを見つけな
け扛ばならない。更に、交換チャンネル１５が使用可能
であり、この特定の接続に割当てら扛ているものとする
。ポインタ・メモリは下記のようにロードされる： （ａ） ゲート・ポインタ・メモリＣＰＭ−１および
ＧＰＭ−Ｈの各々の１５番目の記憶場所は「１」にセッ
トされ、ネットワークの他のゲート・ポインタ・メモリ
の各々の１５番目の記憶場所はｒＯＪにセットされる。
２０はリング上の使用可能な交換チャンネルを見つけな
け扛ばならない。更に、交換チャンネル１５が使用可能
であり、この特定の接続に割当てら扛ているものとする
。ポインタ・メモリは下記のようにロードされる： （ａ） ゲート・ポインタ・メモリＣＰＭ−１および
ＧＰＭ−Ｈの各々の１５番目の記憶場所は「１」にセッ
トされ、ネットワークの他のゲート・ポインタ・メモリ
の各々の１５番目の記憶場所はｒＯＪにセットされる。
（ｂ） ポインタ・メモリＩ ＰＭ−１およびＯＰＭ
−１の記憶場所１００ならびにポインタ・メモＩＪ Ｉ
ＰＭ−ＮおよびＯＰＭ−Ｎの記憶場所５ｏにアドレス「
１５」が書込まする。
−１の記憶場所１００ならびにポインタ・メモＩＪ Ｉ
ＰＭ−ＮおよびＯＰＭ−Ｎの記憶場所５ｏにアドレス「
１５」が書込まする。
各々の交換モジュールでは、タイム・スロット・カウン
タＣＴＲの動作はリング上の交換チャンネルの存在、マ
ルチプレックス・リンクＩＭＬおよびＯＭＬ上の交換チ
ャンネルの存在と同期する。周期ｎのような特定の１２
５マイクロ秒の周期において、カウンタＣＴＲ−１は、
カウント１００に達すると 入力ポインタ・メモリＩ
ＰＭ−１の記憶場所をアドレス指定し、この場所から読
出さｆした入力ポインタは入力バッファより−１の記憶
場所１５をアドレス指定し、入力マルチプレツク、＜・
’）７”ＩＭＬ−１のチャンネル１００に存在するステ
ーションＡからの８ビツト・バイトは、入力バッファＩ
Ｂ−１の記憶場所１５に記憶される。次の周期において
、カウント１５に達す／Ｅ、ト、力’ｙメンタＴＲ−１
はゲート・ポ）ンタ・メモ１．ＩＧＰＭ−１の１５番目
の記憶場所をアドレス指定し、その場所から読出さｎた
ゲート・ポインタによってリング・グー）ＲＧ−１は入
力バッファＩＢ−１の出力をリングに送り、１５番目の
記憶場所ＩＢ−１の内容は交換チャンネル１５に入扛ら
ｎる。交換チャンネル１５が交換モジュール５Ｍ７Ｎに
達すると１、その内容はカウンタＣＴＲ−Ｎの制御の下
に出力バッファ０Ｂ−Ｈの記憶場所１５に記憶される。
タＣＴＲの動作はリング上の交換チャンネルの存在、マ
ルチプレックス・リンクＩＭＬおよびＯＭＬ上の交換チ
ャンネルの存在と同期する。周期ｎのような特定の１２
５マイクロ秒の周期において、カウンタＣＴＲ−１は、
カウント１００に達すると 入力ポインタ・メモリＩ
ＰＭ−１の記憶場所をアドレス指定し、この場所から読
出さｆした入力ポインタは入力バッファより−１の記憶
場所１５をアドレス指定し、入力マルチプレツク、＜・
’）７”ＩＭＬ−１のチャンネル１００に存在するステ
ーションＡからの８ビツト・バイトは、入力バッファＩ
Ｂ−１の記憶場所１５に記憶される。次の周期において
、カウント１５に達す／Ｅ、ト、力’ｙメンタＴＲ−１
はゲート・ポ）ンタ・メモ１．ＩＧＰＭ−１の１５番目
の記憶場所をアドレス指定し、その場所から読出さｎた
ゲート・ポインタによってリング・グー）ＲＧ−１は入
力バッファＩＢ−１の出力をリングに送り、１５番目の
記憶場所ＩＢ−１の内容は交換チャンネル１５に入扛ら
ｎる。交換チャンネル１５が交換モジュール５Ｍ７Ｎに
達すると１、その内容はカウンタＣＴＲ−Ｎの制御の下
に出力バッファ０Ｂ−Ｈの記憶場所１５に記憶される。
次の周期において、カウンタＣＴＲ−Ｎは、カウント５
０に達すると、出力ポインタ・メモリＯＰＭ−Ｎの記憶
場所５ｏをアドレス指定し、その記憶場所から読出さｆ
′した出力ポインタは出力バツファ０Ｂ−Ｎの記憶場所
１５をアドレス指定し、その内容、すなわちステーショ
ンＡからの８ビツトは出力リンクＯＭＬ−Ｈのチャンネ
ル５Ｄに１人ｎらｎてステーションＢに転送される。前
記方法は各々の周期においてＡからＢへの接続が終了さ
れるときまで反復さｎる。
０に達すると、出力ポインタ・メモリＯＰＭ−Ｎの記憶
場所５ｏをアドレス指定し、その記憶場所から読出さｆ
′した出力ポインタは出力バツファ０Ｂ−Ｎの記憶場所
１５をアドレス指定し、その内容、すなわちステーショ
ンＡからの８ビツトは出力リンクＯＭＬ−Ｈのチャンネ
ル５Ｄに１人ｎらｎてステーションＢに転送される。前
記方法は各々の周期においてＡからＢへの接続が終了さ
れるときまで反復さｎる。
ＢからＡへの接続はＡからＢへの接続に類似している。
しかしながら、どちらの場合にも、同じ交換チャンネル
１５が常に用いらｎる点に注目する必要がある。前の例
では、交換チャンネル１５が交換モジュールＳＭ−Ｎに
達したとき、交換チャンネル１５に存在していたステー
ションＡからの８ビツト・バイトがステーションＢに転
送された。このバイトはここでは、入力リンクＩＭＬ−
Ｎ上のリング・ゲートＲＧ−Ｎ、入カッくツファ１Ｂ−
Ｎおよびチャンネル５０を介してステーションＢから受
取られたバイトに置換えら扛るう現在、ステーションＢ
から該バイトを運ぶ交換チャンネル１５はリング上をリ
ング制御装置１１を介して伝送さｎ、−その内容は出カ
バソファ０Ｂ−１の記憶場所１５にロードさｎ、出力マ
ルチプレックス・リンクＯＭＬ−１のチャンネル１００
を介してステーションＡに転送される。
１５が常に用いらｎる点に注目する必要がある。前の例
では、交換チャンネル１５が交換モジュールＳＭ−Ｎに
達したとき、交換チャンネル１５に存在していたステー
ションＡからの８ビツト・バイトがステーションＢに転
送された。このバイトはここでは、入力リンクＩＭＬ−
Ｎ上のリング・ゲートＲＧ−Ｎ、入カッくツファ１Ｂ−
Ｎおよびチャンネル５０を介してステーションＢから受
取られたバイトに置換えら扛るう現在、ステーションＢ
から該バイトを運ぶ交換チャンネル１５はリング上をリ
ング制御装置１１を介して伝送さｎ、−その内容は出カ
バソファ０Ｂ−１の記憶場所１５にロードさｎ、出力マ
ルチプレックス・リンクＯＭＬ−１のチャンネル１００
を介してステーションＡに転送される。
第４Ａ〜４Ｆ図は交換モジュール、例えば５Ｍ−１の詳
細ブロックを構成する。こｎもの図面に示さ扛た実施例
では、リング１０は２つの交換チャンネルを並列に伝送
し、同時かつ並列に２つの８ビツト・バイトを伝送しう
る１６導線のバスから成る。簡略化のため、第４図では
このバスは２つの８導線のバス１０ＬＯおよび１０Ｉ（
Ｉとして示さ扛る。各々の１２５マイクロ秒のフレーム
は交換タイム・スロットと呼ば扛る２５６の時間間隔に
分けもｔ、その各々において、各バス１０ＬＯおよびＩ
ＤＨＩは各々が８ビツト・バイト幅の交換チャンネルを
伝送する。このように、２つのバス１０ＬＯおよびｌ０
ＨＩは時分割マルチプレックス方式で各々が５１２の交
換チャンネルを含む１２５マイクロ秒のフレームによっ
て動作する１つのバスと同等である。前記のような配列
で２つの並列パスを用いる利点は、そ扛によって各々の
導線上のピット速度が２．０４８Ｍｂｐｓに且つ交換タ
イム・スロットの持続期間が４８８ナノ秒にさｎること
である。
細ブロックを構成する。こｎもの図面に示さ扛た実施例
では、リング１０は２つの交換チャンネルを並列に伝送
し、同時かつ並列に２つの８ビツト・バイトを伝送しう
る１６導線のバスから成る。簡略化のため、第４図では
このバスは２つの８導線のバス１０ＬＯおよび１０Ｉ（
Ｉとして示さ扛る。各々の１２５マイクロ秒のフレーム
は交換タイム・スロットと呼ば扛る２５６の時間間隔に
分けもｔ、その各々において、各バス１０ＬＯおよびＩ
ＤＨＩは各々が８ビツト・バイト幅の交換チャンネルを
伝送する。このように、２つのバス１０ＬＯおよびｌ０
ＨＩは時分割マルチプレックス方式で各々が５１２の交
換チャンネルを含む１２５マイクロ秒のフレームによっ
て動作する１つのバスと同等である。前記のような配列
で２つの並列パスを用いる利点は、そ扛によって各々の
導線上のピット速度が２．０４８Ｍｂｐｓに且つ交換タ
イム・スロットの持続期間が４８８ナノ秒にさｎること
である。
交換モジュールの上流のバス１０ＬＯ１１［ＩＨＩおよ
び同期ループ１２上の信号は２．０４８ ＭＨｚのタイ
ミング信号ＣＬＫ１の制御の下に１７ステージの入力レ
ジスタ３１に送らｎる。バス１０ＬＯおよび１０ＨＩＫ
対応する入力レジスタ３１の出力はそれぞｎ８導線から
成る２つのバス３２および３３を介してリング・ゲート
ＲＧ−１に接続さｎる。同期ループ１２に対応する入力
レジスタ６１の出力は線３４を介して出力レジスタ３５
の１７の入力の１つに接続され、出力レジスタ３５の入
力は一！た、リング・ゲートＲＧ−１の出力に８導線か
ら成る２つのバスろ６および３７によって接続さ扛る。
び同期ループ１２上の信号は２．０４８ ＭＨｚのタイ
ミング信号ＣＬＫ１の制御の下に１７ステージの入力レ
ジスタ３１に送らｎる。バス１０ＬＯおよび１０ＨＩＫ
対応する入力レジスタ３１の出力はそれぞｎ８導線から
成る２つのバス３２および３３を介してリング・ゲート
ＲＧ−１に接続さｎる。同期ループ１２に対応する入力
レジスタ６１の出力は線３４を介して出力レジスタ３５
の１７の入力の１つに接続され、出力レジスタ３５の入
力は一！た、リング・ゲートＲＧ−１の出力に８導線か
ら成る２つのバスろ６および３７によって接続さ扛る。
線６４およびバス６６．６７上の信号は２．０４８ Ｍ
Ｉ（ｚのタイミング信号ＣＬＫ２の制御の下に出力レジ
スタ６５に供給さ扛る。線３４およびバス５６．６７に
対応する出力レジスタ６５の出力はそれぞｎ、交換モジ
ュールの下流の同期ループ１２およびバス１０ＬＯ１１
０ＨＩに接続さｎる。
Ｉ（ｚのタイミング信号ＣＬＫ２の制御の下に出力レジ
スタ６５に供給さ扛る。線３４およびバス５６．６７に
対応する出力レジスタ６５の出力はそれぞｎ、交換モジ
ュールの下流の同期ループ１２およびバス１０ＬＯ１１
０ＨＩに接続さｎる。
８導線から成る２つのバス３８および３９からも入力を
受取るリング・ゲートＲＧ−１は主として２つのマルチ
プレクサ（ＭＰＸ）４０および４１から成る。マルチプ
レクサ４０はバス６２または５８のどちらかをバス３６
に選択的に接続するが、マルチプレクサ４１はバス３６
または３９のどちらかをバス６７に接続する１、更に、
リング・ゲートＲＧ−１は論理ゲート配列４２を含む。
受取るリング・ゲートＲＧ−１は主として２つのマルチ
プレクサ（ＭＰＸ）４０および４１から成る。マルチプ
レクサ４０はバス６２または５８のどちらかをバス３６
に選択的に接続するが、マルチプレクサ４１はバス３６
または３９のどちらかをバス６７に接続する１、更に、
リング・ゲートＲＧ−１は論理ゲート配列４２を含む。
こｎは、後に説明するように、バスろ２．６３．６８．
３９の内容の関数として、且つＬＯおよび８丁に指定さ
扛た２つのゲー；・・ポインタの論理値の関数としてマ
ルチプレクサ４０および４１を制御する。
３９の内容の関数として、且つＬＯおよび８丁に指定さ
扛た２つのゲー；・・ポインタの論理値の関数としてマ
ルチプレクサ４０および４１を制御する。
ＬＯおよび）（Ｉのゲート・ポインタは４３ＬＯおよび
４５ＨＩと表示さ扛、そｔぞｔが２５６×１ビツトの２
つの記憶モジュールから成るゲート・ポインタ・メモリ
ＧＰＭ−１（第２図）に含まれる。４３ＬＯおよび、！
ＩＨＩはそｎぞｎバス（１０ＬＯおよび１０ＨＩ上の交
換チャンネルに対応するＬＣ）およびＨＩのゲート・ポ
インタを記憶する。ＧＰＭ−１から読出されたＬＯおよ
びＨＩのゲート・ポインタは論理ゲート配列４２に供給
される。
４５ＨＩと表示さ扛、そｔぞｔが２５６×１ビツトの２
つの記憶モジュールから成るゲート・ポインタ・メモリ
ＧＰＭ−１（第２図）に含まれる。４３ＬＯおよび、！
ＩＨＩはそｎぞｎバス（１０ＬＯおよび１０ＨＩ上の交
換チャンネルに対応するＬＣ）およびＨＩのゲート・ポ
インタを記憶する。ＧＰＭ−１から読出されたＬＯおよ
びＨＩのゲート・ポインタは論理ゲート配列４２に供給
される。
バス３２および６３は更にそれぞｆＬ２つのバス４５お
よび４６を介してデマルチプレクサ４７０入力に接続さ
れる。デマルチプレクサ４７は線５２を介して入力とし
て受取らｆ′したＲ／Ｗ信号の制御の下に、バス４５．
４６をバス４８．４９の対、またはバス５０．５１の対
に選択的に接続するように動作する。線５２は線６４を
介してフレーム同期（ＦＳ）信号を入力として受取るフ
リップフロップ（Ｆ／Ｆ）５♂の［真数Ｊ出力に接続さ
扛ている。バス４８．４９およびバス５０．５１の２つ
の対は、後に説明するように、いわゆるフリップフロッ
プ・モードで動作する２つのバッファ５４および５５を
含む出カバソファ０Ｂ−１（第２図）に接続される。バ
ッファ５４および５５はそれぞｎｌ、対の記憶モジュー
ル５４ Ｌ ０１５４Ｈ工および５５ＬＯ１５５ＨＩ
から成り、と肛らのモジュールの各々は２５６ｘ８ビツ
トを記憶する。
よび４６を介してデマルチプレクサ４７０入力に接続さ
れる。デマルチプレクサ４７は線５２を介して入力とし
て受取らｆ′したＲ／Ｗ信号の制御の下に、バス４５．
４６をバス４８．４９の対、またはバス５０．５１の対
に選択的に接続するように動作する。線５２は線６４を
介してフレーム同期（ＦＳ）信号を入力として受取るフ
リップフロップ（Ｆ／Ｆ）５♂の［真数Ｊ出力に接続さ
扛ている。バス４８．４９およびバス５０．５１の２つ
の対は、後に説明するように、いわゆるフリップフロッ
プ・モードで動作する２つのバッファ５４および５５を
含む出カバソファ０Ｂ−１（第２図）に接続される。バ
ッファ５４および５５はそれぞｎｌ、対の記憶モジュー
ル５４ Ｌ ０１５４Ｈ工および５５ＬＯ１５５ＨＩ
から成り、と肛らのモジュールの各々は２５６ｘ８ビツ
トを記憶する。
バス４８．４９．５０．５１はそｎぞｎモジュール５４
Ｌ０，５４ＨＩ、５５ＬＯ１５５ＨＩのデータ入力に接
続される。モジュール５４ＬＯおよび５４ＨＩのデータ
出力は相互に且つ８導線のバス５６に接続さ扛、モジュ
ール５５ＬＯおよび５５ＨＩのデータ出力は相互に且つ
８導線のバス５７に接続さｎる。バス５６および５７は
線５２に存在するＲ ／ Ｗ信号によって制御されるマ
ルチプレクサ（ＭＰＸ）５８に接続さ扛る。Ｒ／Ｗ信号
はモジュール５４ＬＯおよび５４ＨＩの読取／書込入力
に供給されるが、フリップフロップ５６の「補数」出力
で得らｆ′したＲ／Ｗ信号はモジュール５５ＬＯおよび
５５ＨＩの読取／書込入力に供給される。
Ｌ０，５４ＨＩ、５５ＬＯ１５５ＨＩのデータ入力に接
続される。モジュール５４ＬＯおよび５４ＨＩのデータ
出力は相互に且つ８導線のバス５６に接続さ扛、モジュ
ール５５ＬＯおよび５５ＨＩのデータ出力は相互に且つ
８導線のバス５７に接続さｎる。バス５６および５７は
線５２に存在するＲ ／ Ｗ信号によって制御されるマ
ルチプレクサ（ＭＰＸ）５８に接続さ扛る。Ｒ／Ｗ信号
はモジュール５４ＬＯおよび５４ＨＩの読取／書込入力
に供給されるが、フリップフロップ５６の「補数」出力
で得らｆ′したＲ／Ｗ信号はモジュール５５ＬＯおよび
５５ＨＩの読取／書込入力に供給される。
出カバソファＯＢ−１は（ＣＴＲ−１として表示さｎて
いる）タイム・スロット・カウンタ（カウンタ６０）お
よびアドレス・ポインタ・メモリ６１によってアドレス
指定さ扛、第２図および第３図のポインタ・メモリＯＰ
Ｍ−１およびＩＰＭ−１によって実行さｎた関数を組合
わせる。カウンタ６０は９ステージのカウンタであって
、４０９６ＭＨｚのタイミング・パルスをカウントし、
従って各々が２４４ナノ秒の２９＝５１２の時間間隔を
定義するように動作する。カウンタ６０は線６４に存在
するＦＳ信号と同期して作動され、第５図に関連して後
に説明する理由のため、カウンタ６０の内容はＦＳ信号
が供給さ２”Ｌるごとに２４７にさｎる。カウンタ６０
の８個の最上位ビットは、Ｒ／ＷおよびＲ／’Ｗ信号に
よってそれぞれ制御された一対のマルチプレクサ（ＭＰ
Ｘ）６３および６４にバス６２を介して送られる。カウ
ンタ６０の９ビツトは： ８アドレス・ビット、 ＩＬＯ／ＨＩビット、 １局所ビット、 １出力マーカ・ビット から成る１１ピツトの出力／局所ポインタを各々が記憶
しうる５１２の記憶場所を含むアドレス・ポインタ・メ
１モリ６１に用いら扛る。
いる）タイム・スロット・カウンタ（カウンタ６０）お
よびアドレス・ポインタ・メモリ６１によってアドレス
指定さ扛、第２図および第３図のポインタ・メモリＯＰ
Ｍ−１およびＩＰＭ−１によって実行さｎた関数を組合
わせる。カウンタ６０は９ステージのカウンタであって
、４０９６ＭＨｚのタイミング・パルスをカウントし、
従って各々が２４４ナノ秒の２９＝５１２の時間間隔を
定義するように動作する。カウンタ６０は線６４に存在
するＦＳ信号と同期して作動され、第５図に関連して後
に説明する理由のため、カウンタ６０の内容はＦＳ信号
が供給さ２”Ｌるごとに２４７にさｎる。カウンタ６０
の８個の最上位ビットは、Ｒ／ＷおよびＲ／’Ｗ信号に
よってそれぞれ制御された一対のマルチプレクサ（ＭＰ
Ｘ）６３および６４にバス６２を介して送られる。カウ
ンタ６０の９ビツトは： ８アドレス・ビット、 ＩＬＯ／ＨＩビット、 １局所ビット、 １出力マーカ・ビット から成る１１ピツトの出力／局所ポインタを各々が記憶
しうる５１２の記憶場所を含むアドレス・ポインタ・メ
１モリ６１に用いら扛る。
アドレス・ポインタ・メモリ６１から読出さ牡た８個の
アドレス・ビットは、バス６６を介して、マルチプレク
サ６３の他の入力に供給さ扛、その出力はバス６７を介
してモジュール５４ＬＯおよび５４Ｉ（Ｉのアドレス入
力に送らｎるとともに、マルチプレクサ６４の他の入力
に供給さ牡、その出力はバス６８を介してモジュール５
５ＬＯおよび５５ＨＩのアドレス入力に送らｎる。アド
レス・ポインタ・メモリ６１から読出さ１″ＬｆｃＬＯ
／ＨＩビツトはＡＮＤゲート６９の１つの入力に与えら
扛、ＡＮＤゲート６９の他の入力はＲ／Ｗ信号を受取る
。このビットは更にＡＮＤゲー）７０の１つの入力に与
えられる。ＡＮＤゲート７０の他の入力はＲ／Ｗ信号を
受取る。また、ＬＯ／ＨＩビットはインバータ７１にも
与えら扛る。インノ（−夕７１の出力は、ＡＮＤゲート
７２および７６の１つの入力に与えら汎、ＡＮＤゲート
７２および７６の他の入力はそれぞｎＲ／Ｗ信号および
Ｒ／Ｗ信号を受取る。ＡＮＤゲート６９．７２．７０お
よび７３の出力はそ汎ぞｎ、線７５．７６．７７および
７７を介してモジュール５４ＬＯ１５４ＨＩ、５５ＬＯ
および５５ＨＩの選択入力に送らｎる。アドレス・ポイ
ンタ・メモリ６１から読出さｎた局所ビットは線７９を
介してモジュール５４Ｌ０，５４ＨＩ、５５ＬＯおよび
５５ＨＩのデータ出力ゲートに送らｎる。アドレス・ポ
インタ・メモリ６１から読出さｔ’Ｌ ｆｔ出力マーカ
・ビットはゲート８０にその１人力として与えら扛る。
アドレス・ビットは、バス６６を介して、マルチプレク
サ６３の他の入力に供給さ扛、その出力はバス６７を介
してモジュール５４ＬＯおよび５４Ｉ（Ｉのアドレス入
力に送らｎるとともに、マルチプレクサ６４の他の入力
に供給さ牡、その出力はバス６８を介してモジュール５
５ＬＯおよび５５ＨＩのアドレス入力に送らｎる。アド
レス・ポインタ・メモリ６１から読出さ１″ＬｆｃＬＯ
／ＨＩビツトはＡＮＤゲート６９の１つの入力に与えら
扛、ＡＮＤゲート６９の他の入力はＲ／Ｗ信号を受取る
。このビットは更にＡＮＤゲー）７０の１つの入力に与
えられる。ＡＮＤゲート７０の他の入力はＲ／Ｗ信号を
受取る。また、ＬＯ／ＨＩビットはインバータ７１にも
与えら扛る。インノ（−夕７１の出力は、ＡＮＤゲート
７２および７６の１つの入力に与えら汎、ＡＮＤゲート
７２および７６の他の入力はそれぞｎＲ／Ｗ信号および
Ｒ／Ｗ信号を受取る。ＡＮＤゲート６９．７２．７０お
よび７３の出力はそ汎ぞｎ、線７５．７６．７７および
７７を介してモジュール５４ＬＯ１５４ＨＩ、５５ＬＯ
および５５ＨＩの選択入力に送らｎる。アドレス・ポイ
ンタ・メモリ６１から読出さｎた局所ビットは線７９を
介してモジュール５４Ｌ０，５４ＨＩ、５５ＬＯおよび
５５ＨＩのデータ出力ゲートに送らｎる。アドレス・ポ
インタ・メモリ６１から読出さｔ’Ｌ ｆｔ出力マーカ
・ビットはゲート８０にその１人力として与えら扛る。
ゲート８０は別の入力としてバス８１を介してマルチプ
レクサ５８の出力を受取る。ゲー）８０の出力は第２図
の出力マルチプレックス・リンクＯＭＬ−１を形成する
８導線のバスに接続さｔ′Ｌる。
レクサ５８の出力を受取る。ゲー）８０の出力は第２図
の出力マルチプレックス・リンクＯＭＬ−１を形成する
８導線のバスに接続さｔ′Ｌる。
バスＯＭＬ−”１はデマルチプレクサ（ＤＥＭＰＸ）８
２．１６出力の非直列化器８３および１６ステージのレ
ジスタ８４を含む出力アダプタＡＤＡＰＴ ０ＵＴ（
第２図）に接続さｎる。非直列化器８６の１６の出力は
タイミング信号ＣＬＫ２の制御の下にレジスタ８４にロ
ードされる。レジスタ８４の１６の出力は１６の出力イ
ンタフェース・リンクＯＬ（第２図）Ｋ接続さｎる。デ
マルチプレクサ８２は、バスＯＭＬ−１上の５１２チヤ
ンネルを１６の３２チヤンネル・リンクにデマルチプレ
ックスし、通常は４．０９６ＭＨｚのタイミング信号に
よって制御された１６位置のスイッチ−その各々の位置
によってバスＯＭＬ−１の内容は８ステージのレジスタ
に並列Ｋｌ：７−ドさｎる〜から成る。デマルチプレク
サ８２の１６のレジスタの内容は順次に且つ２５６ＫＨ
ｚの速度で並列に非直列化器８３の１６のシフト・レジ
スタにロードされ、その各々の内容は直列に２．０４８
ＭＨｚの速度で対応する出力インタフェース・リンク
ＯＬに転送さｎる。バスＯＭＬ−１のチャンネルとリン
クＯＬのリンクの関係は次の第１表に示さｎている。
２．１６出力の非直列化器８３および１６ステージのレ
ジスタ８４を含む出力アダプタＡＤＡＰＴ ０ＵＴ（
第２図）に接続さｎる。非直列化器８６の１６の出力は
タイミング信号ＣＬＫ２の制御の下にレジスタ８４にロ
ードされる。レジスタ８４の１６の出力は１６の出力イ
ンタフェース・リンクＯＬ（第２図）Ｋ接続さｎる。デ
マルチプレクサ８２は、バスＯＭＬ−１上の５１２チヤ
ンネルを１６の３２チヤンネル・リンクにデマルチプレ
ックスし、通常は４．０９６ＭＨｚのタイミング信号に
よって制御された１６位置のスイッチ−その各々の位置
によってバスＯＭＬ−１の内容は８ステージのレジスタ
に並列Ｋｌ：７−ドさｎる〜から成る。デマルチプレク
サ８２の１６のレジスタの内容は順次に且つ２５６ＫＨ
ｚの速度で並列に非直列化器８３の１６のシフト・レジ
スタにロードされ、その各々の内容は直列に２．０４８
ＭＨｚの速度で対応する出力インタフェース・リンク
ＯＬに転送さｎる。バスＯＭＬ−１のチャンネルとリン
クＯＬのリンクの関係は次の第１表に示さｎている。
第１表
一対のバス９２および９６に入力が接続さ扛、Ｒ／Ｗ信
号の制御の下に動作するマルチプレクサ（ＭＰＸ）９１
の出力にバス９０を介してバス８１が接続さｎる。バス
９２および９６は局所バッファＬＢ−１の出力に接続さ
扛る。ＬＢ−１は出カバソファ０Ｂ−１に類似し、フリ
ップフロップ・モードで動作する２つのバッファ９４お
よび９５を含む。こｎらのバッファはそ扛ぞれ、対の記
憶モジュール９４ＬＯおよび９４ＨＩ、ならびに９５Ｌ
Ｏおよび９５ＨＩを含む。こｎものモジュールの各々は
２５＜ＳＸ８ビツトを記憶する。バス９２はモジュール
９４ＬＯおよび９４）（Ｉのデータ出力に接続さ牡、バ
ス９６はモジュール９５ＬＯおよび９５ＨＩのデータ出
力に接続される。モジュール９４ＬＯおよび９４ＨＩの
データ入力は相互に且つバス９乙に接続され、モジュー
ル９５ＬＯおよび９５ＨＩのデータ入力は相互にかつバ
ス９７に接続される。バス９６および９７はＲ／Ｗ信号
の制御の下に動作するデマルチプレクサ（ＤＥＭＰＸ
）９８の出力に接続さｎる。Ｒ／Ｗ信号は線５２を介し
てモジュール９４ＬＯおよび９４ＨＩの読取／書込入力
に供給さ扛るが、Ｒ／Ｗ信号は線６５を介してモジュー
ル９５ＬＯおよび９５ＨＩの読取／書込入力に供給さｎ
る。バス６７はモジュール９４ＬＯおよび’）４ＨＩの
アドレス人力疋接続されるが、バス６８はモジュール９
５ＬＯおよび９５ＨＩのアドレス入力に接続さ扛る。Ｏ
Ｒゲート７５１の出力はモジュール９４ＬＯの選択入力
に供給される。ＯＲゲート７５１は入力として線７５か
ら論理レベルと、線７５２を介してカウンタ６０のカウ
ントの最下位ビットとを受取る。モジュール９４ＨＩの
選択入力はＯＲゲート７５３の出力を受取る。ＯＲゲー
ト７５６は入力として線７６から論理レベルと、インバ
−タフ５４によって反転さ扛た線７５２の論理レベルを
受取る。線７７および７５２の論理レベ、７しを入力と
して受取るＯＲゲート７５５の出力はモジュール９５Ｌ
Ｏの選択入力に供給さ扛る。モジュール９５ＨＩの選択
入力は、線７８の論理レベルおよびインバータ７５４の
出力を入力として受取るＯＲゲート７５６の出力によっ
て供給さ扛る。
号の制御の下に動作するマルチプレクサ（ＭＰＸ）９１
の出力にバス９０を介してバス８１が接続さｎる。バス
９２および９６は局所バッファＬＢ−１の出力に接続さ
扛る。ＬＢ−１は出カバソファ０Ｂ−１に類似し、フリ
ップフロップ・モードで動作する２つのバッファ９４お
よび９５を含む。こｎらのバッファはそ扛ぞれ、対の記
憶モジュール９４ＬＯおよび９４ＨＩ、ならびに９５Ｌ
Ｏおよび９５ＨＩを含む。こｎものモジュールの各々は
２５＜ＳＸ８ビツトを記憶する。バス９２はモジュール
９４ＬＯおよび９４）（Ｉのデータ出力に接続さ牡、バ
ス９６はモジュール９５ＬＯおよび９５ＨＩのデータ出
力に接続される。モジュール９４ＬＯおよび９４ＨＩの
データ入力は相互に且つバス９乙に接続され、モジュー
ル９５ＬＯおよび９５ＨＩのデータ入力は相互にかつバ
ス９７に接続される。バス９６および９７はＲ／Ｗ信号
の制御の下に動作するデマルチプレクサ（ＤＥＭＰＸ
）９８の出力に接続さｎる。Ｒ／Ｗ信号は線５２を介し
てモジュール９４ＬＯおよび９４ＨＩの読取／書込入力
に供給さ扛るが、Ｒ／Ｗ信号は線６５を介してモジュー
ル９５ＬＯおよび９５ＨＩの読取／書込入力に供給さｎ
る。バス６７はモジュール９４ＬＯおよび’）４ＨＩの
アドレス人力疋接続されるが、バス６８はモジュール９
５ＬＯおよび９５ＨＩのアドレス入力に接続さ扛る。Ｏ
Ｒゲート７５１の出力はモジュール９４ＬＯの選択入力
に供給される。ＯＲゲート７５１は入力として線７５か
ら論理レベルと、線７５２を介してカウンタ６０のカウ
ントの最下位ビットとを受取る。モジュール９４ＨＩの
選択入力はＯＲゲート７５３の出力を受取る。ＯＲゲー
ト７５６は入力として線７６から論理レベルと、インバ
−タフ５４によって反転さ扛た線７５２の論理レベルを
受取る。線７７および７５２の論理レベ、７しを入力と
して受取るＯＲゲート７５５の出力はモジュール９５Ｌ
Ｏの選択入力に供給さ扛る。モジュール９５ＨＩの選択
入力は、線７８の論理レベルおよびインバータ７５４の
出力を入力として受取るＯＲゲート７５６の出力によっ
て供給さ扛る。
モジュール９４ＬＯ１９４Ｉ−ＩＩ、９５ＬＯおよび９
５ＨＩのデータ出力ゲート入力は、線７９の論理レベル
を入力として受取るインバータ７５７の出°力°に接続
さｎる。
５ＨＩのデータ出力ゲート入力は、線７９の論理レベル
を入力として受取るインバータ７５７の出°力°に接続
さｎる。
デマルチプレクサ（ＤＥＭＰＸ）９８の入力は第２図の
入力マルチプレックス・リンクＩ Ｍ Ｌ −１を構成
する８導線のバスにバス１００を介して接続さ牡る。バ
スＩＭＬ−１は、バッファＬＢ−１および０Ｂ−１に類
似している入力バッファ１Ｂ−１にデマルチプレクサ（
ＤＥＭＰＸ）１０１を介して接続さｎる。バッファＩＢ
−１は２つのバッファ１０２および１０３から成り、そ
の各々のバッファは２つの記憶モジュールを含む。各記
憶モジュールには２５６Ｘ８ビツトが記憶さｎる。
入力マルチプレックス・リンクＩ Ｍ Ｌ −１を構成
する８導線のバスにバス１００を介して接続さ牡る。バ
スＩＭＬ−１は、バッファＬＢ−１および０Ｂ−１に類
似している入力バッファ１Ｂ−１にデマルチプレクサ（
ＤＥＭＰＸ）１０１を介して接続さｎる。バッファＩＢ
−１は２つのバッファ１０２および１０３から成り、そ
の各々のバッファは２つの記憶モジュールを含む。各記
憶モジュールには２５６Ｘ８ビツトが記憶さｎる。
こｎらメモジュールは１０２ＬＯ１１０２Ｉ（Ｉ、１０
３ＬＯおよび１０５ＨＩと表示されている。
３ＬＯおよび１０５ＨＩと表示されている。
バス１０４はデマルチプレクサ１０１の第１の出力をＡ
ＮＤゲート１０５に接続し、その出力はバス１０６を介
して記憶モジュール１０２ＬＯおよび１０２Ｆ（Ｉのデ
ータ入力（（接続される。バス１０７はデマルチプレク
サ１０１の第２の出力をＡＮＤゲート１０８に接続し、
その出力はバス１０９を介して記憶モジュール１０３Ｌ
Ｏおよび１０３ＨＩのデータ入力に接続さ扛る。モジュ
ール１０２ＬＯ１１０２ＨＩ、１０３ＬＯおよび１０６
ＨＩのデータ出力はそ扛ぞ扛、バス１１０．１１１．１
１２および１１６を介して、Ｒ／Ｗ信号によって制御さ
扛たマルチプレクサ１１４に接続さ汎、その出力はバス
６８および６９に接続さ扛る。
ＮＤゲート１０５に接続し、その出力はバス１０６を介
して記憶モジュール１０２ＬＯおよび１０２Ｆ（Ｉのデ
ータ入力（（接続される。バス１０７はデマルチプレク
サ１０１の第２の出力をＡＮＤゲート１０８に接続し、
その出力はバス１０９を介して記憶モジュール１０３Ｌ
Ｏおよび１０３ＨＩのデータ入力に接続さ扛る。モジュ
ール１０２ＬＯ１１０２ＨＩ、１０３ＬＯおよび１０６
ＨＩのデータ出力はそ扛ぞ扛、バス１１０．１１１．１
１２および１１６を介して、Ｒ／Ｗ信号によって制御さ
扛たマルチプレクサ１１４に接続さ汎、その出力はバス
６８および６９に接続さ扛る。
入力バッファＩＢＩはタイム・スロット・カウンタ（カ
ウンタ６０）および入力ポインタ・メモリＩＰＭＩによ
ってアドレス指定さ扛る。メモリＩ ＰＭ−１は各々が
： ８アドレス・ビット、 ＩＬＯ／ＨＩビット、および １人カマーカ・ビット から成る１０ビット人カポインタを記憶できる５１２の
′記憶場所を含む。
ウンタ６０）および入力ポインタ・メモリＩＰＭＩによ
ってアドレス指定さ扛る。メモリＩ ＰＭ−１は各々が
： ８アドレス・ビット、 ＩＬＯ／ＨＩビット、および １人カマーカ・ビット から成る１０ビット人カポインタを記憶できる５１２の
′記憶場所を含む。
入カボイ／り・メモ！ＪＩＰＭ−１はバス１１５を介し
てカウンタ６０から受取−クン′？ｃ９ビットによって
アドレス指定される。メモリＩＰＭ−１から読出さｔ″
した８個のアドレス・ビットはバス１１６を介して一対
のマルチプレクサ１１７および１１８−これらはまた、
バス６２を介してカウンタ６０のカウントを受取るとと
もに、Ｒ／ＷおよびおよびＲ／Ｗ信号の制御の下にそれ
ぞＩ’Ｌ動作する− にそｎぞ扛供給さｎる。マルチプ
レクサ１１７の出力はバス１１９を介して記憶モジュー
ル１０２ＬＯおよび１０２ＨＩのアドレス入力に供給さ
れ、マルチプレクサ１１８の出力はバス１２０を介して
記憶モジュール１０ろＬＯおよび１０３ＨＩのアドレス
入力に供給さｎる。入力ポインタ・メモリＩＰＭ−１か
ら読出さｎたＬ Ｏ／ＨＩビットは１つの入力として一
対のＡＮＤゲート１２１および１２２−別の入力として
Ｒ／ＷおよびＲ／Ｗ信号をそｎ−ｒｎ受取る−に供給さ
する。
てカウンタ６０から受取−クン′？ｃ９ビットによって
アドレス指定される。メモリＩＰＭ−１から読出さｔ″
した８個のアドレス・ビットはバス１１６を介して一対
のマルチプレクサ１１７および１１８−これらはまた、
バス６２を介してカウンタ６０のカウントを受取るとと
もに、Ｒ／ＷおよびおよびＲ／Ｗ信号の制御の下にそれ
ぞＩ’Ｌ動作する− にそｎぞ扛供給さｎる。マルチプ
レクサ１１７の出力はバス１１９を介して記憶モジュー
ル１０２ＬＯおよび１０２ＨＩのアドレス入力に供給さ
れ、マルチプレクサ１１８の出力はバス１２０を介して
記憶モジュール１０ろＬＯおよび１０３ＨＩのアドレス
入力に供給さｎる。入力ポインタ・メモリＩＰＭ−１か
ら読出さｎたＬ Ｏ／ＨＩビットは１つの入力として一
対のＡＮＤゲート１２１および１２２−別の入力として
Ｒ／ＷおよびＲ／Ｗ信号をそｎ−ｒｎ受取る−に供給さ
する。
Ｌ Ｏ／ＨＩ信号はまたインバータ１２６に供給さ扛、
その出力は１つの入力として一対のＡＮＤゲ−）１２４
および１２５−別の入力として「７ＷおよびＲ／Ｗ信号
をそれぞｎ受取る−に供給さ牡る。ゲート１２１〜１２
５の出力はそｎぞｒ記憶モジュール１０２Ｌ０，１０２
ＨＩ、１０６ＬＯおよび１０３ＨＩの選択入力に供給さ
ｎる。
その出力は１つの入力として一対のＡＮＤゲ−）１２４
および１２５−別の入力として「７ＷおよびＲ／Ｗ信号
をそれぞｎ受取る−に供給さ牡る。ゲート１２１〜１２
５の出力はそｎぞｒ記憶モジュール１０２Ｌ０，１０２
ＨＩ、１０６ＬＯおよび１０３ＨＩの選択入力に供給さ
ｎる。
入力バッファＩＢ−１には、記憶場所を、その内容が読
出さ、ｆ′した後に０にリセットする在来の装置が設け
ら扛ている。この装置には、Ｒ／Ｗ信号および４．０９
６ ＭＨｚのタイミング信号を入力として受取るＡＮＤ
ゲート１２６、ならびに同じタイミング信号およびＲ／
Ｗ信号を入力として受取るＡＮＤゲート１２７が含ま
れている。ＡＮＤゲート１２６の出力は線１２８を介し
て記憶モジュール１０２ＬＯおよび１０２ＨＩの読取／
書込入力に接続さ扛るが、ＡＮＤゲート１２７の出力は
線１２９を介してモジュール１０３ＬＯおよび１０３Ｈ
Ｉの読取／書込入力に接続さ扛る。ポインタ・メモＩＪ
ＩＰＭ−１から読出さ扛た入力マーカ・ビットは１つの
入力として線１３０を介してＡＮＤゲート１０５および
１０８−そ扛ぞ扛、Ｒ／ＷおよびＲ／ Ｗ信号を別の入
力として受取る−に供給さｎる。
出さ、ｆ′した後に０にリセットする在来の装置が設け
ら扛ている。この装置には、Ｒ／Ｗ信号および４．０９
６ ＭＨｚのタイミング信号を入力として受取るＡＮＤ
ゲート１２６、ならびに同じタイミング信号およびＲ／
Ｗ信号を入力として受取るＡＮＤゲート１２７が含ま
れている。ＡＮＤゲート１２６の出力は線１２８を介し
て記憶モジュール１０２ＬＯおよび１０２ＨＩの読取／
書込入力に接続さ扛るが、ＡＮＤゲート１２７の出力は
線１２９を介してモジュール１０３ＬＯおよび１０３Ｈ
Ｉの読取／書込入力に接続さ扛る。ポインタ・メモＩＪ
ＩＰＭ−１から読出さ扛た入力マーカ・ビットは１つの
入力として線１３０を介してＡＮＤゲート１０５および
１０８−そ扛ぞ扛、Ｒ／ＷおよびＲ／ Ｗ信号を別の入
力として受取る−に供給さｎる。
バスＩＭＬ−１は入力アダプタＡＤＡＰＴ ＩＮ（第
２図）の出力に接続さ扛ている。このアダプタは出力ア
ダプタＡＤＡＰＴ ＯＵＴに類似し、マルチプレクサ
（ＭＰＸ）１３１および非直列化器１３２を含んでおり
、その入力はタイミング信号ＣＬＫ２の制御の下にレジ
スター６６の１６の出力から供給される。レジスター６
ろの入力は１乙の入力インタフェース・リンクＩＬ（第
２図）に接続さ扛る。
２図）の出力に接続さ扛ている。このアダプタは出力ア
ダプタＡＤＡＰＴ ＯＵＴに類似し、マルチプレクサ
（ＭＰＸ）１３１および非直列化器１３２を含んでおり
、その入力はタイミング信号ＣＬＫ２の制御の下にレジ
スター６６の１６の出力から供給される。レジスター６
ろの入力は１乙の入力インタフェース・リンクＩＬ（第
２図）に接続さ扛る。
アドレス・ポインタ・メモリ６１、ＩＰＭ−１およびＧ
ＰＭ−１は制御／タイミング装置１３５の制御の下に書
込ま扛る。制御／タイミング装置１ろ５は線３４を介し
てフレーム同期（ＦＳ）信号を、線１９を介して１６．
３８４ＭＨｚのタイミング信号を受取り、両方向性の直
列リンク１３６によってコントローラ２０に接続さｎる
。制御／タイミング装置１３５の典型的な実施例が同時
係属出願中の欧州特許出願第８２−４３００４２０号に
記述さ扛ている。
ＰＭ−１は制御／タイミング装置１３５の制御の下に書
込ま扛る。制御／タイミング装置１ろ５は線３４を介し
てフレーム同期（ＦＳ）信号を、線１９を介して１６．
３８４ＭＨｚのタイミング信号を受取り、両方向性の直
列リンク１３６によってコントローラ２０に接続さｎる
。制御／タイミング装置１３５の典型的な実施例が同時
係属出願中の欧州特許出願第８２−４３００４２０号に
記述さ扛ている。
第４Ａ〜４Ｆ図の交換モジュール５Ｍ−１の動作につい
て次に説明する。交換モジュールは４つの主要な機能： 交換チャンネルの捕捉、 入力接続の確立、 出力接続の確立、 局所接続の確立 を実行する。
て次に説明する。交換モジュールは４つの主要な機能： 交換チャンネルの捕捉、 入力接続の確立、 出力接続の確立、 局所接続の確立 を実行する。
この機能を説明する前に、交換チャンネル７５Ｅ ’Ｊ
ング上を循環する方法について第５図のタイミングに関
連して説明する。ＣＬＫｉおよびＣＬＫ２のタイミング
信号はどちらも２．０４８ＭＨｚの周波数を有し、ＣＬ
Ｋ２はＣＬＫｌよりも半周期だけ遅扛ている。２つの交
換チャンネル、例えば交換モジュール５Ｍ−１の上流に
あるバス’ｌ０ＨＩおよび１０ＬＯ上に存在するチャン
ネル２４６は、直前の交換モジュールに関連するＣＬＫ
２の信号によって定義さｔ’Ｌｆｔ時間間隔においてそ
ｎに（すなわち、入力レジスタ３１に）供給さｎる。交
換チャンネル２４６の内容はＣＬＫｌの信号の次の正方
向移行で入力レジスタ６１にロードさｎ、ＣＩ、に１の
次の正方行移行まで、すなわち交換時間の持続中そこに
留まる。（ここでリング・ゲートＲＧ−１の動作を無視
すると）入力レジスタ６１の内容は出力レジスタ６５に
ロードさ扛、従ってＣＬＫ２の信号の次の正方向移行で
リングの下流部分を通じて送ら扛る。従って、交換モジ
ュールはリングを回る交換チャンネルの伝送において１
交換タイム・スロットに等しい遅延を導入する。
ング上を循環する方法について第５図のタイミングに関
連して説明する。ＣＬＫｉおよびＣＬＫ２のタイミング
信号はどちらも２．０４８ＭＨｚの周波数を有し、ＣＬ
Ｋ２はＣＬＫｌよりも半周期だけ遅扛ている。２つの交
換チャンネル、例えば交換モジュール５Ｍ−１の上流に
あるバス’ｌ０ＨＩおよび１０ＬＯ上に存在するチャン
ネル２４６は、直前の交換モジュールに関連するＣＬＫ
２の信号によって定義さｔ’Ｌｆｔ時間間隔においてそ
ｎに（すなわち、入力レジスタ３１に）供給さｎる。交
換チャンネル２４６の内容はＣＬＫｌの信号の次の正方
向移行で入力レジスタ６１にロードさｎ、ＣＩ、に１の
次の正方行移行まで、すなわち交換時間の持続中そこに
留まる。（ここでリング・ゲートＲＧ−１の動作を無視
すると）入力レジスタ６１の内容は出力レジスタ６５に
ロードさ扛、従ってＣＬＫ２の信号の次の正方向移行で
リングの下流部分を通じて送ら扛る。従って、交換モジ
ュールはリングを回る交換チャンネルの伝送において１
交換タイム・スロットに等しい遅延を導入する。
この遅延を補償するため、同期ループ１２上のフレーム
同期信号がレジスタ３１および６５の使用によって同等
の時分だけ遅延さｎる。
同期信号がレジスタ３１および６５の使用によって同等
の時分だけ遅延さｎる。
リング上のフレームは入力および出力のインタフェース
・リンク上および入力および出力のマルチプレックス・
リンク上のフレームと同期さｎる。
・リンク上および入力および出力のマルチプレックス・
リンク上のフレームと同期さｎる。
入力および出力のインタフェース・リンクにおける同期
を得るため（例えば対応する入力インタフェース・リン
ク上のチャンネル３１が存在すると同時に出力インタフ
ェース・リンク上にチャンネル３１が存在するように）
、かつ交換モジュールにおけるチャンネルの処理によっ
て導入さ扛た遅延を考慮して、フレーム同期（ＦＳ）信
号は交換タイム・スロットＯというよりも交換タイム・
スロット２４７において生じる。こ扛がＦＳ信号がカウ
ンタ６０をＤにリセットする代りに２４７のカウントに
なるように強制する理由である。
を得るため（例えば対応する入力インタフェース・リン
ク上のチャンネル３１が存在すると同時に出力インタフ
ェース・リンク上にチャンネル３１が存在するように）
、かつ交換モジュールにおけるチャンネルの処理によっ
て導入さ扛た遅延を考慮して、フレーム同期（ＦＳ）信
号は交換タイム・スロットＯというよりも交換タイム・
スロット２４７において生じる。こ扛がＦＳ信号がカウ
ンタ６０をＤにリセットする代りに２４７のカウントに
なるように強制する理由である。
交換モジュール５Ｍ−１における交換チャンネル捕捉は
、ポインタ・メモリＧ Ｐ Ｍ −１に記憶さ、ｔ’Ｌ
ｆｔゲート・ポインタによって制御さ扛るリング・ゲ
ートによって実行される。４８８ナノ秒ごとに１アドレ
スの割合で、すなわち交換タイム・スロットが供給され
る速度で、２５６の個々のアト・レスを順次に与えるカ
ウンタ６０の８個の最上位ビットによってメモリＧＰＭ
−１がアドレス指定される。カウンタ６０はＦＳ信号の
制御の下に入力レジスタ３１への交換チャンネルの内容
のローディングに同期さｎる。カウンタ６０から与えら
れたアドレスは記憶モジュール４３ＬＯおよび４３ＨＩ
に並列に送ら扛るので、各々の交換タイム・スロットに
おいてポインタ・メモリＧＰＭ−１はバス３２および６
３上の交換チャンネルに対応するＬＯおよびＨＩのゲー
ト・ポインタを同時だ供給する。ＬＯおよびＨＩのゲー
ト・ポインタは下記の第２表に示すようにリング・ゲー
トＲＧ−１を制御する。例えば、ＬＯゲート・ポインタ
２４６が「１」にセットさ扛、ＬＯババス上交換チャン
ネル２４６が捕捉さすることになっていることを表わす
場合、交換タイム・スロット２４６において、マルチプ
レクサ４０はノくス６２をノくス３雫 ６から切断し、バス３８をバス６６に接続する。
、ポインタ・メモリＧ Ｐ Ｍ −１に記憶さ、ｔ’Ｌ
ｆｔゲート・ポインタによって制御さ扛るリング・ゲ
ートによって実行される。４８８ナノ秒ごとに１アドレ
スの割合で、すなわち交換タイム・スロットが供給され
る速度で、２５６の個々のアト・レスを順次に与えるカ
ウンタ６０の８個の最上位ビットによってメモリＧＰＭ
−１がアドレス指定される。カウンタ６０はＦＳ信号の
制御の下に入力レジスタ３１への交換チャンネルの内容
のローディングに同期さｎる。カウンタ６０から与えら
れたアドレスは記憶モジュール４３ＬＯおよび４３ＨＩ
に並列に送ら扛るので、各々の交換タイム・スロットに
おいてポインタ・メモリＧＰＭ−１はバス３２および６
３上の交換チャンネルに対応するＬＯおよびＨＩのゲー
ト・ポインタを同時だ供給する。ＬＯおよびＨＩのゲー
ト・ポインタは下記の第２表に示すようにリング・ゲー
トＲＧ−１を制御する。例えば、ＬＯゲート・ポインタ
２４６が「１」にセットさ扛、ＬＯババス上交換チャン
ネル２４６が捕捉さすることになっていることを表わす
場合、交換タイム・スロット２４６において、マルチプ
レクサ４０はノくス６２をノくス３雫 ６から切断し、バス３８をバス６６に接続する。
従って、バス３８の内容がＬＯ交換チャンネル２４６に
置かれ、交換モジュール５Ｍ−１の下流のリングに転送
される。ＬＯゲート・ポインタ２４６が「Ｏ」にセット
さ扛ている場合には・ リング・グー） ＲＧ−１の動
作は、第２表に示すようにバス′５２およびバスろ８上
の交換チャンネル２４６の内容によって決まる。
置かれ、交換モジュール５Ｍ−１の下流のリングに転送
される。ＬＯゲート・ポインタ２４６が「Ｏ」にセット
さ扛ている場合には・ リング・グー） ＲＧ−１の動
作は、第２表に示すようにバス′５２およびバスろ８上
の交換チャンネル２４６の内容によって決まる。
第２表
簡略化さｎた実施例では、リング・ゲートはノくスの内
容とは無関係に、２進モードで動作することがあり、そ
の場合、論理ゲート配列４２は無視さ扛、ゲート・ポイ
ンタはマルチプレクサ４０および４１を直接制御する。
容とは無関係に、２進モードで動作することがあり、そ
の場合、論理ゲート配列４２は無視さ扛、ゲート・ポイ
ンタはマルチプレクサ４０および４１を直接制御する。
第４Ａ〜４Ｆ図に示された実施例において、論理ゲート
配列４２−その動作は第２表に示されている−によって
、ネットワークは、前記同時係属出願中の欧州特許出願
において記述さ扛ているように、「ＩＮ−ＣＡＳＴＪタ
イプの接続を確立し、且つシステムは一定のエラー状態
を検出することができる。ループ上の最初の送信ステー
ションに関連して「ＩＮ−ＣＡＳＴＪ接続のリング・ゲ
ートＲＧ−２の確立は交換チャンネル１５が捕捉される
ように制御さ扛る。ステーションＣが８ビツト・バイト
を送信中であるが、ステーションＢが送信中ではない場
合に、リング・ゲートＲＧ−Ｎは交換チャンネル１５に
対して透明であるが、反対の状況ではリング・ゲートＲ
Ｇ−Ｎが交換チャンネル１５を捕捉するように、ステー
ションＢに関連するリング・ゲートＲＧ−Ｎが制御さｎ
なけｎばならない。前記状況の双方においてリング・ゲ
ートの制御は第２表の第２および第４の横列に示すよう
になる。
配列４２−その動作は第２表に示されている−によって
、ネットワークは、前記同時係属出願中の欧州特許出願
において記述さ扛ているように、「ＩＮ−ＣＡＳＴＪタ
イプの接続を確立し、且つシステムは一定のエラー状態
を検出することができる。ループ上の最初の送信ステー
ションに関連して「ＩＮ−ＣＡＳＴＪ接続のリング・ゲ
ートＲＧ−２の確立は交換チャンネル１５が捕捉される
ように制御さ扛る。ステーションＣが８ビツト・バイト
を送信中であるが、ステーションＢが送信中ではない場
合に、リング・ゲートＲＧ−Ｎは交換チャンネル１５に
対して透明であるが、反対の状況ではリング・ゲートＲ
Ｇ−Ｎが交換チャンネル１５を捕捉するように、ステー
ションＢに関連するリング・ゲートＲＧ−Ｎが制御さｎ
なけｎばならない。前記状況の双方においてリング・ゲ
ートの制御は第２表の第２および第４の横列に示すよう
になる。
ステーションＢが交換チャンネル１５を通じて１バイト
を送信することを試みるが後者が使用中である場合、第
２表の最後の横列に示すように、チャンネル１５の最初
の内容に優先順位が与えら扛・エラー状態はコントロー
ラ２０に報告さ扛る。
を送信することを試みるが後者が使用中である場合、第
２表の最後の横列に示すように、チャンネル１５の最初
の内容に優先順位が与えら扛・エラー状態はコントロー
ラ２０に報告さ扛る。
入力接続によって入力インタフェース・リンクＩＬのど
ｎか１つにあるチャンネルからの８ビツト・バイトはリ
ング上の交換チャンネルのど牡かに人力バッファＩＢ−
１によって転送される。入力インタフェース・リンクの
チャンネルをマルチプレックスすることによって得らｎ
る、入力マルチプレックス・リンクの５１２チヤンネル
は、入力ポインタによって指定さ扛たアドレスで入力バ
ッファＩＢ−１に記憶され、該バッファの内容はタイム
・スロット・カウンタ（カウンタ６０）の制御の下に順
次読出される。実際には、バッファ１０２および１０３
のどちらかがフレームの持続期間を通じて書込まｎ、そ
の間に他のノ（ソファの内容は読出さｎてリングに送ら
れ、次いで書込ま扛たばかりのバッファが読出される。
ｎか１つにあるチャンネルからの８ビツト・バイトはリ
ング上の交換チャンネルのど牡かに人力バッファＩＢ−
１によって転送される。入力インタフェース・リンクの
チャンネルをマルチプレックスすることによって得らｎ
る、入力マルチプレックス・リンクの５１２チヤンネル
は、入力ポインタによって指定さ扛たアドレスで入力バ
ッファＩＢ−１に記憶され、該バッファの内容はタイム
・スロット・カウンタ（カウンタ６０）の制御の下に順
次読出される。実際には、バッファ１０２および１０３
のどちらかがフレームの持続期間を通じて書込まｎ、そ
の間に他のノ（ソファの内容は読出さｎてリングに送ら
れ、次いで書込ま扛たばかりのバッファが読出される。
以下同様である。この動作モードは以下、「フリップフ
ロップ・モード」と呼ぶ。
ロップ・モード」と呼ぶ。
一定のフレーム、例えばフレームｎにおいて、バッファ
ー０２は書込み中であり、）くソファ−０乙の内容は読
出し中であるものとする。フレームｎの持続期間を通し
て、ラッチ（フリップフロップ５ろ）の真数出力で得ら
れたＲ／Ｗ信号は低いレベルであり、且つデマルチプレ
クサ１０１はノくスＩＭＬ−１ｉバス１０４に接続する
が、マルチプレクサ１１４はバス１１２および１１３を
ノくス３８および３９に接続し、且つマルチプレクサ１
１７は入力ポインタ・メモＩＪＩＰＭ−１の出力を記憶
モジュール１０２ＬＯおよび１０２ＨＩのアドレス・入
力に接続する。Ｒ／Ｗ信号が低いレベルであるとき、Ａ
ＮＤゲート１２６の出力は必然的に低いレベルになり、
記憶モジュール１０２ＬＯおよび１０２）（Ｉを書込モ
ードにセットする。
ー０２は書込み中であり、）くソファ−０乙の内容は読
出し中であるものとする。フレームｎの持続期間を通し
て、ラッチ（フリップフロップ５ろ）の真数出力で得ら
れたＲ／Ｗ信号は低いレベルであり、且つデマルチプレ
クサ１０１はノくスＩＭＬ−１ｉバス１０４に接続する
が、マルチプレクサ１１４はバス１１２および１１３を
ノくス３８および３９に接続し、且つマルチプレクサ１
１７は入力ポインタ・メモＩＪＩＰＭ−１の出力を記憶
モジュール１０２ＬＯおよび１０２ＨＩのアドレス・入
力に接続する。Ｒ／Ｗ信号が低いレベルであるとき、Ａ
ＮＤゲート１２６の出力は必然的に低いレベルになり、
記憶モジュール１０２ＬＯおよび１０２）（Ｉを書込モ
ードにセットする。
Ｒ／Ｗ信号は高いレベルであってＡＮＤゲート１０５．
１２１および１２４をイネーフ゛ルする９）（スＩＭＬ
−１上のチャンネルの内容は下言己の９１１において説
明するようにモジュール１０１０２ＬＯ己憶される。バ
スＩ ＭＬ−１上のチャンネル４６の内容はａｘババス
上交換チャンネル６５に転送す扛ることになっているも
のとす才ｔば、チャンネル４６がバスＩＭＬ上に生じる
と、カウンタ６０の９ビツトによって定義さｎたカウン
トはｊ４６Ｊに等しく、ポインタ・メモリの４６番目の
場所Ｑて記憶さｎｆｃ入カデカポインタこから取出さ扛
る。
１２１および１２４をイネーフ゛ルする９）（スＩＭＬ
−１上のチャンネルの内容は下言己の９１１において説
明するようにモジュール１０１０２ＬＯ己憶される。バ
スＩ ＭＬ−１上のチャンネル４６の内容はａｘババス
上交換チャンネル６５に転送す扛ることになっているも
のとす才ｔば、チャンネル４６がバスＩＭＬ上に生じる
と、カウンタ６０の９ビツトによって定義さｎたカウン
トはｊ４６Ｊに等しく、ポインタ・メモリの４６番目の
場所Ｑて記憶さｎｆｃ入カデカポインタこから取出さ扛
る。
この入力ポインタは次の構成を有するニアドレス・ビッ
ト：Ｄ１０００００１ ＬＯ／ＨＩビット＝１ マーカ・ビット ＝１またはＯ アドレス・フィール）”ｉ’ｊ： 記憶モジュール１０
２ＬＯおよび１０２ＨＩに供給さｎるアドレス「６５」
を指定する。ＬＯ／ＨＩビットは「１」であり、インバ
ータ１２３によって反転さ扛る７５ｓら、モジュール１
０２ＨＩの選択入力は必然的に低いレベルになり、そｎ
によってこのモジュールを選択さ扛、モジュール１０２
ＬＯは選択さ扛ない。
ト：Ｄ１０００００１ ＬＯ／ＨＩビット＝１ マーカ・ビット ＝１またはＯ アドレス・フィール）”ｉ’ｊ： 記憶モジュール１０
２ＬＯおよび１０２ＨＩに供給さｎるアドレス「６５」
を指定する。ＬＯ／ＨＩビットは「１」であり、インバ
ータ１２３によって反転さ扛る７５ｓら、モジュール１
０２ＨＩの選択入力は必然的に低いレベルになり、そｎ
によってこのモジュールを選択さ扛、モジュール１０２
ＬＯは選択さ扛ない。
マーカ・ビットが「１コの場合、ＡＮＤゲート１０５は
イネーブルさ扛、バスＩＭＬ−１上のチャンネル４６の
内容はモジュール１０２ＨＩの記憶場所６５にロードさ
ｎる。マーカ・ビットが「０」の場合には、ＡＮＤゲー
ト１０５は禁止さ扛、全Ｏバ・イトが前記記憶場所にロ
ードされる。
イネーブルさ扛、バスＩＭＬ−１上のチャンネル４６の
内容はモジュール１０２ＨＩの記憶場所６５にロードさ
ｎる。マーカ・ビットが「０」の場合には、ＡＮＤゲー
ト１０５は禁止さ扛、全Ｏバ・イトが前記記憶場所にロ
ードされる。
フレームｎ ＋ １において、Ｒ／Ｗ信号は高いレベル
にあり、デマルチプレク？１０１はバスＩＭＬ−１をバ
ス１０７に接続し、マルチプレクサ１１４はバス１１０
．１１１をバス６８．３９に接続し、マルチプレクサ１
１７はバス６２−その内容はカウンタ６０のカウントの
最上位８ビツトから成るーを記憶モジュールｌ０２ＬＯ
および１０２ＨＩのアドレス人力罠接続する。Ｒ／Ｗ信
号は低いレベルであり、ＡＮＤゲート１２１および１２
４を介して前記両モジュールを選択する。
にあり、デマルチプレク？１０１はバスＩＭＬ−１をバ
ス１０７に接続し、マルチプレクサ１１４はバス１１０
．１１１をバス６８．３９に接続し、マルチプレクサ１
１７はバス６２−その内容はカウンタ６０のカウントの
最上位８ビツトから成るーを記憶モジュールｌ０２ＬＯ
および１０２ＨＩのアドレス人力罠接続する。Ｒ／Ｗ信
号は低いレベルであり、ＡＮＤゲート１２１および１２
４を介して前記両モジュールを選択する。
モジュール１０２ＬＯおよび１０２Ｈ工の内容はカウン
タ６０のカウントの最上位８ビツトの制御の下に同時に
かつ順次に読出さ扛、ＬＯおよびＨＩのモジュールの記
憶場所０の内容はＬＯおよびＨＩのバスの交換チャンネ
ルθ上に置かｎ、こｎに続いて記憶場所１の内容が来る
。以下同様である。読出さｎ之後、各々の記憶場所は、
前に説明したように０にリセットさ扛る。フレームｎ＋
１の持続期間を通して、Ｒ／Ｗ信号は高いレベルである
５、一定の交換タイム・スロットにおいて、４゜０９６
ＭＨｚのタイミング信号は連続的に゛高いレベルおよび
低いレベルである。交換タイム・スロットの前半におい
て、ＡＮＤゲート１２６の出力は高いレベルであり、記
憶モジュール１０２ＬＯおよび１０２ＨＩを読取モード
にセットする。このタイム・スロットの後半において、
ＡＮＤゲート１２６の出力はイ氏いレベルであり、モジ
ュール１０２ＬＯおよび１−０２ ＨＩを書込モードに
セットする。Ｒ／ Ｗ信号は低いレベルであるから、Ａ
ＮＤゲート１０５の出力は必然的（で低いレベルになり
、読出さ′ｎたばかりのアドレス指定さ扛た記憶場所に
全Ｄバイトが書込ま扛る。
タ６０のカウントの最上位８ビツトの制御の下に同時に
かつ順次に読出さ扛、ＬＯおよびＨＩのモジュールの記
憶場所０の内容はＬＯおよびＨＩのバスの交換チャンネ
ルθ上に置かｎ、こｎに続いて記憶場所１の内容が来る
。以下同様である。読出さｎ之後、各々の記憶場所は、
前に説明したように０にリセットさ扛る。フレームｎ＋
１の持続期間を通して、Ｒ／Ｗ信号は高いレベルである
５、一定の交換タイム・スロットにおいて、４゜０９６
ＭＨｚのタイミング信号は連続的に゛高いレベルおよび
低いレベルである。交換タイム・スロットの前半におい
て、ＡＮＤゲート１２６の出力は高いレベルであり、記
憶モジュール１０２ＬＯおよび１０２ＨＩを読取モード
にセットする。このタイム・スロットの後半において、
ＡＮＤゲート１２６の出力はイ氏いレベルであり、モジ
ュール１０２ＬＯおよび１−０２ ＨＩを書込モードに
セットする。Ｒ／ Ｗ信号は低いレベルであるから、Ａ
ＮＤゲート１０５の出力は必然的（で低いレベルになり
、読出さ′ｎたばかりのアドレス指定さ扛た記憶場所に
全Ｄバイトが書込ま扛る。
出力接続によってリング上の交換チャンネルのどれかの
内容が出力インタフェース・リンクＯＬのど扛かにある
チャンネルに転送さ牡る。交換チャンネルの内容はカウ
ンタ６０の制御の下に出力バツファ０Ｂ−１にロードさ
扛、出力ハツファ０Ｂ−１の内容はアドレス・ポインタ
・メモリ６１に記憶さｎた出力／局所ポインタの制御の
下に読出さする。実際には、出カバソファ０Ｂ−１は２
ツノバツフア一人カバソファーＢ−１を含ムハソファと
同様にフリップフロップ・モードで動作する−から成る
。
内容が出力インタフェース・リンクＯＬのど扛かにある
チャンネルに転送さ牡る。交換チャンネルの内容はカウ
ンタ６０の制御の下に出力バツファ０Ｂ−１にロードさ
扛、出力ハツファ０Ｂ−１の内容はアドレス・ポインタ
・メモリ６１に記憶さｎた出力／局所ポインタの制御の
下に読出さする。実際には、出カバソファ０Ｂ−１は２
ツノバツフア一人カバソファーＢ−１を含ムハソファと
同様にフリップフロップ・モードで動作する−から成る
。
フレームｎにおいて、バッファ５４は１込まれるが、バ
ッファ５５の内容は読出さ扛るものとす扛ば、Ｒ／Ｗ信
号は低いレベルであり、デマルチ◆ プレクサ４７はバス４５．４６をバス４８．４９に接続
し、マルチプレクサ５８はバス５７をバス８１に接続し
、そしてマルチプレクサ６６はバス６２をバス６７−そ
ｎ自身は記憶モジュール５４ＬＯおよび５４ＨＩのアド
レス入力に接続される−に接続する。Ｒ／Ｗ信号は低い
レベルであるから、この信号は前記モジュールを書込モ
ードにし、それらをＡＮＤゲート６９および７２を介し
て選択するように作用する。モジュール５４ＬＯおよび
５４ＨＩはカウンタ６０の制御の下に同時かつ順次に書
込まｎ、バス６２および６３上の交換チャンネル０の内
容はモジュール５４ＬＯおよび５４ＨＩの記憶場所に記
憶さた交）チャンネル１の内容はモジュール５４ＬＯお
よび５４Ｈ■の記憶場所に記憶さｎる。以下同様である
。
ッファ５５の内容は読出さ扛るものとす扛ば、Ｒ／Ｗ信
号は低いレベルであり、デマルチ◆ プレクサ４７はバス４５．４６をバス４８．４９に接続
し、マルチプレクサ５８はバス５７をバス８１に接続し
、そしてマルチプレクサ６６はバス６２をバス６７−そ
ｎ自身は記憶モジュール５４ＬＯおよび５４ＨＩのアド
レス入力に接続される−に接続する。Ｒ／Ｗ信号は低い
レベルであるから、この信号は前記モジュールを書込モ
ードにし、それらをＡＮＤゲート６９および７２を介し
て選択するように作用する。モジュール５４ＬＯおよび
５４ＨＩはカウンタ６０の制御の下に同時かつ順次に書
込まｎ、バス６２および６３上の交換チャンネル０の内
容はモジュール５４ＬＯおよび５４ＨＩの記憶場所に記
憶さた交）チャンネル１の内容はモジュール５４ＬＯお
よび５４Ｈ■の記憶場所に記憶さｎる。以下同様である
。
フレームｎ＋１において、Ｒ／Ｗ信号は高いレベルであ
り、マルチプレクサ５８はバス５６をバス８１に接続し
、デマルチプレクサ４７はバス４５．４６をバス５０．
５１に接続し、そしてマルチプレクサ６３はバス６６を
バス６７−そｎ自身はモジュール５４ＬＯおよび５４Ｈ
Ｉのアドレス入力に接続さ牡ている−に接続する。Ｒ／
Ｗ信号は高いレベルであるから、記憶モジュール５４Ｌ
Ｏおよび５４Ｉ（Ｉは読取モードの動作にセットされ、
その内容は次のように読取ら扛る。モジュール５４ＬＯ
の記憶場所４５に記憶されていた、ＬＯババス上交換チ
ャンネル４５の内容ババスＯＭＬ−ｉのチャンネル３０
０に転送されることになっているものとすｎば、カウン
タ６ｏがカウント６００に達すると、アドレス・ポイン
タ・メモリ６１の記憶場所３００に記憶さｔ′した出力
／局所ポインタが読出さｎる。このポインタは下記の構
成を有するニ アドレス・ビット：００１０１１０１ ＬＯ／ＨＩビツト二〇 局所ビット 二〇 マーカ・ビット ：１または〇 アドレス・フィールドはアドレス「４５Ｊを指定し、Ｌ
Ｏ／ＨＩビットはモジュール５４ＬＯを指定する。局所
ビットは０であるから、出カバソファ０Ｂ−１を構成す
る記憶モジュールにあるデータ出力ゲートをイネーブル
する。マーカ・ビットがｒＩＪの場合、ＡＮＤゲート８
ｏ！／′ｉイネーブルされ、モジュール５４ＬＯの記憶
場所の内容はバー７ＳＯＭＬ−１に出力さｎる。マーカ
・ビットが「ｏｒの場合、ＡＮＤゲート８ｏの出力は必
然的に０になり、全０バイトがバスＯＭＬ−１に出力さ
ｎる。
り、マルチプレクサ５８はバス５６をバス８１に接続し
、デマルチプレクサ４７はバス４５．４６をバス５０．
５１に接続し、そしてマルチプレクサ６３はバス６６を
バス６７−そｎ自身はモジュール５４ＬＯおよび５４Ｈ
Ｉのアドレス入力に接続さ牡ている−に接続する。Ｒ／
Ｗ信号は高いレベルであるから、記憶モジュール５４Ｌ
Ｏおよび５４Ｉ（Ｉは読取モードの動作にセットされ、
その内容は次のように読取ら扛る。モジュール５４ＬＯ
の記憶場所４５に記憶されていた、ＬＯババス上交換チ
ャンネル４５の内容ババスＯＭＬ−ｉのチャンネル３０
０に転送されることになっているものとすｎば、カウン
タ６ｏがカウント６００に達すると、アドレス・ポイン
タ・メモリ６１の記憶場所３００に記憶さｔ′した出力
／局所ポインタが読出さｎる。このポインタは下記の構
成を有するニ アドレス・ビット：００１０１１０１ ＬＯ／ＨＩビツト二〇 局所ビット 二〇 マーカ・ビット ：１または〇 アドレス・フィールドはアドレス「４５Ｊを指定し、Ｌ
Ｏ／ＨＩビットはモジュール５４ＬＯを指定する。局所
ビットは０であるから、出カバソファ０Ｂ−１を構成す
る記憶モジュールにあるデータ出力ゲートをイネーブル
する。マーカ・ビットがｒＩＪの場合、ＡＮＤゲート８
ｏ！／′ｉイネーブルされ、モジュール５４ＬＯの記憶
場所の内容はバー７ＳＯＭＬ−１に出力さｎる。マーカ
・ビットが「ｏｒの場合、ＡＮＤゲート８ｏの出力は必
然的に０になり、全０バイトがバスＯＭＬ−１に出力さ
ｎる。
局所接続によって入力インタフェース・リンクＩＬのと
ｔか１つの交換チャンネルの内容は出力インタフェース
・リンクＯＬのどｎか１′口にあるチャンネルに転送さ
れる。バスエＭＬ−１上の５１２チヤンネルノ内容はタ
イム・スロット・カウンタ（カウンタ６０）の制御の下
に局所バッファＬＢ−ｉに整然とロードさｎ、局所バッ
ファＩ、Ｂ−１の内容は出力／局所ポインタの制御の下
に読出される。バッファＬＢ−ＩＵ入カバッファＩＢ−
１および出力バッ７ア０Ｂ−ＩＫ類・似しているので、
その詳細な説明は行゛なゎない。
ｔか１つの交換チャンネルの内容は出力インタフェース
・リンクＯＬのどｎか１′口にあるチャンネルに転送さ
れる。バスエＭＬ−１上の５１２チヤンネルノ内容はタ
イム・スロット・カウンタ（カウンタ６０）の制御の下
に局所バッファＬＢ−ｉに整然とロードさｎ、局所バッ
ファＩ、Ｂ−１の内容は出力／局所ポインタの制御の下
に読出される。バッファＬＢ−ＩＵ入カバッファＩＢ−
１および出力バッ７ア０Ｂ−ＩＫ類・似しているので、
その詳細な説明は行゛なゎない。
フレームｎにおいて、バッファ９４は次のように書込ま
ｎる。最初の４８８ナノ秒のタイム・スロットにおいて
、バス６７を介して両記憶モジュ−ル９４ＬＯおよび９
４ＨＩにアドレス０が供給される。このタイム・スロッ
トの前半において、線７５２上のカウンタ６０のカウン
トの最下位ビットは「０」であり、記憶モジュール９ｊ
ＬＯだけが選択さｎ、そしてバスＩＭＬ−１上のチャン
ネル０はモジュール９４ＬＯの記ｆｊＬｈＪＪ所０にロ
ードさ扛る。前記タイム・スロットの後半ばおいて、カ
ウンタ６０の最下位ビットは「１」であり、記憶モジュ
ール９４ＨＩだけが選択され、そしてバｘＩＭＬ−１上
のチャンネル１はモジュール９５ＨＩの記憶場所Ｏにロ
ードされる。このプロセスはフレームｎの期間を通じて
反復される。
ｎる。最初の４８８ナノ秒のタイム・スロットにおいて
、バス６７を介して両記憶モジュ−ル９４ＬＯおよび９
４ＨＩにアドレス０が供給される。このタイム・スロッ
トの前半において、線７５２上のカウンタ６０のカウン
トの最下位ビットは「０」であり、記憶モジュール９ｊ
ＬＯだけが選択さｎ、そしてバスＩＭＬ−１上のチャン
ネル０はモジュール９４ＬＯの記ｆｊＬｈＪＪ所０にロ
ードさ扛る。前記タイム・スロットの後半ばおいて、カ
ウンタ６０の最下位ビットは「１」であり、記憶モジュ
ール９４ＨＩだけが選択され、そしてバｘＩＭＬ−１上
のチャンネル１はモジュール９５ＨＩの記憶場所Ｏにロ
ードされる。このプロセスはフレームｎの期間を通じて
反復される。
フレームｎ＋１において、バッファ９４およびバッファ
５４−出力バソファ０Ｂ−１の一部分を形成する−は同
時に出力／局所ポインタによってアドレス指定さｎ、各
々の出力／局所ポインタにある局所ビットはバッファ９
４および５４のどちらが読出されるべきかを決定する。
５４−出力バソファ０Ｂ−１の一部分を形成する−は同
時に出力／局所ポインタによってアドレス指定さｎ、各
々の出力／局所ポインタにある局所ビットはバッファ９
４および５４のどちらが読出されるべきかを決定する。
例えば、バスＩＭＬ−１上のチャンネル１２０がバスＯ
ＭＬ−１上のチャンネル４０に接続されることになって
いる場合、アドレス・ポインタ・メモリ６１から読出さ
れた出力／局所ポインタは、カウンタ６０がカウント４
０に達したとき下記の構成を有するニアドレス・ビット
：ＤＯ１１１１００ ＬＯ／ＨＩビット：０ 局所ビット ：１ マーカ・ビット ＝１またはＯ アドレス・フィールドはアドレス［ＤＪを指定し、Ｌ
Ｏ／ＨＩビットはモジュール９４ＬＯを指定する。線７
９上の局所ビットは「１」であるので、モジュール９４
ＬＯと並列にアドレス指定されるモジュール５４ＬＯの
出力は禁止さｎ、モジュール９４ＬＯの出力はイネーブ
ルされる。従って、モジュール９４ＬＯの記憶場所６０
の内容、すなわち、バスＩＭＬ−１上のチャンネル１２
０の内容はバス８１に出力さｎる。マーカ・ビットがｒ
ｉＪの場合、ＡＮＤゲート８Ｑはイネーブルサ扛、バス
８１はバスＯＭＬ−１に接続される。
ＭＬ−１上のチャンネル４０に接続されることになって
いる場合、アドレス・ポインタ・メモリ６１から読出さ
れた出力／局所ポインタは、カウンタ６０がカウント４
０に達したとき下記の構成を有するニアドレス・ビット
：ＤＯ１１１１００ ＬＯ／ＨＩビット：０ 局所ビット ：１ マーカ・ビット ＝１またはＯ アドレス・フィールドはアドレス［ＤＪを指定し、Ｌ
Ｏ／ＨＩビットはモジュール９４ＬＯを指定する。線７
９上の局所ビットは「１」であるので、モジュール９４
ＬＯと並列にアドレス指定されるモジュール５４ＬＯの
出力は禁止さｎ、モジュール９４ＬＯの出力はイネーブ
ルされる。従って、モジュール９４ＬＯの記憶場所６０
の内容、すなわち、バスＩＭＬ−１上のチャンネル１２
０の内容はバス８１に出力さｎる。マーカ・ビットがｒ
ｉＪの場合、ＡＮＤゲート８Ｑはイネーブルサ扛、バス
８１はバスＯＭＬ−１に接続される。
マーカ・ビットが「０」の場合、ＡＮＤゲート８０の出
力は必然的に０になり、全０バイトがＯＭＬ−１に出力
さｎる。
力は必然的に０になり、全０バイトがＯＭＬ−１に出力
さｎる。
第６図には、第１図のリング制御装置１１の詳細なブロ
ック図が示さ扛ている。リング制御装置１１の上流のバ
ス１０ＨＩおよび１０ＬＯならびに同期ループ１２上の
信号は、リング制御装置１１の下流にあるタイミング信
号の閉ループ１５を介して受取った２、０４８ＭＨｚの
タイミング信号の制御の下に１７ステージの入力レジス
タ１７０に供給される。このタイミング信号は以下、２
ＭＣＲ信号と呼ぶ。バス１０ＬＯ１１０ＨＩに相当する
入力レジスタ１７０の出力は２つのバス１７１．１７２
を介して、各々が２５６Ｘ８ビツトを記憶し、バッファ
１７３を構成する２つの記憶モジュール１７５ＬＯおよ
び１７５ＨＩのデータ入力に供給さ扛る。記憶モジュー
ル１７３ＬＯおよび１７３ＨＩのデータ出力は２つのバ
ス１７４および１７５を介して、送信さ扛るフレーム同
期信号も受取る１７ステージの出力レジスタ１７６に供
給さｎる。線１７を介してマスク・タイミング装置１ろ
によって供給さｎたこの信号は以下ＴＦＳ信号と呼ぶ。
ック図が示さ扛ている。リング制御装置１１の上流のバ
ス１０ＨＩおよび１０ＬＯならびに同期ループ１２上の
信号は、リング制御装置１１の下流にあるタイミング信
号の閉ループ１５を介して受取った２、０４８ＭＨｚの
タイミング信号の制御の下に１７ステージの入力レジス
タ１７０に供給される。このタイミング信号は以下、２
ＭＣＲ信号と呼ぶ。バス１０ＬＯ１１０ＨＩに相当する
入力レジスタ１７０の出力は２つのバス１７１．１７２
を介して、各々が２５６Ｘ８ビツトを記憶し、バッファ
１７３を構成する２つの記憶モジュール１７５ＬＯおよ
び１７５ＨＩのデータ入力に供給さ扛る。記憶モジュー
ル１７３ＬＯおよび１７３ＨＩのデータ出力は２つのバ
ス１７４および１７５を介して、送信さ扛るフレーム同
期信号も受取る１７ステージの出力レジスタ１７６に供
給さｎる。線１７を介してマスク・タイミング装置１ろ
によって供給さｎたこの信号は以下ＴＦＳ信号と呼ぶ。
バス１７４．１７５および線１７に対応する出力レジス
タ１７６の出力はそれぞ扛、リング制御装置１１の下流
にあるバス１０ＬＯ１１０ＨＩおよび同期ループ１２に
接続さ扛る。マスタ・タイミング装置１３から線１４を
介して供給され、２ＭＣＴ信号と呼ばれる２、 ０４８
ＭＨｚのタイミング信号のインバータ１７８による反
転から生じる、「−２ＭＣＴ Ｊ信号と呼ばれるタイミ
ング信号の側脚の下に、バス１７４．１７５および線１
７上の信号は出力レジスタ１７６に供給さ扛る。フレー
ムの同期ループ１２に対応する入力レジスタ１７０の出
力は線１７９を介してＤタイプのソリツブフロップ１８
０のＤ入力に接続さｎる。
タ１７６の出力はそれぞ扛、リング制御装置１１の下流
にあるバス１０ＬＯ１１０ＨＩおよび同期ループ１２に
接続さ扛る。マスタ・タイミング装置１３から線１４を
介して供給され、２ＭＣＴ信号と呼ばれる２、 ０４８
ＭＨｚのタイミング信号のインバータ１７８による反
転から生じる、「−２ＭＣＴ Ｊ信号と呼ばれるタイミ
ング信号の側脚の下に、バス１７４．１７５および線１
７上の信号は出力レジスタ１７６に供給さ扛る。フレー
ムの同期ループ１２に対応する入力レジスタ１７０の出
力は線１７９を介してＤタイプのソリツブフロップ１８
０のＤ入力に接続さｎる。
７リツプフロツプ１８０のＣ入力はインバータ１８１に
よる２ＭＣＲ信号の反転によって得ら扛た信号（以下、
［−２ＭＣＲＪ信号と呼ぶ）を受取る。２ＭＣＲ信号は
入力として８ビツトの入力アドレス・カウンタＩＡＣ−
フリップフロップ１８０の出力によって０にリセットさ
れる−に与えら扛る。−２ＭＣＴ信号は゛入力として出
力アドレス・カウンタＯＡＣに与えら扛、その出力はＡ
ＮＤゲート１８２に送らｎる。カウンターＡＣの出力は
ＡＮＤゲート１８６に送ら牡る。ＡＮＤゲート１８３お
よび１８２の出力は相互に且つノくス１８４に接続さ牡
、バス１８４は記憶モジュール１７３ＬＯおよび１７３
ＨＩのアドレス入力に接続さｎる。１６．３８４ＭＨｚ
のタイミング信号（以下、１６ＭＣＴ信号という）はマ
スク・タイミング装置１６からカウンター８５に与えら
ｎ、４０９６ＭＨｚの信号（以下、４ＭＣＴ信号という
）、その反転信号（以下、−４ＭＣＴ信号という）およ
び８．１９２ＭＨｚの信号（以下、８ＭＣＴ信号Ｙいう
）がカウンター８５から取出される。−４ＭＣＴ信号は
モジュール１７３ＬＯおよび１７６Ｈ■の読取／書込入
力ならびにＡＮＤゲート１８２に与えら扛、４ ’Ｍ
ＣＴ信号はＡＮＤゲート１８３に与えられる。１６ＭＣ
Ｔ、８ＭＣＴ、４ＭＣＴ。
よる２ＭＣＲ信号の反転によって得ら扛た信号（以下、
［−２ＭＣＲＪ信号と呼ぶ）を受取る。２ＭＣＲ信号は
入力として８ビツトの入力アドレス・カウンタＩＡＣ−
フリップフロップ１８０の出力によって０にリセットさ
れる−に与えら扛る。−２ＭＣＴ信号は゛入力として出
力アドレス・カウンタＯＡＣに与えら扛、その出力はＡ
ＮＤゲート１８２に送らｎる。カウンターＡＣの出力は
ＡＮＤゲート１８６に送ら牡る。ＡＮＤゲート１８３お
よび１８２の出力は相互に且つノくス１８４に接続さ牡
、バス１８４は記憶モジュール１７３ＬＯおよび１７３
ＨＩのアドレス入力に接続さｎる。１６．３８４ＭＨｚ
のタイミング信号（以下、１６ＭＣＴ信号という）はマ
スク・タイミング装置１６からカウンター８５に与えら
ｎ、４０９６ＭＨｚの信号（以下、４ＭＣＴ信号という
）、その反転信号（以下、−４ＭＣＴ信号という）およ
び８．１９２ＭＨｚの信号（以下、８ＭＣＴ信号Ｙいう
）がカウンター８５から取出される。−４ＭＣＴ信号は
モジュール１７３ＬＯおよび１７６Ｈ■の読取／書込入
力ならびにＡＮＤゲート１８２に与えら扛、４ ’Ｍ
ＣＴ信号はＡＮＤゲート１８３に与えられる。１６ＭＣ
Ｔ、８ＭＣＴ、４ＭＣＴ。
２ＭＣＴ、−２ＭＣＴおよび２ＭＣＲ信号は書込周期選
択装置１８乙に与えられ、その出力は線１８７を介して
モジュール１７３ＬＯおよび１７３ＨＩの選択入力に接
続される。書込周期選択装置１８乙において、８ＭＣＴ
および１６ＭＣＴ信号はそｎぞｆｉＤタイプのフリップ
フロップ１８８のＤおよびＣ入力に与えろｎ、その「真
数」出力はＳＴＧと呼ば扛る信号を生じる。ＳＴＧ信号
は線１８９を介してＯＲゲート１９０の１つの入力に与
えられる。その出力は線１８７に接続さ扛る。
択装置１８乙に与えられ、その出力は線１８７を介して
モジュール１７３ＬＯおよび１７３ＨＩの選択入力に接
続される。書込周期選択装置１８乙において、８ＭＣＴ
および１６ＭＣＴ信号はそｎぞｆｉＤタイプのフリップ
フロップ１８８のＤおよびＣ入力に与えろｎ、その「真
数」出力はＳＴＧと呼ば扛る信号を生じる。ＳＴＧ信号
は線１８９を介してＯＲゲート１９０の１つの入力に与
えられる。その出力は線１８７に接続さ扛る。
２ＭＣＴおよび８ＭＣＴ信号はそｎぞ′ｔ′ＬＤタイプ
のフリプフロツプ１９１のＤおよびＣ＼力に与えらｎ、
その「真数」出力はＷＣＧと呼ばしる信号を生じる。Ｗ
ＣＣ信号はＤタイプ選択のフリップフロップ１９２のＤ
入力に供給さ扛る。フリップフロップ１９２のＣ入力は
２ＭＣＲ信号を受取る。２ＭＣＴおよび４ＭＣＴ信号は
そｎぞｎＤタイプのフリップフロップ１９６のＤおよび
Ｃ入力に与えら扛、その「真数」出力はＱＵＡＤと呼ば
ｎる信号を生じる。ＱＵＡＤ信号はフリップフロップ１
９２の「真数」出力とともにＡＮＤゲート１９４に与え
ら扛る。−２ＭＣＴ信号およびフリップフロップ１９２
の「補数」出力はＡＮＤゲート１９５に送ら扛る。ＡＮ
Ｄゲート１９４および１９５の出力はＯＲゲート１９６
に送ら扛、その出力は線１９７を介してＯＲゲート１９
０に送られる。
のフリプフロツプ１９１のＤおよびＣ＼力に与えらｎ、
その「真数」出力はＷＣＧと呼ばしる信号を生じる。Ｗ
ＣＣ信号はＤタイプ選択のフリップフロップ１９２のＤ
入力に供給さ扛る。フリップフロップ１９２のＣ入力は
２ＭＣＲ信号を受取る。２ＭＣＴおよび４ＭＣＴ信号は
そｎぞｎＤタイプのフリップフロップ１９６のＤおよび
Ｃ入力に与えら扛、その「真数」出力はＱＵＡＤと呼ば
ｎる信号を生じる。ＱＵＡＤ信号はフリップフロップ１
９２の「真数」出力とともにＡＮＤゲート１９４に与え
ら扛る。−２ＭＣＴ信号およびフリップフロップ１９２
の「補数」出力はＡＮＤゲート１９５に送ら扛る。ＡＮ
Ｄゲート１９４および１９５の出力はＯＲゲート１９６
に送ら扛、その出力は線１９７を介してＯＲゲート１９
０に送られる。
リング制御装置１１の主要な機能は交換チャンネルがリ
ングを循環するのに要する時間が一定で１２５マイクロ
秒に等しいことを保証することである。リング制御装置
１１は基準信号としてマスク・タイミング装置１６によ
って生成さ′ｎｆｃ信号、すなわち２ＭＣＴタイミング
信号および送信フレーム同期（ＴＦＳ）信号を用い、こ
ｎらの信号と同期する交換チャンネルをリングに送り、
２ＭＣＲ信号および受信フレーム同期（ＲＦＳ）信号と
同期する交換チャンネルをリングから受取る。このよう
に、リング制御装置１１の機能は入力交換チャンネルを
基準信号と再同期させ、再同期さ扛たチャンネルをリン
グに送ることである。
ングを循環するのに要する時間が一定で１２５マイクロ
秒に等しいことを保証することである。リング制御装置
１１は基準信号としてマスク・タイミング装置１６によ
って生成さ′ｎｆｃ信号、すなわち２ＭＣＴタイミング
信号および送信フレーム同期（ＴＦＳ）信号を用い、こ
ｎらの信号と同期する交換チャンネルをリングに送り、
２ＭＣＲ信号および受信フレーム同期（ＲＦＳ）信号と
同期する交換チャンネルをリングから受取る。このよう
に、リング制御装置１１の機能は入力交換チャンネルを
基準信号と再同期させ、再同期さ扛たチャンネルをリン
グに送ることである。
リング制御装置１１は柔軟性のあるバッファとして動作
するバッファ１７３の周りに構成さ扛る。
するバッファ１７３の周りに構成さ扛る。
入力交換チャンネルの内容は、受取つｆｃ ２ Ｍ Ｃ
Ｒ信号と同期１．て動作するカウンタＩＡＣによって与
えられたアドレスで該バッファに記憶さｎる。
Ｒ信号と同期１．て動作するカウンタＩＡＣによって与
えられたアドレスで該バッファに記憶さｎる。
バッファの内容は、送信した２ＭＣＴ信号と同期して動
作するカウンタＯＡＣの制御の下に読出さ扛てリングに
転送される。送信および受信タイミングの間にはどんな
位相関係も存在しうるから、読取および書込動作の間に
生じることがある競合（ｃｏｎｔｅｎｔｉｏｎ）は次の
ように解決される：各々の交換タイム・スロット（４８
８ナノ秒）は６つの時間間隔、すなわち、１つのバッフ
ァ読取時間間隔および２つのバッファ書込時間間隔に分
割さｎる。バッファが実際にロードさ扛る書込時間間隔
は送信および受信タイミング信号間の位相関係の関数と
して選択さ扛る。第６図に示さｎｆｃ実施例では、各々
の交換タイム・スロットは実際上の理由で、「４分の１
時間間隔」と呼ばわる４つの等しい時間間隔、すなわち
２つの読取時間間隔−その中の１つ（ＲＥＡＤ ）だけ
が実際に用いら扛るー、および２つの書込時間間隔−Ｗ
ＡおよびＷＢと呼ばｎる−に分割さ扛る。
作するカウンタＯＡＣの制御の下に読出さ扛てリングに
転送される。送信および受信タイミングの間にはどんな
位相関係も存在しうるから、読取および書込動作の間に
生じることがある競合（ｃｏｎｔｅｎｔｉｏｎ）は次の
ように解決される：各々の交換タイム・スロット（４８
８ナノ秒）は６つの時間間隔、すなわち、１つのバッフ
ァ読取時間間隔および２つのバッファ書込時間間隔に分
割さｎる。バッファが実際にロードさ扛る書込時間間隔
は送信および受信タイミング信号間の位相関係の関数と
して選択さ扛る。第６図に示さｎｆｃ実施例では、各々
の交換タイム・スロットは実際上の理由で、「４分の１
時間間隔」と呼ばわる４つの等しい時間間隔、すなわち
２つの読取時間間隔−その中の１つ（ＲＥＡＤ ）だけ
が実際に用いら扛るー、および２つの書込時間間隔−Ｗ
ＡおよびＷＢと呼ばｎる−に分割さ扛る。
第６図の装置の動作を第７図に示さｎたタイミング図に
関連して次に詳細に説明する。バッファ１７３はその選
択入力が低いレベルのときだけアドレス指定さｎ、その
読取／書込入力が高いレベルまたは低いレベルであるか
によって、読取モードまたは書込モードヤそｎぞれ動作
する。
関連して次に詳細に説明する。バッファ１７３はその選
択入力が低いレベルのときだけアドレス指定さｎ、その
読取／書込入力が高いレベルまたは低いレベルであるか
によって、読取モードまたは書込モードヤそｎぞれ動作
する。
第１の４分の１時間間隔において、−４ＭＣＴ信号は高
いレベルであるのでバッファ１７３を読取モードにする
が、ＱＵＡＤおよび一２ＭＣＴ信号は高いレベルである
からバッファ１７Ｎ３の選択入力を必然的に高いレベル
にしバッファ１７６を禁止する。第６の４分の１時間間
隔において、−４ＭＣＴ信号は高いレベルであるのでバ
ッファ１７３を読取モードにし、ＡＮＤゲート１８２を
イネーブルする。ＱＵＡＩ）および−２ＭＣＴ信号は低
いレベルであり、線１９７を低いレベルにする。
いレベルであるのでバッファ１７３を読取モードにする
が、ＱＵＡＤおよび一２ＭＣＴ信号は高いレベルである
からバッファ１７Ｎ３の選択入力を必然的に高いレベル
にしバッファ１７６を禁止する。第６の４分の１時間間
隔において、−４ＭＣＴ信号は高いレベルであるのでバ
ッファ１７３を読取モードにし、ＡＮＤゲート１８２を
イネーブルする。ＱＵＡＩ）および−２ＭＣＴ信号は低
いレベルであり、線１９７を低いレベルにする。
線１８９上のＳＴＧ信号が低いレベルになると、バッフ
ァ１７３は線１８７の低いレベルによって選択さｎ１モ
ジユール１７５ＬＯおよび１７６Ｈ■でカウンタＯＡＣ
の内容によってアドレス指定さｎた記憶場所が読出され
てバス１７４によび１７５に転送さｎる。こｎらのバス
の内容は一２ＭＣＴ信号の次の正方向移行で出力レジス
タ（レジスタ１７６）にロードされる。
ァ１７３は線１８７の低いレベルによって選択さｎ１モ
ジユール１７５ＬＯおよび１７６Ｈ■でカウンタＯＡＣ
の内容によってアドレス指定さｎた記憶場所が読出され
てバス１７４によび１７５に転送さｎる。こｎらのバス
の内容は一２ＭＣＴ信号の次の正方向移行で出力レジス
タ（レジスタ１７６）にロードされる。
バッファをロードする第２および第４ｂ４分の１時間間
隔のどちらかの選択は、最初に各々の交換タイム・スロ
ットを第１および第２の等しい時間間隔−「待機時間」
と呼ばｎ、そｎぞ扛第２および第４の４分の１時間間隔
を含む−に分割し、次いで第１または第２の待機時間中
に入力交換チャンネルが入力レジスタ１７０にロードさ
れるかどうかにより、第４または第２の４分の１時間間
隔を選択することによって行なわｎる。入力レジスタ１
７０のローディングは２ＭＣＲ信号の正方向移行によっ
て制御さｎる。第１および第２の待機時間はＷＣＧ信号
−第１および第２０待機時間中そｔぞ扛低いレベルまた
は高いレベルである−によって決定さ扛る。ＷＣＧ信号
が２ＭＣＲ信号の正方向移行で高いレベルである場合に
は、選択のフリップフロップ１９２は「１」にセットさ
れ、その「真数」または「補数」の出力はそｎぞれ高い
レベルまたは低いレベルである。ゲート１９４．１９５
．１９６は選択フリップフロップが「１」または「０」
にセットさ扛るかどうかによってＱＵＡＤ信号または一
２ＭＣＴ信号を１１Ｊ１９７に転送する単一の選択器と
して動作する。
隔のどちらかの選択は、最初に各々の交換タイム・スロ
ットを第１および第２の等しい時間間隔−「待機時間」
と呼ばｎ、そｎぞ扛第２および第４の４分の１時間間隔
を含む−に分割し、次いで第１または第２の待機時間中
に入力交換チャンネルが入力レジスタ１７０にロードさ
れるかどうかにより、第４または第２の４分の１時間間
隔を選択することによって行なわｎる。入力レジスタ１
７０のローディングは２ＭＣＲ信号の正方向移行によっ
て制御さｎる。第１および第２の待機時間はＷＣＧ信号
−第１および第２０待機時間中そｔぞ扛低いレベルまた
は高いレベルである−によって決定さ扛る。ＷＣＧ信号
が２ＭＣＲ信号の正方向移行で高いレベルである場合に
は、選択のフリップフロップ１９２は「１」にセットさ
れ、その「真数」または「補数」の出力はそｎぞれ高い
レベルまたは低いレベルである。ゲート１９４．１９５
．１９６は選択フリップフロップが「１」または「０」
にセットさ扛るかどうかによってＱＵＡＤ信号または一
２ＭＣＴ信号を１１Ｊ１９７に転送する単一の選択器と
して動作する。
第７図はＷＣＧ信号が低いレベルにあるが２ＭＣＲ信号
の移行が生じる場合を示す。フリップフロップ１９２の
「真数」および「補数」の出力はそｎぞｎ低いレベルお
よび高いレベルでアリ、−２ＭＣＴ信号は線１９７に供
給さ扛る。第２の４分の１時間間隔においては、線１９
７上の一２ＭＣＴ信号はバッファ１７３を禁止するので
何も起きない。第６の４分の１時間間隔においては、−
２ＭＣＴ信号は低いレベルであり、バッファ１７３は前
記のように読取モードで動作する。第４の４分の１時間
間隔においては、４ＭＣＴ信号は高いレベルであるので
、カウンタエＡＣによって与えらｆｌ−たアドレスはＡ
ＮＤゲート１８３を介して記憶モジュール１７３ＬＯお
よび１７３ＨＩ −どちらも書込モードである−のア
ドレス入力に送ら扛る。ＳＴＧ信号が低いレベルになる
と、バス１７１および１７２の内容はカウンタエＡＣに
よって指示されたアドレスでモジュール１７６ＬＯおよ
び１７１ＨＩに書込まｎる。
の移行が生じる場合を示す。フリップフロップ１９２の
「真数」および「補数」の出力はそｎぞｎ低いレベルお
よび高いレベルでアリ、−２ＭＣＴ信号は線１９７に供
給さ扛る。第２の４分の１時間間隔においては、線１９
７上の一２ＭＣＴ信号はバッファ１７３を禁止するので
何も起きない。第６の４分の１時間間隔においては、−
２ＭＣＴ信号は低いレベルであり、バッファ１７３は前
記のように読取モードで動作する。第４の４分の１時間
間隔においては、４ＭＣＴ信号は高いレベルであるので
、カウンタエＡＣによって与えらｆｌ−たアドレスはＡ
ＮＤゲート１８３を介して記憶モジュール１７３ＬＯお
よび１７３ＨＩ −どちらも書込モードである−のア
ドレス入力に送ら扛る。ＳＴＧ信号が低いレベルになる
と、バス１７１および１７２の内容はカウンタエＡＣに
よって指示されたアドレスでモジュール１７６ＬＯおよ
び１７１ＨＩに書込まｎる。
２ＭＣＲ信号の正方向移行が生じるがＷＣＧは高いレベ
ルである場合には、この移行に続く第２の４分の１時間
間隔において、入力交換チャンネルの内容がバッファ１
７３に書込まれる。例えば、第７図において、２ＭＣＲ
信号の正方向移行がＴ１で生じる場合、バッファ１７３
は同じ交換タイム・スロットの第２の４分の１時間間隔
においてロードされる。２ＭＣＲ信号の正方向移行がＴ
２で生じる場合には、バッファ７６は次の交換タイム・
スロットの第２の４分の１時間間隔においてロードさｎ
る。
ルである場合には、この移行に続く第２の４分の１時間
間隔において、入力交換チャンネルの内容がバッファ１
７３に書込まれる。例えば、第７図において、２ＭＣＲ
信号の正方向移行がＴ１で生じる場合、バッファ１７３
は同じ交換タイム・スロットの第２の４分の１時間間隔
においてロードされる。２ＭＣＲ信号の正方向移行がＴ
２で生じる場合には、バッファ７６は次の交換タイム・
スロットの第２の４分の１時間間隔においてロードさｎ
る。
第８図には、マスク・タイミング装置１６およびスレー
ブ・タイミング装置１８の実施例を示すタイミング装置
のブロック図が示さ牡ている。閉ループ１５の上流部分
に存在する２、 ０４８ ＭＨｚのタイミング信号は通
常、位相比較器２０１、ループ・フィルタ２０２、およ
び１６．３８４ＭＨｚの公称周波数を有するＶＣＯ（電
圧制御発振器）２０６から成るＰＬＯ（位相ロック発振
器）２００に供給される。ＶＣＯ２０３の出力はＡＮＤ
ゲート２０４に送ら扛、その出力は２端子のスイッチ２
０５−その共通端子は線１９（第１図）に接続さ扛てい
る−のＳ端子に接続される。ＡＮＤゲート２０４の出力
は更に６ステージのカウンタ２０６に送らｎ、その出力
は線２１７を介して２端子のスイッチ２０７−その共通
端子は閉ループ１５の下流部分に接続さｎるーのＳ端子
および２端子のスイッチ１２１８のＳ端子ならびに位相
比較器２０１の他の入力に接続さ扛る。閉ループ１５お
よび線１６は後に第９図に関連して詳細に説明するタイ
ミング信号検査装置に接続され、その出力は線２０９を
介してＡＮＤゲート２０４の入力の１つに接続さｎる。
ブ・タイミング装置１８の実施例を示すタイミング装置
のブロック図が示さ牡ている。閉ループ１５の上流部分
に存在する２、 ０４８ ＭＨｚのタイミング信号は通
常、位相比較器２０１、ループ・フィルタ２０２、およ
び１６．３８４ＭＨｚの公称周波数を有するＶＣＯ（電
圧制御発振器）２０６から成るＰＬＯ（位相ロック発振
器）２００に供給される。ＶＣＯ２０３の出力はＡＮＤ
ゲート２０４に送ら扛、その出力は２端子のスイッチ２
０５−その共通端子は線１９（第１図）に接続さ扛てい
る−のＳ端子に接続される。ＡＮＤゲート２０４の出力
は更に６ステージのカウンタ２０６に送らｎ、その出力
は線２１７を介して２端子のスイッチ２０７−その共通
端子は閉ループ１５の下流部分に接続さｎるーのＳ端子
および２端子のスイッチ１２１８のＳ端子ならびに位相
比較器２０１の他の入力に接続さ扛る。閉ループ１５お
よび線１６は後に第９図に関連して詳細に説明するタイ
ミング信号検査装置に接続され、その出力は線２０９を
介してＡＮＤゲート２０４の入力の１つに接続さｎる。
閉ループ１５は更にスイッチ２１８−その共通端子は線
２１９を介してタイミング信号検査装置２０８に接続さ
れる−の端子Ｍに接続さ扛る。タイミング信号源２１０
は１６．３８４ＭＨｚの公称周波数を有するマスク水晶
発振器２１１およびその出力によって市す御さ０る１１
ステージのカウンタ２１２から成る。マスク水晶発振器
２１１の出力はスイッチ２０５のＭ端子にも接続さｎる
。カウンタ２１２の第６のステージはスイッチ２０７の
端子Ｍおよび２つのＤタイプのフリップフロップ２１３
ならびに２１４のクロック入力に接続さ扛る。カウンタ
２１２の第１１のステージはノリツブフロップ２１３の
Ｄ入力に接続さ扛、その「真」の出力はフリップフロッ
プ２１４のＤ入力に接続さｎる。フリップフロップ２１
６の「真数」出力およびフリップフロップ２１４の「補
数」出力はＡＮＤゲート２１５に送ら扛、その出力は２
端子のスイッチ２１６の端子Ｍに接続される。スイッチ
２１６の他の端子Ｓは接続さ扛ず、その共通端子は線１
７（第１図）に接続さ扛る。
２１９を介してタイミング信号検査装置２０８に接続さ
れる−の端子Ｍに接続さ扛る。タイミング信号源２１０
は１６．３８４ＭＨｚの公称周波数を有するマスク水晶
発振器２１１およびその出力によって市す御さ０る１１
ステージのカウンタ２１２から成る。マスク水晶発振器
２１１の出力はスイッチ２０５のＭ端子にも接続さｎる
。カウンタ２１２の第６のステージはスイッチ２０７の
端子Ｍおよび２つのＤタイプのフリップフロップ２１３
ならびに２１４のクロック入力に接続さ扛る。カウンタ
２１２の第１１のステージはノリツブフロップ２１３の
Ｄ入力に接続さ扛、その「真」の出力はフリップフロッ
プ２１４のＤ入力に接続さｎる。フリップフロップ２１
６の「真数」出力およびフリップフロップ２１４の「補
数」出力はＡＮＤゲート２１５に送ら扛、その出力は２
端子のスイッチ２１６の端子Ｍに接続される。スイッチ
２１６の他の端子Ｓは接続さ扛ず、その共通端子は線１
７（第１図）に接続さ扛る。
どのスレーブ・タイミング装置１８においても、スイッ
チ２０５．２０７．２１６および２１８はすべてＳの位
置にセットさ扛ており、タイミング信号源は設けらｎて
いない。閉ループ１５上の２゜０４８ＭＨｚのタイミン
グ信号はＰＬＯ２００に供給さｎ、ＰＬＯ２００はフィ
ルタさｎた１６．３８４ＭＨｚのタイミング信号を既知
の方法で生成する。
チ２０５．２０７．２１６および２１８はすべてＳの位
置にセットさ扛ており、タイミング信号源は設けらｎて
いない。閉ループ１５上の２゜０４８ＭＨｚのタイミン
グ信号はＰＬＯ２００に供給さｎ、ＰＬＯ２００はフィ
ルタさｎた１６．３８４ＭＨｚのタイミング信号を既知
の方法で生成する。
動作中、線２０９は高いレベルであり、ＰＬＯによって
生成さｎた信号は交換ユニットの全素子に線１９（第１
図）を介して供給さｎる。カウンタ２０６の出力に再生
さｎた２、 ０４８ ＭＨｚのタイミング信号が取出さ
ｎ、ＰＬＯ２０Ｄの入力に既知の方法でフィードバック
さｎるとともに閉ループ１５の下流部分にも送ら牡る。
生成さｎた信号は交換ユニットの全素子に線１９（第１
図）を介して供給さｎる。カウンタ２０６の出力に再生
さｎた２、 ０４８ ＭＨｚのタイミング信号が取出さ
ｎ、ＰＬＯ２０Ｄの入力に既知の方法でフィードバック
さｎるとともに閉ループ１５の下流部分にも送ら牡る。
タイミング信号が閉ループ１５の上流部分に存在しない
、または、タイミング信号がもはやＰＬＯ２００を正確
に制御できない、または更に一般的にはタイミング信号
が不完全である場合には、この状態はタイミング信号検
査装置２０８によって検出さ扛、線２Ｄ９は低いレベル
に移さＡ、ＡＮＤゲート２０４を禁止するとともに、閉
ループ１５の下流部分のタイミング信号および１６．３
８４ ＭＨｚの信号が交換ユニットの構成要素に供給さ
牡るのを阻止する。
、または、タイミング信号がもはやＰＬＯ２００を正確
に制御できない、または更に一般的にはタイミング信号
が不完全である場合には、この状態はタイミング信号検
査装置２０８によって検出さ扛、線２Ｄ９は低いレベル
に移さＡ、ＡＮＤゲート２０４を禁止するとともに、閉
ループ１５の下流部分のタイミング信号および１６．３
８４ ＭＨｚの信号が交換ユニットの構成要素に供給さ
牡るのを阻止する。
線２０９上の信号はまたコントローラ２０にも送らｎる
。スレーブ・タイミング装置においては、タイミング信
号検査装置２０８はまた、線１６上のフレーム同期信号
が線２１７、スイッチ２１８（Ｓの位置にセットさｎて
いる）および線２１９を介してタイミング信号検査装置
２０８に供給さｔ”Ｌ ｆｃ再生タイミング信号に同期
しているかどうかを検査する。２つの信号が同期してい
ない場合には、タイミング信号検査装置２０８は線２０
９を低いレベルに移行させる。
。スレーブ・タイミング装置においては、タイミング信
号検査装置２０８はまた、線１６上のフレーム同期信号
が線２１７、スイッチ２１８（Ｓの位置にセットさｎて
いる）および線２１９を介してタイミング信号検査装置
２０８に供給さｔ”Ｌ ｆｃ再生タイミング信号に同期
しているかどうかを検査する。２つの信号が同期してい
ない場合には、タイミング信号検査装置２０８は線２０
９を低いレベルに移行させる。
マスク・タイミング装置１６においては、スイッチ２０
５．２０７．２１６および２１８はすべてＭの位置にセ
ットさｎ、ＰＬＯ２００およびカウンタ２０６は設けら
ｎていない。１６．３８４ＭＨｚの信号はマスク水晶発
振器２１１によって供給さｎる。閉ループ１５の下流部
分に送られる２、０４８ＭＨｚのタイミング信号はカウ
ンタ２１２によって供給さｎ１カウンタ２１２の第１１
のステージに接続さｎた線上の信号は５０％の衝撃係数
を有する８ＫＨｚの信号である。この８ＫＨｚの信号は
フリップフロップ２１６の「真数」出力で２．０４８Ｍ
Ｈｚの信号と同期して得らｎる。反転さ扛、２．０４８
ＭＨｚの信号の周期、すなわち４８８ナノ秒に等しい時
間遅延さ扛た、フリップ７０ツブ２１６の出力信号はフ
リップフロップ２１４の「補数」の出力で得らｎる。こ
のようにして、ＡＮＤゲート２１５の出力に各々が４８
８ナノ秒の幅を有す／り８ＫＨ７のパルス列が得ら扛る
。このパルス列ｉｄ線１７を介してリング制御装置１１
に供給さｎるフレーム同期信号である。タイミング信号
検査装置２０８は閉ループ１５の上流部分に存在するタ
イミング信号、および線１６上のフレーム同期信号とス
イッチ２１８（Ｍの位置にセットさｎている）および線
２１９を介してタイミング信号検査装置２０８が受取っ
た閉ループ１５上のタイミング信号との同期を検査し、
異常な状態をコントローラ２０に報告する。
５．２０７．２１６および２１８はすべてＭの位置にセ
ットさｎ、ＰＬＯ２００およびカウンタ２０６は設けら
ｎていない。１６．３８４ＭＨｚの信号はマスク水晶発
振器２１１によって供給さｎる。閉ループ１５の下流部
分に送られる２、０４８ＭＨｚのタイミング信号はカウ
ンタ２１２によって供給さｎ１カウンタ２１２の第１１
のステージに接続さｎた線上の信号は５０％の衝撃係数
を有する８ＫＨｚの信号である。この８ＫＨｚの信号は
フリップフロップ２１６の「真数」出力で２．０４８Ｍ
Ｈｚの信号と同期して得らｎる。反転さ扛、２．０４８
ＭＨｚの信号の周期、すなわち４８８ナノ秒に等しい時
間遅延さ扛た、フリップ７０ツブ２１６の出力信号はフ
リップフロップ２１４の「補数」の出力で得らｎる。こ
のようにして、ＡＮＤゲート２１５の出力に各々が４８
８ナノ秒の幅を有す／り８ＫＨ７のパルス列が得ら扛る
。このパルス列ｉｄ線１７を介してリング制御装置１１
に供給さｎるフレーム同期信号である。タイミング信号
検査装置２０８は閉ループ１５の上流部分に存在するタ
イミング信号、および線１６上のフレーム同期信号とス
イッチ２１８（Ｍの位置にセットさｎている）および線
２１９を介してタイミング信号検査装置２０８が受取っ
た閉ループ１５上のタイミング信号との同期を検査し、
異常な状態をコントローラ２０に報告する。
第９図には、タイミング信号検査装置２０８の典型的な
実施例が示されている。この装置は２．０４８ＭＨｚの
タイミング信号の存在を検出するセンス回路２２０、お
よび同期を検査する同期検査回路２２１を含む。センス
回路２２０において、閉ループ１５はキャパシタＣ１の
一方の端に接続さ扛、Ｃ１の他の端は抵抗器Ｒ１を介し
て゛比較器２２２の「＋」入力に接続さ扛ている。Ｒ１
およびＣ１が共有するノード（ノードＡ）は抵抗器Ｒ２
を介して＋５ボルトの電源に接続さ扛る。一般的に、抵
抗器Ｒ１およびＲ２の抵抗値は１０Ｋｇである。ノード
ＡはまたダイオードＤ１のアノードに接続さ扛、Ｄｌの
カソードは抵抗器Ｒ６を介して＋５ボルトの電源に接続
さ扛るとともに抵抗器Ｒ４を介して接地さ扛る。一般的
に、抵抗器Ｒ３およびＲ４の抵抗値は１にΩである。大
容量（１μＦ）のキャパシタＣ６は抵抗器Ｒ４に並列に
接続さｎる。Ｒ３およびＲ４が共有するノード（）−ド
Ｂ）は比較器２２２′の「−」入力に接続さル比較器２
２２の出力はＯＲゲート２２３の入力の１つに接続され
、ＯＲゲート２２６の出力は線２０９に接続さｎる。
実施例が示されている。この装置は２．０４８ＭＨｚの
タイミング信号の存在を検出するセンス回路２２０、お
よび同期を検査する同期検査回路２２１を含む。センス
回路２２０において、閉ループ１５はキャパシタＣ１の
一方の端に接続さ扛、Ｃ１の他の端は抵抗器Ｒ１を介し
て゛比較器２２２の「＋」入力に接続さ扛ている。Ｒ１
およびＣ１が共有するノード（ノードＡ）は抵抗器Ｒ２
を介して＋５ボルトの電源に接続さ扛る。一般的に、抵
抗器Ｒ１およびＲ２の抵抗値は１０Ｋｇである。ノード
ＡはまたダイオードＤ１のアノードに接続さ扛、Ｄｌの
カソードは抵抗器Ｒ６を介して＋５ボルトの電源に接続
さ扛るとともに抵抗器Ｒ４を介して接地さ扛る。一般的
に、抵抗器Ｒ３およびＲ４の抵抗値は１にΩである。大
容量（１μＦ）のキャパシタＣ６は抵抗器Ｒ４に並列に
接続さｎる。Ｒ３およびＲ４が共有するノード（）−ド
Ｂ）は比較器２２２′の「−」入力に接続さル比較器２
２２の出力はＯＲゲート２２３の入力の１つに接続され
、ＯＲゲート２２６の出力は線２０９に接続さｎる。
動作中、ノードＢは２．５ボルトの基準電位にある。入
力の閉ループ１１５上にタイミング信号が存在しないと
き、キャパシタＣ１は閉ループ１５をセンス回路２２０
の残りの部分から分離し、ノードＡはノードＢの電位に
ダイオードＤ１の両端の電位差を加えたものと同じ電位
、すなわち約３．２ボルトになる。比較器２２２の出力
はそのとき高いレベルであり、エラー状態を表わす。閉
ループ１５上にタイミング信号が存在するとき、タイミ
ング信号はキャパシタｃ１によって微分さ扛るが、ダイ
オードＤｌ抵抗器Ｒ６、Ｒ４およびキャパシタＣ３から
成る回路は正の信号に対して低インピーダンスであるか
ら、前記微分によって主として負のパルス列から成る信
号がノードＡに現わｎる。この信号はＲ１、Ｒ２および
Ｃ２がら成る積分回路によって積分さ扛、ノードＣに負
電圧が現わｎる。積分器の時定数は、正しいタイミング
信号が入力の閉ループ１５上に存在するときはいつでも
、ノードＣの電圧はノードＢの基準電圧よりも低く、比
較器２２２の出力に低いレベルの信号が得られるように
選択さｎている。閉ループ１５上のタイミング信号の期
間が長すぎる場合には、ノードＣの電位はノードＢの基
準電圧よりも高くなり、比較器２２２の出力は高いレベ
ルになってエラー状態を表示する。
力の閉ループ１１５上にタイミング信号が存在しないと
き、キャパシタＣ１は閉ループ１５をセンス回路２２０
の残りの部分から分離し、ノードＡはノードＢの電位に
ダイオードＤ１の両端の電位差を加えたものと同じ電位
、すなわち約３．２ボルトになる。比較器２２２の出力
はそのとき高いレベルであり、エラー状態を表わす。閉
ループ１５上にタイミング信号が存在するとき、タイミ
ング信号はキャパシタｃ１によって微分さ扛るが、ダイ
オードＤｌ抵抗器Ｒ６、Ｒ４およびキャパシタＣ３から
成る回路は正の信号に対して低インピーダンスであるか
ら、前記微分によって主として負のパルス列から成る信
号がノードＡに現わｎる。この信号はＲ１、Ｒ２および
Ｃ２がら成る積分回路によって積分さ扛、ノードＣに負
電圧が現わｎる。積分器の時定数は、正しいタイミング
信号が入力の閉ループ１５上に存在するときはいつでも
、ノードＣの電圧はノードＢの基準電圧よりも低く、比
較器２２２の出力に低いレベルの信号が得られるように
選択さｎている。閉ループ１５上のタイミング信号の期
間が長すぎる場合には、ノードＣの電位はノードＢの基
準電圧よりも高くなり、比較器２２２の出力は高いレベ
ルになってエラー状態を表示する。
同期検査回路２２１はＤタイプのフリップフロップ２２
５全含み、そのＤ入力は線１６を介して同期ループ１２
上のフレーム同期信号を受取り、そのＣ入力は線２１９
を介して２．０４８ＭＨｚの信号を受取る。フリップフ
ロップ２２５の「真」の出力は８ステージのカウンタ２
２６−その入力は線２１９上の信号を受取る−のリセッ
ト入力に加えられる。フリップフロップ２２５の「真」
の出力およびカウンタ２２６の「キャリ」出力は入力と
して排他的ＯＲゲート２２７に供給さｎ、その出力はＤ
タイプの７リツプフロツプ２２８のＤ入力に与えらｎる
。フリップフロップ２２８のＣ入力は線２１９に接続さ
ｎ、その出力はＯＲゲート２２３に供給さｎる。
５全含み、そのＤ入力は線１６を介して同期ループ１２
上のフレーム同期信号を受取り、そのＣ入力は線２１９
を介して２．０４８ＭＨｚの信号を受取る。フリップフ
ロップ２２５の「真」の出力は８ステージのカウンタ２
２６−その入力は線２１９上の信号を受取る−のリセッ
ト入力に加えられる。フリップフロップ２２５の「真」
の出力およびカウンタ２２６の「キャリ」出力は入力と
して排他的ＯＲゲート２２７に供給さｎ、その出力はＤ
タイプの７リツプフロツプ２２８のＤ入力に与えらｎる
。フリップフロップ２２８のＣ入力は線２１９に接続さ
ｎ、その出力はＯＲゲート２２３に供給さｎる。
動作中、線２１９に存在するタイミング信号に同期さ′
ｎた８ＫＨｚの信号はカウンタ２２６の「キャリ」出力
で得られる。この８ＫＨｚの信号が線１６上のフレーム
同期信号に同期している場合は、正しい動作を示す低い
レベルの出力信号が排他的ＯＲゲート２２７によって生
じる。そうでない場合には、排他的ＯＲゲート２２７は
エラー状態を示す高いレベルの出力信号を生じる。高い
レベルの出力信号はフリップフロップ２２８およびＯＲ
ゲート２２６を経て線２０９に転送さ扛る。
ｎた８ＫＨｚの信号はカウンタ２２６の「キャリ」出力
で得られる。この８ＫＨｚの信号が線１６上のフレーム
同期信号に同期している場合は、正しい動作を示す低い
レベルの出力信号が排他的ＯＲゲート２２７によって生
じる。そうでない場合には、排他的ＯＲゲート２２７は
エラー状態を示す高いレベルの出力信号を生じる。高い
レベルの出力信号はフリップフロップ２２８およびＯＲ
ゲート２２６を経て線２０９に転送さ扛る。
第１図は本発明が組込ま扛ている交換ネットワークの一
般的な配列の概要図、 第２図は第１図の交換ネットワークにおけるデータ・フ
ローの概要図、 第６図は交換モジュール５Ｍ−１およびＳＭ−Ｎにそれ
ぞれ接続さｎた２つのステーションＡおよびＢの間に設
定さｔ″した両方向性通信の概要図、第４図は第４Ａ〜
４Ｆ図の配置関係を示す図、第４Ａ〜４Ｆ図は交換モジ
ュールのブロック図、第５図は第４Ａ〜４Ｆ図の交換モ
ジュールの動作に関連するタイミング図、 第６図は第１図のリング制御装置１１のブロック図、 第７図は第６図のループ制御装置の動作に関連するタイ
ミング図、 第８図は第１図のタイミング装置１３および１８の典型
的な実施例を示す図、 第９図は第８図のタイミング信号検査装置２０８のブロ
ック図である。 １０・・・・リング、１１・・・・リング制御装置、１
２・・・・同期ループ、１６・・・・マスタ・タイミン
グ装置、１５・・・・閉ループ、１８・・・・スレーブ
・タイミング装置、２０・・・・コントローラ、３１・
・・・入力レジスタ、６５・・・・出力レジスタ、４０
．４１・・・・マルチプレクサ、４２・・・・論理ゲー
ト配列、４７・・・・デマルチプレクサ、５４、’５５
・・・・バッファ、５８・・・・マルチプレクサ、６０
・・・・カウンタ、６１・・・・アドレス・ポインタ・
メモリ、６５．６４・・・・マルチプレクサ、８２・・
・・デマルチプレクサ、８３・・・・非直列化器、８４
・・・・レジスタ、９１・・・・マルチプレクサ、９４
．９５・・・・ノくツファ、９８．１０１・・・・デマ
ルチプレクサ、１ｏ２．１０６・・・・バッファ、１１
４．１１７．１１８．１６１・・・・マルチプレクサ、
１５２・・・・非直列化器、１３３・１１．レジスタ、
１６５・・・・制御／タイミング装置、１３６・・・・
直列リンク、１７０・・・・入力レジスタ、１７５・・
・・バッファ、１７６・・・・出力レジスタ、１８５・
・・・カウンタ、１８６・・・・書込周期選択装置、２
００・・・・ＰＬＯ１２０１・・・・位相比較器、２０
２・・・・ループ・フィルタ、２０３・・・・ＶＣＯ１
２０６・・・・カウンタ、２０８・・・・タイミング信
号検査装置、２１０・・・・タイミング信号源、２１１
・・・・マスタ水晶発振器）２１２・・・・カウンタ、
２２０・・・・センス回路、２２１・・・・同期検査回
路、２２２・・・・比較器、２２６・・・・カウンタ。 ＦＩＧ、２ ＦＩＧ、３ フランス国０６８００カーニュ・ジ ュール・メール・シュマン・ア ・コル１１番地 ０発 明 者 ミシエル・アンリ・ポール・ペイロンネ
ンク フランス国０６６４０サン・ジャネ ・フォノ・デ・う・ペイロ
般的な配列の概要図、 第２図は第１図の交換ネットワークにおけるデータ・フ
ローの概要図、 第６図は交換モジュール５Ｍ−１およびＳＭ−Ｎにそれ
ぞれ接続さｎた２つのステーションＡおよびＢの間に設
定さｔ″した両方向性通信の概要図、第４図は第４Ａ〜
４Ｆ図の配置関係を示す図、第４Ａ〜４Ｆ図は交換モジ
ュールのブロック図、第５図は第４Ａ〜４Ｆ図の交換モ
ジュールの動作に関連するタイミング図、 第６図は第１図のリング制御装置１１のブロック図、 第７図は第６図のループ制御装置の動作に関連するタイ
ミング図、 第８図は第１図のタイミング装置１３および１８の典型
的な実施例を示す図、 第９図は第８図のタイミング信号検査装置２０８のブロ
ック図である。 １０・・・・リング、１１・・・・リング制御装置、１
２・・・・同期ループ、１６・・・・マスタ・タイミン
グ装置、１５・・・・閉ループ、１８・・・・スレーブ
・タイミング装置、２０・・・・コントローラ、３１・
・・・入力レジスタ、６５・・・・出力レジスタ、４０
．４１・・・・マルチプレクサ、４２・・・・論理ゲー
ト配列、４７・・・・デマルチプレクサ、５４、’５５
・・・・バッファ、５８・・・・マルチプレクサ、６０
・・・・カウンタ、６１・・・・アドレス・ポインタ・
メモリ、６５．６４・・・・マルチプレクサ、８２・・
・・デマルチプレクサ、８３・・・・非直列化器、８４
・・・・レジスタ、９１・・・・マルチプレクサ、９４
．９５・・・・ノくツファ、９８．１０１・・・・デマ
ルチプレクサ、１ｏ２．１０６・・・・バッファ、１１
４．１１７．１１８．１６１・・・・マルチプレクサ、
１５２・・・・非直列化器、１３３・１１．レジスタ、
１６５・・・・制御／タイミング装置、１３６・・・・
直列リンク、１７０・・・・入力レジスタ、１７５・・
・・バッファ、１７６・・・・出力レジスタ、１８５・
・・・カウンタ、１８６・・・・書込周期選択装置、２
００・・・・ＰＬＯ１２０１・・・・位相比較器、２０
２・・・・ループ・フィルタ、２０３・・・・ＶＣＯ１
２０６・・・・カウンタ、２０８・・・・タイミング信
号検査装置、２１０・・・・タイミング信号源、２１１
・・・・マスタ水晶発振器）２１２・・・・カウンタ、
２２０・・・・センス回路、２２１・・・・同期検査回
路、２２２・・・・比較器、２２６・・・・カウンタ。 ＦＩＧ、２ ＦＩＧ、３ フランス国０６８００カーニュ・ジ ュール・メール・シュマン・ア ・コル１１番地 ０発 明 者 ミシエル・アンリ・ポール・ペイロンネ
ンク フランス国０６６４０サン・ジャネ ・フォノ・デ・う・ペイロ
Claims (1)
- 【特許請求の範囲】 複数のユニット（ＳＭ−１、ＳＭ−Ｎ）が単方向性の閉
ループ・リンク（１０）によって直列に接続され、等し
い持続期間の反復するフレームによって時分割マルチプ
レックス方式で動作し、フレームの各々が複数の等しい
時間間隔に分割さｎて、その間に前記閉ループ・リンク
（１ｏ）が複数の時分割チャンネルを運ぶ通信システム
のための同期システムであって、 前記閉ループ・リンク（１０）に挿入さｎたループ制御
装置（１１）を含み、且つ ランダム・アクセス・メモリ（１７３）、前記ループ制
御装置（１１）の上流の閉ループ・リンクの内容を前記
メモリ（１７３）のデータ入力に供給する入力装置（１
７０）、 前記メモリからの出力データを前記ループ制御装置の下
流の前記閉ループ・リンクに供給する出力装置（１７６
）、 入力タイミング信号（２ＭＣＲ）の制御の下に入力アド
レスを順次生成し、且つ前記入力装置からの出力を記憶
すべき前記メモリにおける場所を指定する入力アドレス
を前記時間間隔の各々の間に供給する第１のカウンタ装
置（ＩＡＣ）、出力タイミング信号（−２ＭＣＴ）の制
御の下に出力アドレスを順次生成し、且つ前記メモリ（
１７６）の読出さ扛るべき場所を指定する出力アドレス
を前記時間間隔の各々の間に供給する第２のカウンタ装
置（ＯＡＣ）、 前記時間間隔の各々内の一定の読出期間（ＲＥＡＤ）中
に前記メモＩＪ （１７３）において実行さ扛る読取動
作を制御する手段（−４ＭＣＴ、１８２）、および 出力タイミング信号に対する入力タイミング信号の遅延
に応じて前記時間間隔の各々内の２つの一定の書込期間
（ＷＡおよびＷＢ）のどちらかにおいて前記メモリ（１
７３）で実行さ扛る書込動作を選択的に制御する装置（
１８３，１８６）を含むことをΔ−Ｙ徴とする同期シス
テム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP82430043A EP0112426B1 (fr) | 1982-12-28 | 1982-12-28 | Système de synchronisation pour réseau de communication multiplex en boucle fermée |
| EP82430043.8 | 1982-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125138A true JPS59125138A (ja) | 1984-07-19 |
| JPH0329217B2 JPH0329217B2 (ja) | 1991-04-23 |
Family
ID=8189990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232894A Granted JPS59125138A (ja) | 1982-12-28 | 1983-12-12 | 同期システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4539678A (ja) |
| EP (1) | EP0112426B1 (ja) |
| JP (1) | JPS59125138A (ja) |
| DE (1) | DE3275692D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701907C1 (en) * | 1986-02-03 | 2002-08-27 | Collins Mary | Dynamically reconfigurable time-space-time digital switch and network |
| US4730309A (en) * | 1986-08-25 | 1988-03-08 | Amp Incorporated | Data transmission station |
| US4879727A (en) * | 1986-09-05 | 1989-11-07 | Advanced Micro Devices Inc. | Adaptive threshold sampling controller |
| US4817082A (en) * | 1987-03-09 | 1989-03-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Crosspoint switching system using control rings with fast token circulation |
| FR2633479B1 (fr) * | 1988-06-22 | 1994-05-27 | Sgs Thomson Microelectronics | Dispositif de commutation repartie dans les circuits d'interface de lignes numeriques |
| JP3339786B2 (ja) * | 1996-12-02 | 2002-10-28 | オークマ株式会社 | 環状通信路におけるタイマー同期化装置および初期化方法 |
| GB2324214A (en) * | 1997-04-08 | 1998-10-14 | Power X Limited | Synchronising arrangements |
| JP3610193B2 (ja) * | 1997-06-26 | 2005-01-12 | 株式会社日立製作所 | Ａｔｍコントローラおよびそれを用いたａｔｍ通信制御装置 |
| US7035269B2 (en) * | 2000-02-02 | 2006-04-25 | Mcgill University | Method and apparatus for distributed synchronous clocking |
| US7095758B2 (en) * | 2000-06-16 | 2006-08-22 | Nippon Telegraph And Telephone Corporation | Multiplexing and transmission apparatus |
Citations (4)
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| JPS5167005A (en) * | 1974-12-07 | 1976-06-10 | Fujitsu Ltd | Kaisenkokan oyobi paketsutokokankongokanjotsushinhoshiki |
| JPS5335444A (en) * | 1976-09-13 | 1978-04-01 | Suchiyuwaato Waaren Chiyaarusu | Data pocket distributor |
| JPS5419305A (en) * | 1977-07-13 | 1979-02-14 | Mitsubishi Electric Corp | Data exchanger |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3681759A (en) * | 1970-08-06 | 1972-08-01 | Collins Radio Co | Data loop synchronizing apparatus |
| US3925621A (en) * | 1974-01-17 | 1975-12-09 | Collins Arthur A Inc | Digital circuit switched time-space-time switch equipped time division transmission loop system |
| US3919484A (en) * | 1974-03-01 | 1975-11-11 | Rca Corp | Loop controller for a loop data communications system |
| US3928727A (en) * | 1974-12-23 | 1975-12-23 | Roche Alain | Synchronization device for time-multiplexed signal transmission and switching systems |
| US4229816A (en) * | 1979-05-29 | 1980-10-21 | Redcom Laboratories, Inc. | Timing signal generation and distribution system for TDM telecommunications systems |
| US4306304A (en) * | 1979-07-31 | 1981-12-15 | Bell Telephone Laboratories, Incorporated | Digital loop synchronization circuit |
| US4429386A (en) * | 1981-01-05 | 1984-01-31 | Siemens Corporation | Buffer arrangement of a PCM exchange system |
-
1982
- 1982-12-28 EP EP82430043A patent/EP0112426B1/fr not_active Expired
- 1982-12-28 DE DE8282430043T patent/DE3275692D1/de not_active Expired
-
1983
- 1983-12-12 JP JP58232894A patent/JPS59125138A/ja active Granted
- 1983-12-20 US US06/563,494 patent/US4539678A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5058911A (ja) * | 1973-09-25 | 1975-05-22 | ||
| JPS5167005A (en) * | 1974-12-07 | 1976-06-10 | Fujitsu Ltd | Kaisenkokan oyobi paketsutokokankongokanjotsushinhoshiki |
| JPS5335444A (en) * | 1976-09-13 | 1978-04-01 | Suchiyuwaato Waaren Chiyaarusu | Data pocket distributor |
| JPS5419305A (en) * | 1977-07-13 | 1979-02-14 | Mitsubishi Electric Corp | Data exchanger |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0112426B1 (fr) | 1987-03-11 |
| US4539678A (en) | 1985-09-03 |
| JPH0329217B2 (ja) | 1991-04-23 |
| DE3275692D1 (en) | 1987-04-16 |
| EP0112426A1 (fr) | 1984-07-04 |
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