JPS59124155A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS59124155A JPS59124155A JP57233531A JP23353182A JPS59124155A JP S59124155 A JPS59124155 A JP S59124155A JP 57233531 A JP57233531 A JP 57233531A JP 23353182 A JP23353182 A JP 23353182A JP S59124155 A JPS59124155 A JP S59124155A
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- oxide film
- forming
- layer
- impurity region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し詳しくはダイ
ナミックメモリの製造方法に係る。
ナミックメモリの製造方法に係る。
従来のダイナミックメモリ、例えば２層電極構造のダイ
ナミックメモリは第１図（ａ）〜（ｄ）に示すような方
法によシ製造されている。
ナミックメモリは第１図（ａ）〜（ｄ）に示すような方
法によシ製造されている。
まず、ｐ型シリコン基板１に選択酸化法にょシンイール
ド酸化膜（素子分離領域）２を形成した後、該フィール
ド酸化層２で分離された島状の基板！領域表面に酸化膜
３を形成する。つづいて、光蝕刻法によシキャパシタ電
極となるべき酸化膜３の箇所が開口されたレゾストパタ
ーン４を形成した後、該レジストパターン４及びフィー
ルド酸化Ｂｉ！、２をマスクとして、ｎｕ不純物、例え
ば砒素を酸化膜３を通して基板１にイオン注入してｎ−
型不純物領域５１，５□を形成しｆｃ（第１図（ａ）図
示）。
ド酸化膜（素子分離領域）２を形成した後、該フィール
ド酸化層２で分離された島状の基板！領域表面に酸化膜
３を形成する。つづいて、光蝕刻法によシキャパシタ電
極となるべき酸化膜３の箇所が開口されたレゾストパタ
ーン４を形成した後、該レジストパターン４及びフィー
ルド酸化Ｂｉ！、２をマスクとして、ｎｕ不純物、例え
ば砒素を酸化膜３を通して基板１にイオン注入してｎ−
型不純物領域５１，５□を形成しｆｃ（第１図（ａ）図
示）。
次いで、レジストパターン４を除去する。つづいて、全
面に不純物をドープした多結晶シリコン膜を堆積した後
、この多結晶シリコン膜をフォトエツチング技術により
ノルターニングして一端付近が前記ｎ−型不純物領域
５１ｙ５２上に酸化膜３を介して位置し、他端が前記フ
ィールド酸化膜２上に延出したキャパシタ電極６１＋６
２を形成する（第１図（ｂ）図示）。
面に不純物をドープした多結晶シリコン膜を堆積した後
、この多結晶シリコン膜をフォトエツチング技術により
ノルターニングして一端付近が前記ｎ−型不純物領域
５１ｙ５２上に酸化膜３を介して位置し、他端が前記フ
ィールド酸化膜２上に延出したキャパシタ電極６１＋６
２を形成する（第１図（ｂ）図示）。
次いで、キヤ・千シタ電極６１ｅ６２をマスクとして露
出する酸化膜３部分を選択的に除去した後、低温熱酸化
処理を施して露出した基板表面に薄いダート酸化膜７を
、多結晶シリコンからなるキャパシタ電極６１ ＊ ６
２の周囲に厚い酸化膜８１ｔ８２を、夫々成長させる。
出する酸化膜３部分を選択的に除去した後、低温熱酸化
処理を施して露出した基板表面に薄いダート酸化膜７を
、多結晶シリコンからなるキャパシタ電極６１ ＊ ６
２の周囲に厚い酸化膜８１ｔ８２を、夫々成長させる。
つづいて、後記書き込み、読出し用ＭＯ８）ランジスタ
の閾値制御のためのイオン注入を行ない、更に全面に不
純物がドープされた多結晶シリコン膜を堆積した後、フ
ォトエツチング技術によシバターニングして一端付近が
前記ダート酸化膜７上の一部に位置し、他端が前記キャ
パシタ電極６１ ｔ ６２の厚い酸化膜’！’１ ’＋
８２上に延出したトランスファゲート電極９１＊９２
を夫々形成する。なお、これらトランスファゲート電極
９１ ｖ９ｚのダート酸化膜８上の端面は所定の距離を
あけて離間している。ひきつづき、トランスファゲート
電極９１ｅ９２をマスクとしてｎ型不純物、例えば砒素
をダート酸化膜７を通して基板１にイオン注入し、ｎ十
型不純物領域（ビットライン）１０を形成する（第１図
（ｃ）図示）。
の閾値制御のためのイオン注入を行ない、更に全面に不
純物がドープされた多結晶シリコン膜を堆積した後、フ
ォトエツチング技術によシバターニングして一端付近が
前記ダート酸化膜７上の一部に位置し、他端が前記キャ
パシタ電極６１ ｔ ６２の厚い酸化膜’！’１ ’＋
８２上に延出したトランスファゲート電極９１＊９２
を夫々形成する。なお、これらトランスファゲート電極
９１ ｖ９ｚのダート酸化膜８上の端面は所定の距離を
あけて離間している。ひきつづき、トランスファゲート
電極９１ｅ９２をマスクとしてｎ型不純物、例えば砒素
をダート酸化膜７を通して基板１にイオン注入し、ｎ十
型不純物領域（ビットライン）１０を形成する（第１図
（ｃ）図示）。
次いで、全面にＣＶＤ −Ｓ’１０２膜１１を堆積し、
該８１０２ 膜１１にコンタクトホール１２・・・を開
孔した後、Ａｔ膜の蒸着、パターニングを行なってＡｔ
配線１３・・・を形成し、ダイナミックメモリを製造す
る（第１図（ｄＪ図示）。
該８１０２ 膜１１にコンタクトホール１２・・・を開
孔した後、Ａｔ膜の蒸着、パターニングを行なってＡｔ
配線１３・・・を形成し、ダイナミックメモリを製造す
る（第１図（ｄＪ図示）。
しかしながら、上述した従来方法では第１図（ｃ）に示
す如く予めキャパシタ電極形成部にｎ−型不純物領域５
１．５２を形成し、トランス７アグート電゛極９１＋９
２を形成した後、該トランスファダート電極９１ｒ９２
をマスクとしてｎ十型不純物領域（ビットライン）ＩＯ
を形成するため、トランスファゲ−ト電極９１，９２が
キャパシタ電極６１ｒ６２に対する合せずれが生じた場
合、第２図に示す如くトランスファゲート電極９１ ｒ
９２を有するＭＯＳ ）ランジスタＡ、Ｂのチャンネル
長ＬＡ、 ＬＢが異なることになる。その結果、大きな
閾値のアンバランスを生じメモリの動作余裕の減少を招
き、最悪の場合には動作不良を起こす。
す如く予めキャパシタ電極形成部にｎ−型不純物領域５
１．５２を形成し、トランス７アグート電゛極９１＋９
２を形成した後、該トランスファダート電極９１ｒ９２
をマスクとしてｎ十型不純物領域（ビットライン）ＩＯ
を形成するため、トランスファゲ−ト電極９１，９２が
キャパシタ電極６１ｒ６２に対する合せずれが生じた場
合、第２図に示す如くトランスファゲート電極９１ ｒ
９２を有するＭＯＳ ）ランジスタＡ、Ｂのチャンネル
長ＬＡ、 ＬＢが異なることになる。その結果、大きな
閾値のアンバランスを生じメモリの動作余裕の減少を招
き、最悪の場合には動作不良を起こす。
本発明はマスク合せ工程でのキャパシタ電極とトランス
ファゲート電極との間の合せずれが生じても、トランス
ファトランジスタのチャンネル長を等しくでき、トラン
ジスタの動作特性を改善し得る半導体記憶装置の製造方
法を提供しようとするものである。
ファゲート電極との間の合せずれが生じても、トランス
ファトランジスタのチャンネル長を等しくでき、トラン
ジスタの動作特性を改善し得る半導体記憶装置の製造方
法を提供しようとするものである。
本発明は半導体基板表面のキヤ・ぐシタ′電極形成部と
ビットライン形成部とに第２導電型不純物をマスク材を
用いて同一工程でイオン注入して浅く、同−深さの第２
導電型の低濃度不純物領域を形成し、更にそれら低濃度
不純物領域間の基板上にダート絶縁膜を介して一端がビ
ットラインとなる低濃度不純物領域と重なるようにトラ
ンスファゲート電極を形成することによって、トランス
ファ１ランジスタのチャンネル長を等しくすることを骨
子とする。
ビットライン形成部とに第２導電型不純物をマスク材を
用いて同一工程でイオン注入して浅く、同−深さの第２
導電型の低濃度不純物領域を形成し、更にそれら低濃度
不純物領域間の基板上にダート絶縁膜を介して一端がビ
ットラインとなる低濃度不純物領域と重なるようにトラ
ンスファゲート電極を形成することによって、トランス
ファ１ランジスタのチャンネル長を等しくすることを骨
子とする。
〔発明の実施例〕−
以下、本発明を二層電極構造のダイナミックメモリに適
用した例について第３図（＆）〜（ｄ）を参照して説明
する。
用した例について第３図（＆）〜（ｄ）を参照して説明
する。
（Ｉ）まず、ｐ型シリコン基板２ノに選択酸化法によシ
フイールド酸化膜（素子分離領域）２２を形成した後、
該フィールド酸化膜２２で分離された島状の基板２１領
域表面に酸化膜２３を形成した。つづいて、全面にレジ
スト膜を被覆し、光蝕刻法によシキャノぐシタ電極とビ
ットラインとなるべき箇所が開口されたレジストパター
ン２４を形成した後、該レジストパターン２４及びフィ
ールド酸化膜２２をマスクとしてｎ型不純物、例えば砒
素を酸化膜２３全通して基板２１にイオン注入してｎ−
型不純物領域２５１．２５２．２６を形成した（第３図
（ａ）図示）。
フイールド酸化膜（素子分離領域）２２を形成した後、
該フィールド酸化膜２２で分離された島状の基板２１領
域表面に酸化膜２３を形成した。つづいて、全面にレジ
スト膜を被覆し、光蝕刻法によシキャノぐシタ電極とビ
ットラインとなるべき箇所が開口されたレジストパター
ン２４を形成した後、該レジストパターン２４及びフィ
ールド酸化膜２２をマスクとしてｎ型不純物、例えば砒
素を酸化膜２３全通して基板２１にイオン注入してｎ−
型不純物領域２５１．２５２．２６を形成した（第３図
（ａ）図示）。
（１０次いで、レジス） ｚ？ターン２４を除去した。
つづいて、全面に不純物をドープした多結晶シリコン膜
を堆積した後、この多結晶シリコン膜をフォトエツチン
グ技術によシバターニングして一端付近が前記ｎ−型不
純物領域２５１゜２５２上に酸化膜２３を介して位置し
、他端が前記フィールド酸化膜２２上に延出したキャパ
シタ電極２７１．２７２を形成した（第３図（ｂ）図示
）。
を堆積した後、この多結晶シリコン膜をフォトエツチン
グ技術によシバターニングして一端付近が前記ｎ−型不
純物領域２５１゜２５２上に酸化膜２３を介して位置し
、他端が前記フィールド酸化膜２２上に延出したキャパ
シタ電極２７１．２７２を形成した（第３図（ｂ）図示
）。
＜ ｉ； ）次いで、キャパシタ電ｔｉｔＡ ２７ｔ
＃ ２７２をマスクとして露出する酸化膜２３部分を選
択的に除去した後、８ｏｏ℃の低温熱酸化処理を施して
基板２１表面に薄いダート酸化膜２８を、多結晶シリコ
ンからなるキャパシタ電極２７１゜２７２の周囲表面に
厚い酸化膜２９１．２９□を、夫夫形成した。つづいて
、後記書き込み、読出し用ＭＯ８トランジスタの閾値制
御のために、ｐ型不純物を前記ｎ−型不純物領域２５１
ｒ ２５２とｎ−型不純物領域２６との間の基板２１表
面部分にイオン注入した。ひきつづき、全面に不純物が
ドープされた多結晶シリコン膜を堆積した後、フォトエ
ツチング技術によりパターニングして一端付近が前記ｎ
−型不純物領域２５ｘｐ２５２と２６の間のダート酸化
膜２８上に一部を該不純物領域２６を重なるように位置
し、他端が前記キャパシタ電極２７１ 、２７２の厚い
酸化膜２９１゜２９２上に夫々延出したトランスファゲ
ート電極３θ１＋３０２を形成した。なお、これらトラ
ンスファゲート電極３０１ 、３０２の端面は所定の距
離あけて離間している。更にトランスファゲート電極３
０． 、３０２等をマスクとしてｎ型不純物、例えば砒
素をダート酸化膜２８を通してｎ−型不純物領域２６に
イオン注入してｎ十型不純物領域３１を形成した。こう
したｎ−型不純物領域２６及びｎ＋型不純物領域３ノに
よシビットラインが形成される（第３図（Ｃ）図示）。
＃ ２７２をマスクとして露出する酸化膜２３部分を選
択的に除去した後、８ｏｏ℃の低温熱酸化処理を施して
基板２１表面に薄いダート酸化膜２８を、多結晶シリコ
ンからなるキャパシタ電極２７１゜２７２の周囲表面に
厚い酸化膜２９１．２９□を、夫夫形成した。つづいて
、後記書き込み、読出し用ＭＯ８トランジスタの閾値制
御のために、ｐ型不純物を前記ｎ−型不純物領域２５１
ｒ ２５２とｎ−型不純物領域２６との間の基板２１表
面部分にイオン注入した。ひきつづき、全面に不純物が
ドープされた多結晶シリコン膜を堆積した後、フォトエ
ツチング技術によりパターニングして一端付近が前記ｎ
−型不純物領域２５ｘｐ２５２と２６の間のダート酸化
膜２８上に一部を該不純物領域２６を重なるように位置
し、他端が前記キャパシタ電極２７１ 、２７２の厚い
酸化膜２９１゜２９２上に夫々延出したトランスファゲ
ート電極３θ１＋３０２を形成した。なお、これらトラ
ンスファゲート電極３０１ 、３０２の端面は所定の距
離あけて離間している。更にトランスファゲート電極３
０． 、３０２等をマスクとしてｎ型不純物、例えば砒
素をダート酸化膜２８を通してｎ−型不純物領域２６に
イオン注入してｎ十型不純物領域３１を形成した。こう
したｎ−型不純物領域２６及びｎ＋型不純物領域３ノに
よシビットラインが形成される（第３図（Ｃ）図示）。
なお、ｎ十型不純物領域３Ｉを形成するための砒素のイ
オン注入は、周辺回路のｎ十型ソース、ドレイン領域を
形成するためのイオン注入と同一工程で行なわれる。
オン注入は、周辺回路のｎ十型ソース、ドレイン領域を
形成するためのイオン注入と同一工程で行なわれる。
（ｉｖ） 次イテ、全面にＣＤＤ −５１０２ｉ ３
２を堆積し、該Ｓ ｉＯ２膜３２にコンタクトホール３
３・・・を開孔した後、全面にＡｔ膜を蒸着し、パター
ニングしてＡＬ配線３４・・・を形成してダイナミック
メモリを製造した（第３図（ｄ）図示）。
２を堆積し、該Ｓ ｉＯ２膜３２にコンタクトホール３
３・・・を開孔した後、全面にＡｔ膜を蒸着し、パター
ニングしてＡＬ配線３４・・・を形成してダイナミック
メモリを製造した（第３図（ｄ）図示）。
しかして、本発明によれば予めど、トラインとなるｎ−
型不純物領域２６をレジストパターン２４をマスクとし
てキャノ’？シタ電極形成部のｎ−型不純物領域２５１
．２５２と同時に形成するため、それらｎ−型不純物領
域２５１，２５２とｎ−型不純物領域２６端部との間の
領域（Ｆランス７アグート電極３０１ 、３０２からな
るＭＯＳ ）ランジスタＡ、Ｂのチャンネル領域）の長
さはレソスト・ぐターン２４の開口部の間隔のみで決ま
る。その結果、第４図に示す如くマスク合せずれにより
トランスファーゲート電極３０１．３０２がキャノぞシ
タ電極２７１，２７２に対してずれて形成された場合で
も、それらトランスファゲ−ト電極３０□を有するＭＯ
８’）ランジスタＡ、Ｈのチャンネル長ＬＡ、 ＬＢを
等しくでき、トランジスタの動作特性を改善できる。
型不純物領域２６をレジストパターン２４をマスクとし
てキャノ’？シタ電極形成部のｎ−型不純物領域２５１
．２５２と同時に形成するため、それらｎ−型不純物領
域２５１，２５２とｎ−型不純物領域２６端部との間の
領域（Ｆランス７アグート電極３０１ 、３０２からな
るＭＯＳ ）ランジスタＡ、Ｂのチャンネル領域）の長
さはレソスト・ぐターン２４の開口部の間隔のみで決ま
る。その結果、第４図に示す如くマスク合せずれにより
トランスファーゲート電極３０１．３０２がキャノぞシ
タ電極２７１，２７２に対してずれて形成された場合で
も、それらトランスファゲ−ト電極３０□を有するＭＯ
８’）ランジスタＡ、Ｈのチャンネル長ＬＡ、 ＬＢを
等しくでき、トランジスタの動作特性を改善できる。
また、ビットラインはトランスファゲート電極３０１
、３０２側の端部がｎ−型不純物領域２６で形成され従
来法の如く高龜度で深いｎ＋型不純物領域からなるビッ
トラインに比べて深さくｘＤが浅いため、その空乏層の
伸びか抑えられ、ノぐンテスルー耐圧の向上、閾値の変
動等によるショートチャンネル効呆の防止等を達成でき
る。
、３０２側の端部がｎ−型不純物領域２６で形成され従
来法の如く高龜度で深いｎ＋型不純物領域からなるビッ
トラインに比べて深さくｘＤが浅いため、その空乏層の
伸びか抑えられ、ノぐンテスルー耐圧の向上、閾値の変
動等によるショートチャンネル効呆の防止等を達成でき
る。
更に、ビットラインのトランスファーゲート電極”１１
３０２から遠ざかる部分はｎ十型不純物領域３１で形成
され、同ビットラインを低抵抗化できるため、従来のＭ
ＯＳダイナミックメモリとほぼ同様に高速動作できる。
３０２から遠ざかる部分はｎ十型不純物領域３１で形成
され、同ビットラインを低抵抗化できるため、従来のＭ
ＯＳダイナミックメモリとほぼ同様に高速動作できる。
なお、上記実施例ではトランスファゲート電極の形成後
、それをマスクとしてｎ−型不純物領域にｎ＋型不純物
領域を形成したが、該ｎ＋型不純物領域を形成せずにｎ
−型不純物領域そのものをビットラインとして用いても
よい。
、それをマスクとしてｎ−型不純物領域にｎ＋型不純物
領域を形成したが、該ｎ＋型不純物領域を形成せずにｎ
−型不純物領域そのものをビットラインとして用いても
よい。
上記実施例では二層電極構造のダイナミックメモリにつ
いて説明したがこれに限らず、第５図に示す如く、トラ
ンスフアク８−ト電極３０１′。
いて説明したがこれに限らず、第５図に示す如く、トラ
ンスフアク８−ト電極３０１′。
３０２′をキャパシタ電極２９１＊ ２Ｚｚ上に重なら
ないように形成した構造のダイナミックメモリの製造に
も同様に適用できる。
ないように形成した構造のダイナミックメモリの製造に
も同様に適用できる。
以上詳述した如く、本発明によ扛ばマスク合せ工程にお
いてキャパシタ電極とトランスファダート電極との間の
合せずれが生じても、トランスファトランジスタのチャ
ンネル長を等しくでき、ひいてはトランジスタの動作特
性を改善した高信頼性の半導体記憶装置を製造し得る方
法を提供できる。
いてキャパシタ電極とトランスファダート電極との間の
合せずれが生じても、トランスファトランジスタのチャ
ンネル長を等しくでき、ひいてはトランジスタの動作特
性を改善した高信頼性の半導体記憶装置を製造し得る方
法を提供できる。
第１図（ａ）〜（ｄ）は従来法によるダイナミックメモ
リの製造工程を示す断面図、第２図は従来７法によるキ
ャノぐシタ電極とトランスファｒ−）電極との間に合せ
ずれが生じｆｃ場合の問題点を説明するための断面図、
第３図（＆）〜（ｄ）は本発明の実施例におけるダイナ
ミックメモリの製造工程を示す断面図、第４図は実施例
の方法によるキャノぐシタ電極トドランスファゲート電
極との間に合せずれが生じた状態を示す断面図、第５図
は本発明方法によシ得られたダイナミックメモリの他の
実施例を示す断面図である。
リの製造工程を示す断面図、第２図は従来７法によるキ
ャノぐシタ電極とトランスファｒ−）電極との間に合せ
ずれが生じｆｃ場合の問題点を説明するための断面図、
第３図（＆）〜（ｄ）は本発明の実施例におけるダイナ
ミックメモリの製造工程を示す断面図、第４図は実施例
の方法によるキャノぐシタ電極トドランスファゲート電
極との間に合せずれが生じた状態を示す断面図、第５図
は本発明方法によシ得られたダイナミックメモリの他の
実施例を示す断面図である。
２ノ・・・ｐ型シリコン基板、２２・・・フィールド酸
化膜、２４・・・レジストパターン、２５１ 、２５２
・・・ｎ−型不純物領域、２６・・・ｎ−型不純物領域
、２７１ 、２７２・・・キャパシタ電極、２８・・・
ダート酸化膜、３０１ ＊ ３０２＋ ３０１’ 、
３０２’・・・トランスファダート電極、３４・・・Ａ
ｔ配線。
化膜、２４・・・レジストパターン、２５１ 、２５２
・・・ｎ−型不純物領域、２６・・・ｎ−型不純物領域
、２７１ 、２７２・・・キャパシタ電極、２８・・・
ダート酸化膜、３０１ ＊ ３０２＋ ３０１’ 、
３０２’・・・トランスファダート電極、３４・・・Ａ
ｔ配線。
Claims (2)
- （１）第１導電型の半導体基板に該基板を島状に分離す
る素子分離領域を形成する工程と、この島状の基板領域
のキヤＡ？シタ電極形成部とビットライン形成部に、マ
スク材を用いて第２導電型不純物をイオン注入して深さ
が浅く、同−深さの第２導電型の低濃度不純物領域を夫
々形成する工程と、一端付近が前記キャパシタ電極形成
部の低濃度不純物領域上に絶縁膜を介して位置し、他端
が前記素子分離領域上に延出するキャパシタ電極を形成
する工程と、前記各低濃度不純物領域間の基板上にダー
ト絶縁膜を介して少なくともビットラインとなる低濃度
不純物領域に一部が重なるようにトランスファゲート電
極を形成する工程とを具備したことを特徴とする半導体
記憶装置の製造方法。 - （２）周辺回路の第２導電壓のソース、ドレイン領域の
形成と同一工程で、トランスファゲート電極をマスクと
して第２導電型の不純物をビットラインとなる低濃度不
純物領域の大部分にイオン注入して同不純物領域内に第
２導電型の高葭度不純物領域を形成すること全特徴とす
る特許請求の範囲第１項記載の半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233531A JPS59124155A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233531A JPS59124155A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124155A true JPS59124155A (ja) | 1984-07-18 |
Family
ID=16956499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233531A Pending JPS59124155A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136557A (ja) * | 1986-11-27 | 1988-06-08 | Matsushita Electronics Corp | 記憶装置 |
| US6226025B1 (en) | 1998-04-25 | 2001-05-01 | Samsung Electronics Co., Ltd. | Developer unit having memory, and method of operating image forming apparatus using the same |
-
1982
- 1982-12-28 JP JP57233531A patent/JPS59124155A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136557A (ja) * | 1986-11-27 | 1988-06-08 | Matsushita Electronics Corp | 記憶装置 |
| US6226025B1 (en) | 1998-04-25 | 2001-05-01 | Samsung Electronics Co., Ltd. | Developer unit having memory, and method of operating image forming apparatus using the same |
| US6474771B2 (en) | 1998-04-25 | 2002-11-05 | Samsung Electronics Co., Ltd. | Printer ink cartridge management system |
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