JPS59124155A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS59124155A JPS59124155A JP57233531A JP23353182A JPS59124155A JP S59124155 A JPS59124155 A JP S59124155A JP 57233531 A JP57233531 A JP 57233531A JP 23353182 A JP23353182 A JP 23353182A JP S59124155 A JPS59124155 A JP S59124155A
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- JP
- Japan
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- electrode
- oxide film
- forming
- layer
- impurity region
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し詳しくはダイ
ナミックメモリの製造方法に係る。
ナミックメモリの製造方法に係る。
従来のダイナミックメモリ、例えば2層電極構造のダイ
ナミックメモリは第1図(a)〜(d)に示すような方
法によシ製造されている。
ナミックメモリは第1図(a)〜(d)に示すような方
法によシ製造されている。
まず、p型シリコン基板1に選択酸化法にょシンイール
ド酸化膜(素子分離領域)2を形成した後、該フィール
ド酸化層2で分離された島状の基板!領域表面に酸化膜
3を形成する。つづいて、光蝕刻法によシキャパシタ電
極となるべき酸化膜3の箇所が開口されたレゾストパタ
ーン4を形成した後、該レジストパターン4及びフィー
ルド酸化Bi!、2をマスクとして、nu不純物、例え
ば砒素を酸化膜3を通して基板1にイオン注入してn−
型不純物領域51,5□を形成しfc(第1図(a)図
示)。
ド酸化膜(素子分離領域)2を形成した後、該フィール
ド酸化層2で分離された島状の基板!領域表面に酸化膜
3を形成する。つづいて、光蝕刻法によシキャパシタ電
極となるべき酸化膜3の箇所が開口されたレゾストパタ
ーン4を形成した後、該レジストパターン4及びフィー
ルド酸化Bi!、2をマスクとして、nu不純物、例え
ば砒素を酸化膜3を通して基板1にイオン注入してn−
型不純物領域51,5□を形成しfc(第1図(a)図
示)。
次いで、レジストパターン4を除去する。つづいて、全
面に不純物をドープした多結晶シリコン膜を堆積した後
、この多結晶シリコン膜をフォトエツチング技術により
ノルターニングして一端付近が前記n−型不純物領域
51y52上に酸化膜3を介して位置し、他端が前記フ
ィールド酸化膜2上に延出したキャパシタ電極61+6
2を形成する(第1図(b)図示)。
面に不純物をドープした多結晶シリコン膜を堆積した後
、この多結晶シリコン膜をフォトエツチング技術により
ノルターニングして一端付近が前記n−型不純物領域
51y52上に酸化膜3を介して位置し、他端が前記フ
ィールド酸化膜2上に延出したキャパシタ電極61+6
2を形成する(第1図(b)図示)。
次いで、キヤ・千シタ電極61e62をマスクとして露
出する酸化膜3部分を選択的に除去した後、低温熱酸化
処理を施して露出した基板表面に薄いダート酸化膜7を
、多結晶シリコンからなるキャパシタ電極61 * 6
2の周囲に厚い酸化膜81t82を、夫々成長させる。
出する酸化膜3部分を選択的に除去した後、低温熱酸化
処理を施して露出した基板表面に薄いダート酸化膜7を
、多結晶シリコンからなるキャパシタ電極61 * 6
2の周囲に厚い酸化膜81t82を、夫々成長させる。
つづいて、後記書き込み、読出し用MO8)ランジスタ
の閾値制御のためのイオン注入を行ない、更に全面に不
純物がドープされた多結晶シリコン膜を堆積した後、フ
ォトエツチング技術によシバターニングして一端付近が
前記ダート酸化膜7上の一部に位置し、他端が前記キャ
パシタ電極61 t 62の厚い酸化膜’!’1 ’+
82上に延出したトランスファゲート電極91*92
を夫々形成する。なお、これらトランスファゲート電極
91 v9zのダート酸化膜8上の端面は所定の距離を
あけて離間している。ひきつづき、トランスファゲート
電極91e92をマスクとしてn型不純物、例えば砒素
をダート酸化膜7を通して基板1にイオン注入し、n十
型不純物領域(ビットライン)10を形成する(第1図
(c)図示)。
の閾値制御のためのイオン注入を行ない、更に全面に不
純物がドープされた多結晶シリコン膜を堆積した後、フ
ォトエツチング技術によシバターニングして一端付近が
前記ダート酸化膜7上の一部に位置し、他端が前記キャ
パシタ電極61 t 62の厚い酸化膜’!’1 ’+
82上に延出したトランスファゲート電極91*92
を夫々形成する。なお、これらトランスファゲート電極
91 v9zのダート酸化膜8上の端面は所定の距離を
あけて離間している。ひきつづき、トランスファゲート
電極91e92をマスクとしてn型不純物、例えば砒素
をダート酸化膜7を通して基板1にイオン注入し、n十
型不純物領域(ビットライン)10を形成する(第1図
(c)図示)。
次いで、全面にCVD −S’102膜11を堆積し、
該8102 膜11にコンタクトホール12・・・を開
孔した後、At膜の蒸着、パターニングを行なってAt
配線13・・・を形成し、ダイナミックメモリを製造す
る(第1図(dJ図示)。
該8102 膜11にコンタクトホール12・・・を開
孔した後、At膜の蒸着、パターニングを行なってAt
配線13・・・を形成し、ダイナミックメモリを製造す
る(第1図(dJ図示)。
しかしながら、上述した従来方法では第1図(c)に示
す如く予めキャパシタ電極形成部にn−型不純物領域5
1.52を形成し、トランス7アグート電゛極91+9
2を形成した後、該トランスファダート電極91r92
をマスクとしてn十型不純物領域(ビットライン)IO
を形成するため、トランスファゲ−ト電極91,92が
キャパシタ電極61r62に対する合せずれが生じた場
合、第2図に示す如くトランスファゲート電極91 r
92を有するMOS )ランジスタA、Bのチャンネル
長LA、 LBが異なることになる。その結果、大きな
閾値のアンバランスを生じメモリの動作余裕の減少を招
き、最悪の場合には動作不良を起こす。
す如く予めキャパシタ電極形成部にn−型不純物領域5
1.52を形成し、トランス7アグート電゛極91+9
2を形成した後、該トランスファダート電極91r92
をマスクとしてn十型不純物領域(ビットライン)IO
を形成するため、トランスファゲ−ト電極91,92が
キャパシタ電極61r62に対する合せずれが生じた場
合、第2図に示す如くトランスファゲート電極91 r
92を有するMOS )ランジスタA、Bのチャンネル
長LA、 LBが異なることになる。その結果、大きな
閾値のアンバランスを生じメモリの動作余裕の減少を招
き、最悪の場合には動作不良を起こす。
本発明はマスク合せ工程でのキャパシタ電極とトランス
ファゲート電極との間の合せずれが生じても、トランス
ファトランジスタのチャンネル長を等しくでき、トラン
ジスタの動作特性を改善し得る半導体記憶装置の製造方
法を提供しようとするものである。
ファゲート電極との間の合せずれが生じても、トランス
ファトランジスタのチャンネル長を等しくでき、トラン
ジスタの動作特性を改善し得る半導体記憶装置の製造方
法を提供しようとするものである。
本発明は半導体基板表面のキヤ・ぐシタ′電極形成部と
ビットライン形成部とに第2導電型不純物をマスク材を
用いて同一工程でイオン注入して浅く、同−深さの第2
導電型の低濃度不純物領域を形成し、更にそれら低濃度
不純物領域間の基板上にダート絶縁膜を介して一端がビ
ットラインとなる低濃度不純物領域と重なるようにトラ
ンスファゲート電極を形成することによって、トランス
ファ1ランジスタのチャンネル長を等しくすることを骨
子とする。
ビットライン形成部とに第2導電型不純物をマスク材を
用いて同一工程でイオン注入して浅く、同−深さの第2
導電型の低濃度不純物領域を形成し、更にそれら低濃度
不純物領域間の基板上にダート絶縁膜を介して一端がビ
ットラインとなる低濃度不純物領域と重なるようにトラ
ンスファゲート電極を形成することによって、トランス
ファ1ランジスタのチャンネル長を等しくすることを骨
子とする。
〔発明の実施例〕−
以下、本発明を二層電極構造のダイナミックメモリに適
用した例について第3図(&)〜(d)を参照して説明
する。
用した例について第3図(&)〜(d)を参照して説明
する。
(I)まず、p型シリコン基板2ノに選択酸化法によシ
フイールド酸化膜(素子分離領域)22を形成した後、
該フィールド酸化膜22で分離された島状の基板21領
域表面に酸化膜23を形成した。つづいて、全面にレジ
スト膜を被覆し、光蝕刻法によシキャノぐシタ電極とビ
ットラインとなるべき箇所が開口されたレジストパター
ン24を形成した後、該レジストパターン24及びフィ
ールド酸化膜22をマスクとしてn型不純物、例えば砒
素を酸化膜23全通して基板21にイオン注入してn−
型不純物領域251.252.26を形成した(第3図
(a)図示)。
フイールド酸化膜(素子分離領域)22を形成した後、
該フィールド酸化膜22で分離された島状の基板21領
域表面に酸化膜23を形成した。つづいて、全面にレジ
スト膜を被覆し、光蝕刻法によシキャノぐシタ電極とビ
ットラインとなるべき箇所が開口されたレジストパター
ン24を形成した後、該レジストパターン24及びフィ
ールド酸化膜22をマスクとしてn型不純物、例えば砒
素を酸化膜23全通して基板21にイオン注入してn−
型不純物領域251.252.26を形成した(第3図
(a)図示)。
(10次いで、レジス) z?ターン24を除去した。
つづいて、全面に不純物をドープした多結晶シリコン膜
を堆積した後、この多結晶シリコン膜をフォトエツチン
グ技術によシバターニングして一端付近が前記n−型不
純物領域251゜252上に酸化膜23を介して位置し
、他端が前記フィールド酸化膜22上に延出したキャパ
シタ電極271.272を形成した(第3図(b)図示
)。
を堆積した後、この多結晶シリコン膜をフォトエツチン
グ技術によシバターニングして一端付近が前記n−型不
純物領域251゜252上に酸化膜23を介して位置し
、他端が前記フィールド酸化膜22上に延出したキャパ
シタ電極271.272を形成した(第3図(b)図示
)。
< i; )次いで、キャパシタ電titA 27t
# 272をマスクとして露出する酸化膜23部分を選
択的に除去した後、8oo℃の低温熱酸化処理を施して
基板21表面に薄いダート酸化膜28を、多結晶シリコ
ンからなるキャパシタ電極271゜272の周囲表面に
厚い酸化膜291.29□を、夫夫形成した。つづいて
、後記書き込み、読出し用MO8トランジスタの閾値制
御のために、p型不純物を前記n−型不純物領域251
r 252とn−型不純物領域26との間の基板21表
面部分にイオン注入した。ひきつづき、全面に不純物が
ドープされた多結晶シリコン膜を堆積した後、フォトエ
ツチング技術によりパターニングして一端付近が前記n
−型不純物領域25xp252と26の間のダート酸化
膜28上に一部を該不純物領域26を重なるように位置
し、他端が前記キャパシタ電極271 、272の厚い
酸化膜291゜292上に夫々延出したトランスファゲ
ート電極3θ1+302を形成した。なお、これらトラ
ンスファゲート電極301 、302の端面は所定の距
離あけて離間している。更にトランスファゲート電極3
0. 、302等をマスクとしてn型不純物、例えば砒
素をダート酸化膜28を通してn−型不純物領域26に
イオン注入してn十型不純物領域31を形成した。こう
したn−型不純物領域26及びn+型不純物領域3ノに
よシビットラインが形成される(第3図(C)図示)。
# 272をマスクとして露出する酸化膜23部分を選
択的に除去した後、8oo℃の低温熱酸化処理を施して
基板21表面に薄いダート酸化膜28を、多結晶シリコ
ンからなるキャパシタ電極271゜272の周囲表面に
厚い酸化膜291.29□を、夫夫形成した。つづいて
、後記書き込み、読出し用MO8トランジスタの閾値制
御のために、p型不純物を前記n−型不純物領域251
r 252とn−型不純物領域26との間の基板21表
面部分にイオン注入した。ひきつづき、全面に不純物が
ドープされた多結晶シリコン膜を堆積した後、フォトエ
ツチング技術によりパターニングして一端付近が前記n
−型不純物領域25xp252と26の間のダート酸化
膜28上に一部を該不純物領域26を重なるように位置
し、他端が前記キャパシタ電極271 、272の厚い
酸化膜291゜292上に夫々延出したトランスファゲ
ート電極3θ1+302を形成した。なお、これらトラ
ンスファゲート電極301 、302の端面は所定の距
離あけて離間している。更にトランスファゲート電極3
0. 、302等をマスクとしてn型不純物、例えば砒
素をダート酸化膜28を通してn−型不純物領域26に
イオン注入してn十型不純物領域31を形成した。こう
したn−型不純物領域26及びn+型不純物領域3ノに
よシビットラインが形成される(第3図(C)図示)。
なお、n十型不純物領域3Iを形成するための砒素のイ
オン注入は、周辺回路のn十型ソース、ドレイン領域を
形成するためのイオン注入と同一工程で行なわれる。
オン注入は、周辺回路のn十型ソース、ドレイン領域を
形成するためのイオン注入と同一工程で行なわれる。
(iv) 次イテ、全面にCDD −5102i 3
2を堆積し、該S iO2膜32にコンタクトホール3
3・・・を開孔した後、全面にAt膜を蒸着し、パター
ニングしてAL配線34・・・を形成してダイナミック
メモリを製造した(第3図(d)図示)。
2を堆積し、該S iO2膜32にコンタクトホール3
3・・・を開孔した後、全面にAt膜を蒸着し、パター
ニングしてAL配線34・・・を形成してダイナミック
メモリを製造した(第3図(d)図示)。
しかして、本発明によれば予めど、トラインとなるn−
型不純物領域26をレジストパターン24をマスクとし
てキャノ’?シタ電極形成部のn−型不純物領域251
.252と同時に形成するため、それらn−型不純物領
域251,252とn−型不純物領域26端部との間の
領域(Fランス7アグート電極301 、302からな
るMOS )ランジスタA、Bのチャンネル領域)の長
さはレソスト・ぐターン24の開口部の間隔のみで決ま
る。その結果、第4図に示す如くマスク合せずれにより
トランスファーゲート電極301.302がキャノぞシ
タ電極271,272に対してずれて形成された場合で
も、それらトランスファゲ−ト電極30□を有するMO
8’)ランジスタA、Hのチャンネル長LA、 LBを
等しくでき、トランジスタの動作特性を改善できる。
型不純物領域26をレジストパターン24をマスクとし
てキャノ’?シタ電極形成部のn−型不純物領域251
.252と同時に形成するため、それらn−型不純物領
域251,252とn−型不純物領域26端部との間の
領域(Fランス7アグート電極301 、302からな
るMOS )ランジスタA、Bのチャンネル領域)の長
さはレソスト・ぐターン24の開口部の間隔のみで決ま
る。その結果、第4図に示す如くマスク合せずれにより
トランスファーゲート電極301.302がキャノぞシ
タ電極271,272に対してずれて形成された場合で
も、それらトランスファゲ−ト電極30□を有するMO
8’)ランジスタA、Hのチャンネル長LA、 LBを
等しくでき、トランジスタの動作特性を改善できる。
また、ビットラインはトランスファゲート電極301
、302側の端部がn−型不純物領域26で形成され従
来法の如く高龜度で深いn+型不純物領域からなるビッ
トラインに比べて深さくxDが浅いため、その空乏層の
伸びか抑えられ、ノぐンテスルー耐圧の向上、閾値の変
動等によるショートチャンネル効呆の防止等を達成でき
る。
、302側の端部がn−型不純物領域26で形成され従
来法の如く高龜度で深いn+型不純物領域からなるビッ
トラインに比べて深さくxDが浅いため、その空乏層の
伸びか抑えられ、ノぐンテスルー耐圧の向上、閾値の変
動等によるショートチャンネル効呆の防止等を達成でき
る。
更に、ビットラインのトランスファーゲート電極”11
302から遠ざかる部分はn十型不純物領域31で形成
され、同ビットラインを低抵抗化できるため、従来のM
OSダイナミックメモリとほぼ同様に高速動作できる。
302から遠ざかる部分はn十型不純物領域31で形成
され、同ビットラインを低抵抗化できるため、従来のM
OSダイナミックメモリとほぼ同様に高速動作できる。
なお、上記実施例ではトランスファゲート電極の形成後
、それをマスクとしてn−型不純物領域にn+型不純物
領域を形成したが、該n+型不純物領域を形成せずにn
−型不純物領域そのものをビットラインとして用いても
よい。
、それをマスクとしてn−型不純物領域にn+型不純物
領域を形成したが、該n+型不純物領域を形成せずにn
−型不純物領域そのものをビットラインとして用いても
よい。
上記実施例では二層電極構造のダイナミックメモリにつ
いて説明したがこれに限らず、第5図に示す如く、トラ
ンスフアク8−ト電極301′。
いて説明したがこれに限らず、第5図に示す如く、トラ
ンスフアク8−ト電極301′。
302′をキャパシタ電極291* 2Zz上に重なら
ないように形成した構造のダイナミックメモリの製造に
も同様に適用できる。
ないように形成した構造のダイナミックメモリの製造に
も同様に適用できる。
以上詳述した如く、本発明によ扛ばマスク合せ工程にお
いてキャパシタ電極とトランスファダート電極との間の
合せずれが生じても、トランスファトランジスタのチャ
ンネル長を等しくでき、ひいてはトランジスタの動作特
性を改善した高信頼性の半導体記憶装置を製造し得る方
法を提供できる。
いてキャパシタ電極とトランスファダート電極との間の
合せずれが生じても、トランスファトランジスタのチャ
ンネル長を等しくでき、ひいてはトランジスタの動作特
性を改善した高信頼性の半導体記憶装置を製造し得る方
法を提供できる。
第1図(a)〜(d)は従来法によるダイナミックメモ
リの製造工程を示す断面図、第2図は従来7法によるキ
ャノぐシタ電極とトランスファr−)電極との間に合せ
ずれが生じfc場合の問題点を説明するための断面図、
第3図(&)〜(d)は本発明の実施例におけるダイナ
ミックメモリの製造工程を示す断面図、第4図は実施例
の方法によるキャノぐシタ電極トドランスファゲート電
極との間に合せずれが生じた状態を示す断面図、第5図
は本発明方法によシ得られたダイナミックメモリの他の
実施例を示す断面図である。
リの製造工程を示す断面図、第2図は従来7法によるキ
ャノぐシタ電極とトランスファr−)電極との間に合せ
ずれが生じfc場合の問題点を説明するための断面図、
第3図(&)〜(d)は本発明の実施例におけるダイナ
ミックメモリの製造工程を示す断面図、第4図は実施例
の方法によるキャノぐシタ電極トドランスファゲート電
極との間に合せずれが生じた状態を示す断面図、第5図
は本発明方法によシ得られたダイナミックメモリの他の
実施例を示す断面図である。
2ノ・・・p型シリコン基板、22・・・フィールド酸
化膜、24・・・レジストパターン、251 、252
・・・n−型不純物領域、26・・・n−型不純物領域
、271 、272・・・キャパシタ電極、28・・・
ダート酸化膜、301 * 302+ 301’ 、
302’・・・トランスファダート電極、34・・・A
t配線。
化膜、24・・・レジストパターン、251 、252
・・・n−型不純物領域、26・・・n−型不純物領域
、271 、272・・・キャパシタ電極、28・・・
ダート酸化膜、301 * 302+ 301’ 、
302’・・・トランスファダート電極、34・・・A
t配線。
Claims (2)
- (1)第1導電型の半導体基板に該基板を島状に分離す
る素子分離領域を形成する工程と、この島状の基板領域
のキヤA?シタ電極形成部とビットライン形成部に、マ
スク材を用いて第2導電型不純物をイオン注入して深さ
が浅く、同−深さの第2導電型の低濃度不純物領域を夫
々形成する工程と、一端付近が前記キャパシタ電極形成
部の低濃度不純物領域上に絶縁膜を介して位置し、他端
が前記素子分離領域上に延出するキャパシタ電極を形成
する工程と、前記各低濃度不純物領域間の基板上にダー
ト絶縁膜を介して少なくともビットラインとなる低濃度
不純物領域に一部が重なるようにトランスファゲート電
極を形成する工程とを具備したことを特徴とする半導体
記憶装置の製造方法。 - (2)周辺回路の第2導電壓のソース、ドレイン領域の
形成と同一工程で、トランスファゲート電極をマスクと
して第2導電型の不純物をビットラインとなる低濃度不
純物領域の大部分にイオン注入して同不純物領域内に第
2導電型の高葭度不純物領域を形成すること全特徴とす
る特許請求の範囲第1項記載の半導体記憶装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57233531A JPS59124155A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57233531A JPS59124155A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59124155A true JPS59124155A (ja) | 1984-07-18 |
Family
ID=16956499
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57233531A Pending JPS59124155A (ja) | 1982-12-28 | 1982-12-28 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59124155A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63136557A (ja) * | 1986-11-27 | 1988-06-08 | Matsushita Electronics Corp | 記憶装置 |
US6226025B1 (en) | 1998-04-25 | 2001-05-01 | Samsung Electronics Co., Ltd. | Developer unit having memory, and method of operating image forming apparatus using the same |
-
1982
- 1982-12-28 JP JP57233531A patent/JPS59124155A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63136557A (ja) * | 1986-11-27 | 1988-06-08 | Matsushita Electronics Corp | 記憶装置 |
US6226025B1 (en) | 1998-04-25 | 2001-05-01 | Samsung Electronics Co., Ltd. | Developer unit having memory, and method of operating image forming apparatus using the same |
US6474771B2 (en) | 1998-04-25 | 2002-11-05 | Samsung Electronics Co., Ltd. | Printer ink cartridge management system |
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