JPS59123927A - 音声入力デ−タ制御方式 - Google Patents
音声入力デ−タ制御方式Info
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- JPS59123927A JPS59123927A JP57232798A JP23279882A JPS59123927A JP S59123927 A JPS59123927 A JP S59123927A JP 57232798 A JP57232798 A JP 57232798A JP 23279882 A JP23279882 A JP 23279882A JP S59123927 A JPS59123927 A JP S59123927A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、一定時間間隔で音声入力をサンプリングし、
音声入力データをメモリに書込み、データ量が設定値に
達すると、処理装置（ＣＰＵ）が決められた時間内に音
声入力データの読出しを行う音声認識前処理部に係シ、
音声入力データが所定時間内に読出されない場合、その
旨を処理装置に通知すると共にメモリへの書込みを禁止
し、メモリを読出し可能状態に保つようにした音声入力
データ制御方式に関するものである。
音声入力データをメモリに書込み、データ量が設定値に
達すると、処理装置（ＣＰＵ）が決められた時間内に音
声入力データの読出しを行う音声認識前処理部に係シ、
音声入力データが所定時間内に読出されない場合、その
旨を処理装置に通知すると共にメモリへの書込みを禁止
し、メモリを読出し可能状態に保つようにした音声入力
データ制御方式に関するものである。
マイクロフォンなどの音声入力装置を通して一定時間間
隔で音声入力をサンプリングし、そのサンプリングした
音声入力データをメそりに書込み、音声入力データ量が
所定量に達すると処理装置（ＣＰＵ）が所定時間内に音
声入力データの読出しを行うようになった音声認識前処
理部では、従来はサンプリング周期が例えば１０ｒｎ＃
と定められていると、サンプリングした音声入力データ
は、１０？？ＬＪＰ毎にメモリに書込まれるため、処理
装置がＩＱ ｍｓをこえてメモリのデータを読出すこと
が不可能でありた。したがって、このよう々従来の方式
では、処理装置が１０７Ｆ１．？内で処理可能なものし
か採用できないという問題がある。このような制約は、
例えば音声認識前処理部において音声分析を行うフィル
タ・ボードのテストを行うに際しても問題がある。即ち
、フィルターボードに対してｌＱｍＪＰ周期内でテスト
処理を行うことは、通常のテスト・システムと方法では
困難である。
隔で音声入力をサンプリングし、そのサンプリングした
音声入力データをメそりに書込み、音声入力データ量が
所定量に達すると処理装置（ＣＰＵ）が所定時間内に音
声入力データの読出しを行うようになった音声認識前処
理部では、従来はサンプリング周期が例えば１０ｒｎ＃
と定められていると、サンプリングした音声入力データ
は、１０？？ＬＪＰ毎にメモリに書込まれるため、処理
装置がＩＱ ｍｓをこえてメモリのデータを読出すこと
が不可能でありた。したがって、このよう々従来の方式
では、処理装置が１０７Ｆ１．？内で処理可能なものし
か採用できないという問題がある。このような制約は、
例えば音声認識前処理部において音声分析を行うフィル
タ・ボードのテストを行うに際しても問題がある。即ち
、フィルターボードに対してｌＱｍＪＰ周期内でテスト
処理を行うことは、通常のテスト・システムと方法では
困難である。
本発明は、上記の考察に基づくものであって、音声認識
前処理部に対してサンプリング周期をこえてメモリから
音声入力データの読出しが可能な音声入力データ制御方
式を提供することを目的とするものである。
前処理部に対してサンプリング周期をこえてメモリから
音声入力データの読出しが可能な音声入力データ制御方
式を提供することを目的とするものである。
そのために本発明の音声入力データ制御方式は、音声を
入力し増幅する音声入力増幅手段、音声を複数チャネル
の音声入力データに分析する音声分析手段、複数チャネ
ルの音声入力データを１チヤネルずつ選択してディジタ
ル値の音声入力データに変換するデータ選択・変換手段
、該データ選択・変換手段によシ変換された音声入力デ
ータを複数チャネル格納するデータ格納手段、及び音声
入力データ制御手段を備え、一定時間間隔で音声入力を
サンプリングして音声入力データを上記データ格納手段
に格納し、格納された音声入力データが音声認識処理を
行う処理装置に読出されるようになった音声認識前処理
部における音声入力データ制御方式であって、上記音声
入力データ制御手段は、上記一定時間間隔毎に被数チャ
ネルの音声入力データを上記データ格納手段に格納し、
しかる後上記データ格納手段を読出しモードにして上記
処理装置からの読出しアドレスを上記データ格納手段に
供給するサンプリング制御部、上記読出しアドレスの最
終アドレスを検出するアドレス検出部、及び上記一定時
間毎に上記読出しそ−ドか否かを検出する読出し検出部
を備え、且つ上記アドレス検出部は上記最終アドレスを
検出したことを条件に上記サンプリング制御部を読出し
モードから次の一定時間間隔毎の上記データ格納手段へ
の音声入力データの格納が可能なモードに制御し、上記
読出し検出部は読出しモードを検出したことを条件に上
記処理装置に一定時間経過したにも拘らず上記データ格
納手段に格納された音声入力データが読出されていない
旨を通知するように構成されたことを特徴とするもので
ある。
入力し増幅する音声入力増幅手段、音声を複数チャネル
の音声入力データに分析する音声分析手段、複数チャネ
ルの音声入力データを１チヤネルずつ選択してディジタ
ル値の音声入力データに変換するデータ選択・変換手段
、該データ選択・変換手段によシ変換された音声入力デ
ータを複数チャネル格納するデータ格納手段、及び音声
入力データ制御手段を備え、一定時間間隔で音声入力を
サンプリングして音声入力データを上記データ格納手段
に格納し、格納された音声入力データが音声認識処理を
行う処理装置に読出されるようになった音声認識前処理
部における音声入力データ制御方式であって、上記音声
入力データ制御手段は、上記一定時間間隔毎に被数チャ
ネルの音声入力データを上記データ格納手段に格納し、
しかる後上記データ格納手段を読出しモードにして上記
処理装置からの読出しアドレスを上記データ格納手段に
供給するサンプリング制御部、上記読出しアドレスの最
終アドレスを検出するアドレス検出部、及び上記一定時
間毎に上記読出しそ−ドか否かを検出する読出し検出部
を備え、且つ上記アドレス検出部は上記最終アドレスを
検出したことを条件に上記サンプリング制御部を読出し
モードから次の一定時間間隔毎の上記データ格納手段へ
の音声入力データの格納が可能なモードに制御し、上記
読出し検出部は読出しモードを検出したことを条件に上
記処理装置に一定時間経過したにも拘らず上記データ格
納手段に格納された音声入力データが読出されていない
旨を通知するように構成されたことを特徴とするもので
ある。
以下、本発明の実施例を図面を参照しつつ説明する◎
第１図は本発明の１実施例を示す図、第２図は処理装置
が規定時間内にメモリの音声入力データを読出す場合の
信号のタイミングを示すタイム・チャート、第３図は処
理装置が規定時間をオーバしてメモリの音声入力データ
を読出す場合の信号のタイミングを示すタイム・チャー
トである。第１図において、１はマイクロフォン、２は
プリアンプ、３はプリエンファシス、４はＢＰＦ （バ
ンド・パス・フィルタ）、５と１２はマルチプレクサ、
６はサンプル・ホールド回路、７はＡ／Ｄコンバータ、
８はバッファ・メモリ、９ないし１１はカウンタ、１３
はデコーダ、１４と１５はＦＦ（クリップ・フロップ回
路）、１６は論理回路、１７はナンド−ゲート、１８は
ノ°ア−ゲート、１９２３゜ はノア・ゲート、２０はアンド・ゲート、２Ｖξインバ
ータ、２２は処理装置（ＣＰＵ）を示す。
が規定時間内にメモリの音声入力データを読出す場合の
信号のタイミングを示すタイム・チャート、第３図は処
理装置が規定時間をオーバしてメモリの音声入力データ
を読出す場合の信号のタイミングを示すタイム・チャー
トである。第１図において、１はマイクロフォン、２は
プリアンプ、３はプリエンファシス、４はＢＰＦ （バ
ンド・パス・フィルタ）、５と１２はマルチプレクサ、
６はサンプル・ホールド回路、７はＡ／Ｄコンバータ、
８はバッファ・メモリ、９ないし１１はカウンタ、１３
はデコーダ、１４と１５はＦＦ（クリップ・フロップ回
路）、１６は論理回路、１７はナンド−ゲート、１８は
ノ°ア−ゲート、１９２３゜ はノア・ゲート、２０はアンド・ゲート、２Ｖξインバ
ータ、２２は処理装置（ＣＰＵ）を示す。
第１図において、音声入力は、マイクｏ７オンｌ、プリ
アンプ２、プリエンファシス３を通してＢｒＦ３に送ら
れる。プリエンファシス３は、マイクレフオン１の受信
感度が高域では低く、したととから、このような高域部
分を低域部分と同様の出力として得られるよう補償する
ものである。
アンプ２、プリエンファシス３を通してＢｒＦ３に送ら
れる。プリエンファシス３は、マイクレフオン１の受信
感度が高域では低く、したととから、このような高域部
分を低域部分と同様の出力として得られるよう補償する
ものである。
音声入力信号がＢｒＦ３に送られてくると、ＢｒＦ３で
は、１６チヤネルの周波数帯域毎にフィルタ整流平滑さ
れ、１６チヤネルの音声入力データがマルチプレクサ５
に送られる。マルチプレクサ５では、アドレスが指示さ
れ、その指示されたアドレスに従ってＢｒＦ３から送ら
れてきた１６チヤネルの音声入力データの中から１チヤ
ネルの音声入力データが選択される。マルチプレクサ５
により選択された音声入力データは、サンプル・ホール
ド回路６に保持され、そしてＡ／Ｄコンバータによって
１２ビツトのディジタル・データに変換され、バッファ
・メモリ８に格納される。１６チヤネルの音声入力デー
タが同様にして全てバッファ・メモリ８に格納されると
、その音声入力データは処理装置（ＣＰＵ）２２に読出
される。処理装置２２では、図示しないが記憶装置を備
え、音声入力データに対応する辞書が格納されていて、
バッファ・メモリ８から音声入力データが読出されると
、辞書と参照して音声認識処理が行われる。
は、１６チヤネルの周波数帯域毎にフィルタ整流平滑さ
れ、１６チヤネルの音声入力データがマルチプレクサ５
に送られる。マルチプレクサ５では、アドレスが指示さ
れ、その指示されたアドレスに従ってＢｒＦ３から送ら
れてきた１６チヤネルの音声入力データの中から１チヤ
ネルの音声入力データが選択される。マルチプレクサ５
により選択された音声入力データは、サンプル・ホール
ド回路６に保持され、そしてＡ／Ｄコンバータによって
１２ビツトのディジタル・データに変換され、バッファ
・メモリ８に格納される。１６チヤネルの音声入力デー
タが同様にして全てバッファ・メモリ８に格納されると
、その音声入力データは処理装置（ＣＰＵ）２２に読出
される。処理装置２２では、図示しないが記憶装置を備
え、音声入力データに対応する辞書が格納されていて、
バッファ・メモリ８から音声入力データが読出されると
、辞書と参照して音声認識処理が行われる。
以上のバッファ・メモリ８から処理装置２２に音声入力
データが読出されるまでの構成が音声認識処理部に相当
するものである。このような音声認識前処理部において
、マルチプレクサ５に与えるアドレスは、カウンタ１１
によシ生成される。カウンタ１１は、論理回路１６の出
力冬５０μＳＷをカウントするもので、そのカウント値
がマルチ・プレクサ５にアドレスとして供給され、さら
にマルチプレクサ１２にも供給される。マルチプレクサ
１２からバッファ・メモリ８にアドレスが供給される◇
又カウンタ１１は、５０μｓ×１６になると即ち１６チ
ヤネルの音声入力データがバッファ・メモリ８に書込ま
れるとキャリーをＦＦ１４のＪ端子に送出する。論理回
路１６は、データ・レディの負論理信号−％ＤＴＲＤＹ
とクロックＣＬＫとカウンタ９の出力を入力とするナン
ド・ゲートを持つ論理回路であって、データ・レディの
負論理信号苦ＤＴＲＤＹが論理「１」のときノア・ゲー
ト１９の出力により起動がかけられ、カウンタ９から５
ｏμＳ毎にキャリーが送られてくると論理ｒＯＪになる
信号そ５０μＳＷを出力する。この信号−％５０μｓ艦
バッファ・メモリ８とナンド・ゲート１７にも供給され
、バッファ・メモリでは、信号−％５０ｐｓＷが論理「
０」で書込みが行われ、論理「１」で読出しが行われる
。論理回路１６では、信号姉ｏｐ歴が１６回論理「０」
になシ、１６チヤネルの音声入力データがバッファ・メ
モリ８に書込まれ、データ・レディの負論理信号−％Ｄ
ＴＲＤＹが論理ｒＯＪに表ると、以降データ・レディの
負論理信号−ＸＤＴＲＤＹが再び論理「１」になっても
、ノア・ゲート１９の出力によって起動がかけられるま
で信号薫５０μＳＷは論理「１」のままに保持される。
データが読出されるまでの構成が音声認識処理部に相当
するものである。このような音声認識前処理部において
、マルチプレクサ５に与えるアドレスは、カウンタ１１
によシ生成される。カウンタ１１は、論理回路１６の出
力冬５０μＳＷをカウントするもので、そのカウント値
がマルチ・プレクサ５にアドレスとして供給され、さら
にマルチプレクサ１２にも供給される。マルチプレクサ
１２からバッファ・メモリ８にアドレスが供給される◇
又カウンタ１１は、５０μｓ×１６になると即ち１６チ
ヤネルの音声入力データがバッファ・メモリ８に書込ま
れるとキャリーをＦＦ１４のＪ端子に送出する。論理回
路１６は、データ・レディの負論理信号−％ＤＴＲＤＹ
とクロックＣＬＫとカウンタ９の出力を入力とするナン
ド・ゲートを持つ論理回路であって、データ・レディの
負論理信号苦ＤＴＲＤＹが論理「１」のときノア・ゲー
ト１９の出力により起動がかけられ、カウンタ９から５
ｏμＳ毎にキャリーが送られてくると論理ｒＯＪになる
信号そ５０μＳＷを出力する。この信号−％５０μｓ艦
バッファ・メモリ８とナンド・ゲート１７にも供給され
、バッファ・メモリでは、信号−％５０ｐｓＷが論理「
０」で書込みが行われ、論理「１」で読出しが行われる
。論理回路１６では、信号姉ｏｐ歴が１６回論理「０」
になシ、１６チヤネルの音声入力データがバッファ・メ
モリ８に書込まれ、データ・レディの負論理信号−％Ｄ
ＴＲＤＹが論理ｒＯＪに表ると、以降データ・レディの
負論理信号−ＸＤＴＲＤＹが再び論理「１」になっても
、ノア・ゲート１９の出力によって起動がかけられるま
で信号薫５０μＳＷは論理「１」のままに保持される。
又、論理回路１６の信号−％５０μｓｗが１６回論理「
０」になシパッファ・メモリ８に音声入力データが書込
まれた後は、データ・レディＤＴＲＤＹが論理「１」に
なシ、チャネル１５（％ＣＨＩ ５ ）が読み出されな
いと、バッファ・メモリ８は読出し状態に保持される。
０」になシパッファ・メモリ８に音声入力データが書込
まれた後は、データ・レディＤＴＲＤＹが論理「１」に
なシ、チャネル１５（％ＣＨＩ ５ ）が読み出されな
いと、バッファ・メモリ８は読出し状態に保持される。
カウンタ９は、クロックＣＬＫをカウントして５０μｓ
毎にキャリーを送出するもので、そのキャリーが論理回
路１６に供給される外、カウンタ１ｏとインバータ２３
を経由して、ノアタ・ゲート１８にも供給される。カウ
ンタ１０は、カウンタ９から送られてくるキャリーをカ
ウントし、ＩＱｍｓ毎にキャリーを送出する。そのキャ
リーは、ノア・ゲート１９とアンド−ゲー）２０に供給
される。又、ノア・ゲート１９は、入力端子に処理装置
からのリセット信号Ｒ８Ｔが供給され、すセット信号Ｒ
８Ｔが論理「１」になったとき、又はカウンタ１０から
論理「１」のキャリーが出力されたとき論理「０」、両
者が論理「０」のとき論理「１」の出力信号がカウンタ
１０と１１のリセット端子とインバータ２３の入力端子
と論理回路１６の起動端子に供給される。インバータ２
３の出力端子はノア・ゲート１８の入力端子に供給され
る。ノア・ゲート１８の出力がカウンタ９のリセット端
子に供給される。処理装置２２からのアドレス信号は、
マルチプレクサ１２の入力端子とデコーダ１３の入力端
子に供給される。マルチプレクサ１２は、データ・レデ
ィ信号ＤＴＲＤＹが選択信号として供給され、データ・
レディ信号ＤＴＲＤＹが論理「０」のときにカウンタ１
１のカウント値をアドレスとしてバッファ・メモリ８に
供給し、データ・レディ信号ＤＴＲＤＹが論理「１」に
なると処理装置２２から送られてきたアドレスをバッフ
ァ・メモリ８に供給する。
毎にキャリーを送出するもので、そのキャリーが論理回
路１６に供給される外、カウンタ１ｏとインバータ２３
を経由して、ノアタ・ゲート１８にも供給される。カウ
ンタ１０は、カウンタ９から送られてくるキャリーをカ
ウントし、ＩＱｍｓ毎にキャリーを送出する。そのキャ
リーは、ノア・ゲート１９とアンド−ゲー）２０に供給
される。又、ノア・ゲート１９は、入力端子に処理装置
からのリセット信号Ｒ８Ｔが供給され、すセット信号Ｒ
８Ｔが論理「１」になったとき、又はカウンタ１０から
論理「１」のキャリーが出力されたとき論理「０」、両
者が論理「０」のとき論理「１」の出力信号がカウンタ
１０と１１のリセット端子とインバータ２３の入力端子
と論理回路１６の起動端子に供給される。インバータ２
３の出力端子はノア・ゲート１８の入力端子に供給され
る。ノア・ゲート１８の出力がカウンタ９のリセット端
子に供給される。処理装置２２からのアドレス信号は、
マルチプレクサ１２の入力端子とデコーダ１３の入力端
子に供給される。マルチプレクサ１２は、データ・レデ
ィ信号ＤＴＲＤＹが選択信号として供給され、データ・
レディ信号ＤＴＲＤＹが論理「０」のときにカウンタ１
１のカウント値をアドレスとしてバッファ・メモリ８に
供給し、データ・レディ信号ＤＴＲＤＹが論理「１」に
なると処理装置２２から送られてきたアドレスをバッフ
ァ・メモリ８に供給する。
デコーダ１３は、処理装置２２から送られてくるアドレ
スをデコードし、該アドレスがチャネル１５である場合
には論理「０」、それ以外の場合には論理「１」の信号
％ＣＨ１５をナンド−ゲート１７に送出する。又、ナン
ド・ゲート１７の入力端子には、論理回路１６の出力−
Ｌ５０／ｊｓＷが供給され、ナンド・ゲート１７の出力
がＦＦ１４のＣ端子にクロックとして供給される。ＦＦ
１４のＣ端子は、Ｋ端子と接続され、その出力がデータ
ーレディ信号ＤＴＲＤＹとしてアンド・ゲート２０の入
力端子とマルチプレクサ１２のセレクト端子と処理装置
に供給され、Ｃ端子の出力はデータ・レディの負論理信
号％ＤＴＲＤＹとして論理回路１６の入力端子に供給さ
れる。ＦＦ１５は、Ｊ端子にアンドウゲート２０の出力
が供給され、Ｃ端子にクロックＣＬＫが供給され、Ｋ端
子が接地され、Ｃ端子の出力が通知信号０ＶＲＮとして
処理装置２２に供給される。ＦＦ１４と１５のリセット
端子にはインバータ２１の出力が供給され、インバータ
２１の入力端子には処理装置のリセット信号Ｒ８Ｔが供
給される。
スをデコードし、該アドレスがチャネル１５である場合
には論理「０」、それ以外の場合には論理「１」の信号
％ＣＨ１５をナンド−ゲート１７に送出する。又、ナン
ド・ゲート１７の入力端子には、論理回路１６の出力−
Ｌ５０／ｊｓＷが供給され、ナンド・ゲート１７の出力
がＦＦ１４のＣ端子にクロックとして供給される。ＦＦ
１４のＣ端子は、Ｋ端子と接続され、その出力がデータ
ーレディ信号ＤＴＲＤＹとしてアンド・ゲート２０の入
力端子とマルチプレクサ１２のセレクト端子と処理装置
に供給され、Ｃ端子の出力はデータ・レディの負論理信
号％ＤＴＲＤＹとして論理回路１６の入力端子に供給さ
れる。ＦＦ１５は、Ｊ端子にアンドウゲート２０の出力
が供給され、Ｃ端子にクロックＣＬＫが供給され、Ｋ端
子が接地され、Ｃ端子の出力が通知信号０ＶＲＮとして
処理装置２２に供給される。ＦＦ１４と１５のリセット
端子にはインバータ２１の出力が供給され、インバータ
２１の入力端子には処理装置のリセット信号Ｒ８Ｔが供
給される。
次に処理装置が規定時間内にメモリの音声入力データを
読出す場合について第２図を参照しっつ説明する。処理
装置２２のリセット信号Ｒ８Ｔが論理「１」から論理「
０」にされるとカウンタ９ないし１１及びＦＦ１４と１
５がリセットされると共に論理回路１６の動作が開始さ
れる。その結果、カウンタ９から５０μｓ毎に送出され
るキャリーとクロックＣＬＫとデータ・レディの負論理
信号−％ＤＴＲＤＹとを基に５０μｓ間隔でライト・パ
ルス−％５０μＳＷが論理回路１６によシ生成される。
読出す場合について第２図を参照しっつ説明する。処理
装置２２のリセット信号Ｒ８Ｔが論理「１」から論理「
０」にされるとカウンタ９ないし１１及びＦＦ１４と１
５がリセットされると共に論理回路１６の動作が開始さ
れる。その結果、カウンタ９から５０μｓ毎に送出され
るキャリーとクロックＣＬＫとデータ・レディの負論理
信号−％ＤＴＲＤＹとを基に５０μｓ間隔でライト・パ
ルス−％５０μＳＷが論理回路１６によシ生成される。
そしてそのライト・パルス冬５０μＳＷは、バッファ・
メモリ８にライト・タイミング信号として送られると共
にカウンタ１１にも送られる。カウンタ１１では、ライ
ト・パルス冬５０μＳＷをカウントし、そのカウント値
がアドレスとしてマルチ・プレクサ５に与えられ、又、
マルチプレクサ１２を通してバッファ・メモリ８にも与
えられる。５０μｓ毎にＢＰＦ４の１６チヤネルの音声
入力データ（サンプル・データＡ）が順次マルチプレク
サ５、サンプル・ホールド回路６．Ａ／Ｄコンバータ７
を通してディジタル値に変換されてバッファ・メモリ８
に格納されると、カウンタ１１からキャリーが送出され
る。その結果、ＦＦ１４のＪ端子に論理「１」が加えら
れるからデータ・レディ信号ＤＴＲＤＹが論理「１」に
、又、その負論理信号−％ＤＴＲＤＹが論理「０」にな
シ、論理回路１６の動作が停止されてバッファ・メモリ
８がリード・モードにされ、マルチプレクサ１２からバ
ッファーメモリ８に送出するアドレスが処理装置２２の
アドレスに切シ換えられる。処理装置２２は、データ・
レディ処理装置２２のアドレスがチャネル１５を指定す
るとデコーダ１３の出力が論理「０」にな、Ｃ１ＦＦ１
４の出力を反転させる。その結果、データ・レディ信号
ＤＴＲＤＹは論理「０」に、又、その負論理信号−％Ｄ
ＴＲＤＹは論理・「１」になる。その状態において、カ
ウンタ１０のカウントが続けられ、１０ｍｙのキャリー
が送出されるとカウンタ９ないし１１がリセットされる
と共に論理回路１６の動作が開始され、次の音声入力デ
ータＢに対するバッファφメモリ８への書込みが行われ
る。
メモリ８にライト・タイミング信号として送られると共
にカウンタ１１にも送られる。カウンタ１１では、ライ
ト・パルス冬５０μＳＷをカウントし、そのカウント値
がアドレスとしてマルチ・プレクサ５に与えられ、又、
マルチプレクサ１２を通してバッファ・メモリ８にも与
えられる。５０μｓ毎にＢＰＦ４の１６チヤネルの音声
入力データ（サンプル・データＡ）が順次マルチプレク
サ５、サンプル・ホールド回路６．Ａ／Ｄコンバータ７
を通してディジタル値に変換されてバッファ・メモリ８
に格納されると、カウンタ１１からキャリーが送出され
る。その結果、ＦＦ１４のＪ端子に論理「１」が加えら
れるからデータ・レディ信号ＤＴＲＤＹが論理「１」に
、又、その負論理信号−％ＤＴＲＤＹが論理「０」にな
シ、論理回路１６の動作が停止されてバッファ・メモリ
８がリード・モードにされ、マルチプレクサ１２からバ
ッファーメモリ８に送出するアドレスが処理装置２２の
アドレスに切シ換えられる。処理装置２２は、データ・
レディ処理装置２２のアドレスがチャネル１５を指定す
るとデコーダ１３の出力が論理「０」にな、Ｃ１ＦＦ１
４の出力を反転させる。その結果、データ・レディ信号
ＤＴＲＤＹは論理「０」に、又、その負論理信号−％Ｄ
ＴＲＤＹは論理・「１」になる。その状態において、カ
ウンタ１０のカウントが続けられ、１０ｍｙのキャリー
が送出されるとカウンタ９ないし１１がリセットされる
と共に論理回路１６の動作が開始され、次の音声入力デ
ータＢに対するバッファφメモリ８への書込みが行われ
る。
しかし音声入力データの読出しが規定時間をオーバして
行われる場合には、第３図に示すようにカウンタ１０か
ら１０ｍ１のキャリーが送出されたとき、データ・レデ
ィ信号ＤＴＲＤＹはまだ論理「１」のままであるので、
アンドｅゲート２０のアンド条件が成立し、ＦＦ１５の
Ｑ端子の出力０ＶＲＮが論理「ｌ」にされる。即ち、デ
ータ・レディ信号骨０ＶＲＮが論理「１」にされ、これ
が処理装置２２に通知される。又、この場合には、デー
タのレディ信号ＤＴＲＤＹが論理「１」のままであるの
で、バッファ・メモリ８は、論理回路１６の出力によっ
てリード・モードのままに制御され、マルチプレクサ１
２によって処理装置２２からのアドレスが与えられるよ
うに制御されている。
行われる場合には、第３図に示すようにカウンタ１０か
ら１０ｍ１のキャリーが送出されたとき、データ・レデ
ィ信号ＤＴＲＤＹはまだ論理「１」のままであるので、
アンドｅゲート２０のアンド条件が成立し、ＦＦ１５の
Ｑ端子の出力０ＶＲＮが論理「ｌ」にされる。即ち、デ
ータ・レディ信号骨０ＶＲＮが論理「１」にされ、これ
が処理装置２２に通知される。又、この場合には、デー
タのレディ信号ＤＴＲＤＹが論理「１」のままであるの
で、バッファ・メモリ８は、論理回路１６の出力によっ
てリード・モードのままに制御され、マルチプレクサ１
２によって処理装置２２からのアドレスが与えられるよ
うに制御されている。
以上の説明から明らかなように、本発明にょれば、読出
しアドレスを検出して読出しが終るまで書込みを禁止す
るように制御するので、サンプリング周期をとえても音
声認識前処理部のメモリから音声入力データを読出すこ
とが可能になる。したがって音声分析のフィルタ・ボー
ドのテストもサンプリング周期をこえて行い得るので、
普通のテスト・システムと方法でのテストも可能になる
。
しアドレスを検出して読出しが終るまで書込みを禁止す
るように制御するので、サンプリング周期をとえても音
声認識前処理部のメモリから音声入力データを読出すこ
とが可能になる。したがって音声分析のフィルタ・ボー
ドのテストもサンプリング周期をこえて行い得るので、
普通のテスト・システムと方法でのテストも可能になる
。
第１図は本発明の１実施例を示す図、第２図は処理装置
が規定時間内にメモリの音声入力データを読出す場合の
信号のタイミングを示すタイム・チャート、第３図は処
理装置が規定時間をオーバしてメ七りの音声入力データ
を読出す場合の信号のタイミングを示すタイム・チャー
トである。第１図において、１・・・マイクロフォン、
２・・・プリアンプ、３・・・プリエンファシス、４・
・・ＢＰＦ （バンド・パス・フィルタ）、５と１２・
・・マルチプレクサ、６・・・サンプル参ホールド回路
、７・・・Ａ／Ｄコンバータ、８・・・バッファ・メモ
リ、９ないし１１・・・カウンタ、１３・・・デコーダ
、１４と１５・・・ＦＦ（クリップΦフロップ回路）、
１６・・・論理回路、１７・・・ナンド−ゲート、１８
・・・ノア・ゲート、１９・・・ファ−ゲート、２０・
・・アンド・ゲート、２１・・・インバータ、２２・・
・処理装置（ＣＰＵ）、２３・・・インバータ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
が規定時間内にメモリの音声入力データを読出す場合の
信号のタイミングを示すタイム・チャート、第３図は処
理装置が規定時間をオーバしてメ七りの音声入力データ
を読出す場合の信号のタイミングを示すタイム・チャー
トである。第１図において、１・・・マイクロフォン、
２・・・プリアンプ、３・・・プリエンファシス、４・
・・ＢＰＦ （バンド・パス・フィルタ）、５と１２・
・・マルチプレクサ、６・・・サンプル参ホールド回路
、７・・・Ａ／Ｄコンバータ、８・・・バッファ・メモ
リ、９ないし１１・・・カウンタ、１３・・・デコーダ
、１４と１５・・・ＦＦ（クリップΦフロップ回路）、
１６・・・論理回路、１７・・・ナンド−ゲート、１８
・・・ノア・ゲート、１９・・・ファ−ゲート、２０・
・・アンド・ゲート、２１・・・インバータ、２２・・
・処理装置（ＣＰＵ）、２３・・・インバータ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 音声を入力し増幅する音声入力増幅手段、音声を複数チ
ャネルの音声入力データに分析する音声分析手段、複数
チャネルの音声入力データを１チヤネルずつ選択してデ
ィジタル値の音声入力データに変換するデータ選択・変
換手段、該データ選択・変換手段によシ変換された音声
入力データを複数チャネル格納するデータ格納手段、及
び音声入力データ制御手段を備え、一定時間間隔で音声
入力をサンプリングして音声入力データを上記データ格
納手段に格納し、格納された音声入力データが音声認識
処理を行う処理装置に読出されるようになった音声認識
前処理部における音声入力データ制御方式であって、上
記音声入力データ制御手段は、上記一定時間間隔毎に複
数チャネルの音声入力データを上記データ格納手段に格
納し、しかる後上記データ格納手段を読出しモードにし
て上記処理装置からの読出しアドレスを上記データ格納
手段に供給するサンプリング制御部、上記読出しアドレ
スの最終アドレスを検出するアドレス検出部、及び上記
一定時間毎に上記読出しモードか否かを検出する読出し
検出部を備え、且つ上記アドレス検出部は上記最終アド
レスを検出したととを条件に上記サンプリング制御部を
読出しモードから次の一定時間間隔毎の上記データ格納
手段への音声入力デー夛の格納が可納なモードに制御し
、上記読出し検出部は読出しモードを検出したことを条
件に上記処理装置に一定時間経過したＫも拘らず上記デ
ータ格納手段に格納された音声入力データが読出されて
いない旨を通知するように構成され九ととを特徴とする
音声入力データ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232798A JPS59123927A (ja) | 1982-12-29 | 1982-12-29 | 音声入力デ−タ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57232798A JPS59123927A (ja) | 1982-12-29 | 1982-12-29 | 音声入力デ−タ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123927A true JPS59123927A (ja) | 1984-07-17 |
| JPS6248853B2 JPS6248853B2 (ja) | 1987-10-15 |
Family
ID=16944918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57232798A Granted JPS59123927A (ja) | 1982-12-29 | 1982-12-29 | 音声入力デ−タ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123927A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419542U (ja) * | 1987-07-27 | 1989-01-31 |
-
1982
- 1982-12-29 JP JP57232798A patent/JPS59123927A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6248853B2 (ja) | 1987-10-15 |
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