JPS59121993A - 半導体パツケ−ジの実装方法 - Google Patents
半導体パツケ−ジの実装方法Info
- Publication number
- JPS59121993A JPS59121993A JP22868282A JP22868282A JPS59121993A JP S59121993 A JPS59121993 A JP S59121993A JP 22868282 A JP22868282 A JP 22868282A JP 22868282 A JP22868282 A JP 22868282A JP S59121993 A JPS59121993 A JP S59121993A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- connection
- solder
- circuit board
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、表面実装形の半導体パッケージをプリント基
板上の所定位置の接続用ダイアに半田付けして固定する
半導体パンケージの実装方法に関する。
板上の所定位置の接続用ダイアに半田付けして固定する
半導体パンケージの実装方法に関する。
（２）従来技術と問題点
従来、プリント基板に半導体パッケージを実装するには
、例えば第１図に示すように、プリント基板１にその厚
さ全部を貫通する接続用ダイア（Ｖｉａ ）２を設け、
このヴイア２にプラグイン方式の半導体パッケージ３の
裏面側に突出して設けられた接続ビン４を挿入し、この
信号ビン４を半田５で上記接続用ヴイア２に接続固定し
ていた。
、例えば第１図に示すように、プリント基板１にその厚
さ全部を貫通する接続用ダイア（Ｖｉａ ）２を設け、
このヴイア２にプラグイン方式の半導体パッケージ３の
裏面側に突出して設けられた接続ビン４を挿入し、この
信号ビン４を半田５で上記接続用ヴイア２に接続固定し
ていた。
しかしこの場合、上記ヴイア２はプリント基板１の厚さ
全部を貫通しているので、同一座標にヴイア２を重ねて
設けることはできず、プリント基板１全体のヴイア２の
密度を高くすることはできなかった。また、上記ヴイア
２の中間部には比較的大きなランド７が形成されている
ので、相＠シ合うヴイア２のランド７．７間を走る信号
の配線密度をあまジ高くすることはできなかった。
全部を貫通しているので、同一座標にヴイア２を重ねて
設けることはできず、プリント基板１全体のヴイア２の
密度を高くすることはできなかった。また、上記ヴイア
２の中間部には比較的大きなランド７が形成されている
ので、相＠シ合うヴイア２のランド７．７間を走る信号
の配線密度をあまジ高くすることはできなかった。
次に、第２図に示すフラットリード方式の半導体パッケ
ージ３′の場合は、該パッケージ３′の接続用リード８
．８・−・・・・をその側面からのみ引き出すので、パ
ッケージの外形寸法に対し引き出せるリード８．８・・
・・・・の本数が限られるものであった。逆に、近年は
内部に封入されるＩＣチップ等が高集積度化されて信号
数が多くなっているので、必要以上にパッケージの外形
寸法を大きくしなければならなかった。
ージ３′の場合は、該パッケージ３′の接続用リード８
．８・−・・・・をその側面からのみ引き出すので、パ
ッケージの外形寸法に対し引き出せるリード８．８・・
・・・・の本数が限られるものであった。逆に、近年は
内部に封入されるＩＣチップ等が高集積度化されて信号
数が多くなっているので、必要以上にパッケージの外形
寸法を大きくしなければならなかった。
また、第３図に示すリードレス方式の半導体パッケージ
３′の場合は、プリント基板１と半導体パッケージ３“
の材料の熱膨張係数に差があることから、その雰囲気温
度が高くなったときは該両者の熱膨張にょクプリント基
板１の表面に形成された接続パッドと半導体パッケージ
３“の裏面側に設けられた半田ボール９の接続部に熱応
力がかかシ、半田ボール９にクラックが入って上記接続
バンドとの位置ずれを起こすことがあｐ１プリント基板
１と半導体パッケージ３′との接続不良を起こすことが
あった。これに対処するために、上記半導体パッケージ
３＃の寸法はあ甘り大形にすることができなかった。
３′の場合は、プリント基板１と半導体パッケージ３“
の材料の熱膨張係数に差があることから、その雰囲気温
度が高くなったときは該両者の熱膨張にょクプリント基
板１の表面に形成された接続パッドと半導体パッケージ
３“の裏面側に設けられた半田ボール９の接続部に熱応
力がかかシ、半田ボール９にクラックが入って上記接続
バンドとの位置ずれを起こすことがあｐ１プリント基板
１と半導体パッケージ３′との接続不良を起こすことが
あった。これに対処するために、上記半導体パッケージ
３＃の寸法はあ甘り大形にすることができなかった。
（３）発明の目的
本発明は上記の問題点を解消するためになされたもので
、プリント基板の信号の配線密度を高くすることができ
ると共に半導体パッケージとプリント基板の熱膨張の差
によシ該両者の半田付は部の接続不良が生ずることが無
い半導体パッケージの実装方法を提供することを目的と
する。
、プリント基板の信号の配線密度を高くすることができ
ると共に半導体パッケージとプリント基板の熱膨張の差
によシ該両者の半田付は部の接続不良が生ずることが無
い半導体パッケージの実装方法を提供することを目的と
する。
（４） 発明の構成
そして上記の目的は本発明によれば、回路素子が作り込
まれたチップを内部に封入した半導体パッケージの裏面
側に短寸の接続ビンを突出し、一方プリント基板の表面
の上記接続ビンと対応する箇所には該接続ビンの外径よ
り大きい孔径を有する有底の接続用ヴイアを設けると共
に、この接続用ヴイアの孔内部に半田を充てんして半田
ホットとして成シ、それぞれの半田ポット内の半田の上
面に上記半導体パッケージの各接続ビンを載置した後、
この接続ビンと上記半田との接触部分を加熱することに
より、上記半田ポット内の半田を溶かすと共に上記半導
体パッケージの自重で各接続ビンを半田ポットの内部に
埋め込み、上記プリント基板の接続用ヴイアに半導体パ
ッケージの接続ビンを半田付は固定することを特徴とす
る半導体パッケージの実装方法を提供することによって
達成される。
まれたチップを内部に封入した半導体パッケージの裏面
側に短寸の接続ビンを突出し、一方プリント基板の表面
の上記接続ビンと対応する箇所には該接続ビンの外径よ
り大きい孔径を有する有底の接続用ヴイアを設けると共
に、この接続用ヴイアの孔内部に半田を充てんして半田
ホットとして成シ、それぞれの半田ポット内の半田の上
面に上記半導体パッケージの各接続ビンを載置した後、
この接続ビンと上記半田との接触部分を加熱することに
より、上記半田ポット内の半田を溶かすと共に上記半導
体パッケージの自重で各接続ビンを半田ポットの内部に
埋め込み、上記プリント基板の接続用ヴイアに半導体パ
ッケージの接続ビンを半田付は固定することを特徴とす
る半導体パッケージの実装方法を提供することによって
達成される。
（５） 発明の実施例
以下、本発明の実施例を添付図面に基いて詳細に説明す
る。
る。
第４図は本発明の実装方法が適用される半導体パッケー
ジとプリント基板を示す断面図である。半導体パッケー
ジ１１は、トランジスタ、ダイオード、抵抗などの回路
素子を作り込んだＩＣ（集積回路）チップ等を内部に封
入してお９、その裏面側には上記ＩＣチップのポンディ
ングパッドと接続された電源用及びグランド用並びに信
号用の接続ビン１２．１２・・・・・・が突出して設け
られている。この接続ビン１２．１２・・・・・・は、
後述のプリント基板１３の接続用ヴイア１５と半田付け
されるもので、その長さは例えば１〜２ｍｍ程度の短寸
に形成されている。
ジとプリント基板を示す断面図である。半導体パッケー
ジ１１は、トランジスタ、ダイオード、抵抗などの回路
素子を作り込んだＩＣ（集積回路）チップ等を内部に封
入してお９、その裏面側には上記ＩＣチップのポンディ
ングパッドと接続された電源用及びグランド用並びに信
号用の接続ビン１２．１２・・・・・・が突出して設け
られている。この接続ビン１２．１２・・・・・・は、
後述のプリント基板１３の接続用ヴイア１５と半田付け
されるもので、その長さは例えば１〜２ｍｍ程度の短寸
に形成されている。
上記半導体パッケージ１１を実装すべきプリント基板１
３の表面１４には、該半導体パッケージ１１の接続ビン
１２．１２・・・・・・の位置に対応して電源用及びグ
ランド用並びに信号用の有底の接続ヴイア１５．１５・
・・・・・が設けられている。この接続ヴイアＩｓ、１
５・・・・・・は、プリント基板１３の表面層又は内層
に形成された配線パターンを介して上記半導体パッケー
ジ１１に電源等を供給するもので、その中心部には上記
接続ビン１２の外径よシも大きい孔径を有すると共に該
接続ビン１２の長さよりやや深い底１６′を有する接続
孔１６が形成されている。そして、この接続用ヴイア１
５の接続孔１６の内部には、例えば半田を球状に固めた
半田ボール１７．１７・・・・・・がそれぞれ充てんさ
れておυ、上記接続孔１６は半田ポットの役目を果すよ
うにされている。なお、上記接続用ダイア１５の接続孔
１６は、プリント基板１３の厚さ全部を貫通しているわ
けではなくいわゆるブラインドダイアとされているので
、中間層に他のブラインドダイア１８を上下に重ねて或
いは他の適宜の位置に形成することができる。
３の表面１４には、該半導体パッケージ１１の接続ビン
１２．１２・・・・・・の位置に対応して電源用及びグ
ランド用並びに信号用の有底の接続ヴイア１５．１５・
・・・・・が設けられている。この接続ヴイアＩｓ、１
５・・・・・・は、プリント基板１３の表面層又は内層
に形成された配線パターンを介して上記半導体パッケー
ジ１１に電源等を供給するもので、その中心部には上記
接続ビン１２の外径よシも大きい孔径を有すると共に該
接続ビン１２の長さよりやや深い底１６′を有する接続
孔１６が形成されている。そして、この接続用ヴイア１
５の接続孔１６の内部には、例えば半田を球状に固めた
半田ボール１７．１７・・・・・・がそれぞれ充てんさ
れておυ、上記接続孔１６は半田ポットの役目を果すよ
うにされている。なお、上記接続用ダイア１５の接続孔
１６は、プリント基板１３の厚さ全部を貫通しているわ
けではなくいわゆるブラインドダイアとされているので
、中間層に他のブラインドダイア１８を上下に重ねて或
いは他の適宜の位置に形成することができる。
このようなプリント基板１３に上記半導体パッケージ１
１を実装する本発明による実装方法は、まず、第５図に
示すように、プリント基板１３表面のそれぞれの半田ポ
ット、すなわち接続用ダイア１５の接続孔１６の内部に
充てんされた半田ボール１７の上面に、上記半導体パッ
ケージ１１の各接続ビン１２の下端が当接するようにし
て載置する。次に、この接続ビン１２と上記半田ボール
１１との接触部分をヒーター又は熱風吹込み等によυ加
熱する。この加熱は、上記接続ビン１２と半田ボール１
７との接触部１３と半導体パッケージ１１との間を全面
にわたって加熱してもよい。そしてこの加熱によシ、上
記半田ボール１７は浴かされる。すると、上記半導体パ
ッケージ１１はその自重で下降し、第６図に示すように
、それぞれの接続ビン１２が半田ポットすなわち接続孔
１６内の浴融半田１７′内に埋め込まれる。この状態に
なったら加熱を止めしばらく放置すると、上記溶融半田
１７′が固化して半導体パッケージ１１の各接続ビン１
２はプリント基板１３のそれぞれの接続用ダイア１５に
半田付けして固定される。
１を実装する本発明による実装方法は、まず、第５図に
示すように、プリント基板１３表面のそれぞれの半田ポ
ット、すなわち接続用ダイア１５の接続孔１６の内部に
充てんされた半田ボール１７の上面に、上記半導体パッ
ケージ１１の各接続ビン１２の下端が当接するようにし
て載置する。次に、この接続ビン１２と上記半田ボール
１１との接触部分をヒーター又は熱風吹込み等によυ加
熱する。この加熱は、上記接続ビン１２と半田ボール１
７との接触部１３と半導体パッケージ１１との間を全面
にわたって加熱してもよい。そしてこの加熱によシ、上
記半田ボール１７は浴かされる。すると、上記半導体パ
ッケージ１１はその自重で下降し、第６図に示すように
、それぞれの接続ビン１２が半田ポットすなわち接続孔
１６内の浴融半田１７′内に埋め込まれる。この状態に
なったら加熱を止めしばらく放置すると、上記溶融半田
１７′が固化して半導体パッケージ１１の各接続ビン１
２はプリント基板１３のそれぞれの接続用ダイア１５に
半田付けして固定される。
このようにして実装された状態では、プリント基板１３
と半導体パッケージ１１の１わシの雰囲気温度が上昇し
て該両者の熱膨張の差によシ上記接続用ヴイア１５と接
続ビン１２とが位置ずれを起こそうとしても、該接続ビ
ン１２はそのほとんど全長が接続用ダイア１５の接続孔
１６内に埋め込筺れて半田付けされているので、位置ず
れは生じない。
と半導体パッケージ１１の１わシの雰囲気温度が上昇し
て該両者の熱膨張の差によシ上記接続用ヴイア１５と接
続ビン１２とが位置ずれを起こそうとしても、該接続ビ
ン１２はそのほとんど全長が接続用ダイア１５の接続孔
１６内に埋め込筺れて半田付けされているので、位置ず
れは生じない。
（６）発明の効果
本発明は以上のように構成されたので、半導体パンケー
ジ１１とプリント基板１３の熱膨張の差によシ上記半導
体パッケージ１１の接続ビン１２とプリント基板１３の
接続用ダイア１５との間で位置ずれを起こすことはなく
、該プリント基板１３と半導体パッケージ１１とで接続
不良が生ずるのを防止することができる。また、プリン
ト基板１３の接続用ダイア１５は有底のブラインドダイ
アとされているので、中間層にも他のブラインドダイア
を適宜形成することができ、全体としてプリント基板１
３の信号の配線密度を高くすることができる。
ジ１１とプリント基板１３の熱膨張の差によシ上記半導
体パッケージ１１の接続ビン１２とプリント基板１３の
接続用ダイア１５との間で位置ずれを起こすことはなく
、該プリント基板１３と半導体パッケージ１１とで接続
不良が生ずるのを防止することができる。また、プリン
ト基板１３の接続用ダイア１５は有底のブラインドダイ
アとされているので、中間層にも他のブラインドダイア
を適宜形成することができ、全体としてプリント基板１
３の信号の配線密度を高くすることができる。
第１図ないし第３図は従来の半導体パッケージの実装状
態を示す断面説明図、第４図は本発明による実装方法が
適用される半導体パッケージ及びプリント基板を示す断
面図、第５図は半導体パッケージを実装する前の状態を
示す断面説明図、第６図は実装後の状態を示す断面説明
図でおる。 １１・・・・・・半導体パッケージ １２・・・・・・接続ビン １３・・・・・・プリント基板 １４・−・・・・プリント多板の表面 １５・・・・・・接続用ダイア １６−・・・・・接続孔 １６′・・・・・・接続孔の底 １７・・・・−・半田ボール 出願人富士通株式会社 第１図 第２図 ３′ ） 第３図
態を示す断面説明図、第４図は本発明による実装方法が
適用される半導体パッケージ及びプリント基板を示す断
面図、第５図は半導体パッケージを実装する前の状態を
示す断面説明図、第６図は実装後の状態を示す断面説明
図でおる。 １１・・・・・・半導体パッケージ １２・・・・・・接続ビン １３・・・・・・プリント基板 １４・−・・・・プリント多板の表面 １５・・・・・・接続用ダイア １６−・・・・・接続孔 １６′・・・・・・接続孔の底 １７・・・・−・半田ボール 出願人富士通株式会社 第１図 第２図 ３′ ） 第３図
Claims (1)
- 回路素子が作り込まれたチップを内部に封入した半導体
パッケージの裏面側に短寸の接続ビンを突出し、一方プ
リント基板の表面の上記接続ビンと対応する箇所には該
接続ビンの外径よシ大きい孔径を有する有底の接続用ダ
イアを設けると共に、この接続用ダイアの孔内部に半田
を充てんして半田ポットとして成シ、それぞれの半田ポ
ット内の半田の上面に上記半導体パッケージの各接続ビ
ンを載置した後、この接続ビンと上記半田との接触部分
を加熱することによシ、上記半田ポット内の半田を溶か
すと共に上記半導体パッケージの自重で各接続ビンを半
田ポットの内部に一理め込み、上記プリント基板の接続
用ダイアに半導体パッケージの接続ビンを半田付は固定
することを特徴とする半導体パッケージの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22868282A JPS59121993A (ja) | 1982-12-28 | 1982-12-28 | 半導体パツケ−ジの実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22868282A JPS59121993A (ja) | 1982-12-28 | 1982-12-28 | 半導体パツケ−ジの実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121993A true JPS59121993A (ja) | 1984-07-14 |
Family
ID=16880153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22868282A Pending JPS59121993A (ja) | 1982-12-28 | 1982-12-28 | 半導体パツケ−ジの実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926375A (en) * | 1995-04-07 | 1999-07-20 | Hitachi, Ltd. | Surface mounting structure |
| US6661674B2 (en) * | 2000-07-31 | 2003-12-09 | Koninklijke Philips Electronics N.V. | System comprising at least two printed circuit boards |
-
1982
- 1982-12-28 JP JP22868282A patent/JPS59121993A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926375A (en) * | 1995-04-07 | 1999-07-20 | Hitachi, Ltd. | Surface mounting structure |
| US6661674B2 (en) * | 2000-07-31 | 2003-12-09 | Koninklijke Philips Electronics N.V. | System comprising at least two printed circuit boards |
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