JPS5912059B2 - How to synchronize digital communication methods - Google Patents
How to synchronize digital communication methodsInfo
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- JPS5912059B2 JPS5912059B2 JP57038603A JP3860382A JPS5912059B2 JP S5912059 B2 JPS5912059 B2 JP S5912059B2 JP 57038603 A JP57038603 A JP 57038603A JP 3860382 A JP3860382 A JP 3860382A JP S5912059 B2 JPS5912059 B2 JP S5912059B2
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- synchronization
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Description
【発明の詳細な説明】
この発明は大容量デジタル通信方式において、複数フレ
ームを単位とする同期（以下「超フレーム同期」という
。DETAILED DESCRIPTION OF THE INVENTION The present invention provides synchronization in units of multiple frames (hereinafter referred to as "super frame synchronization") in a large-capacity digital communication system.
）方法およびその回路に関する。大容量デジタル通信方
式においては、情報の多重化・分離３スクランブル・デ
スクランブルその他の動作を少ない誤ヤ率で確実に行な
うためには、フレーム同期のみでは不十分であり、超フ
レーム同期が必要である。従来、７ビットのＭ系列符号
をフレーム同期符号とし、これをｌフレームにｌビット
ずつを配した跳越方式による超フレーム同期の方式が知
られている（例えば、「２０Ｇ−４００Ｍ方式用無線端
局装置」研究実用化報告ｖｏ１２４、ＮＯ１Ｏ、１９７
５、日本電信電話公社電気通信研究所発行）。) method and circuit thereof. In large-capacity digital communication systems, frame synchronization alone is insufficient and super-frame synchronization is required to reliably perform information multiplexing, separation, scrambling, descrambling, and other operations with a low error rate. be. Conventionally, a super frame synchronization method using a jumping method in which a 7-bit M sequence code is used as a frame synchronization code and one bit is allocated to each frame is known (for example, "20G-400M wireless terminal Station equipment” Research and practical application report vo124, NO1O, 197
5, published by the Telecommunications Research Institute of Nippon Telegraph and Telephone Public Corporation).
この方式は超フレーム同期のための優れた方式であるが
、複数ビットのフレーム同期附号が各フレームに集中的
に配されたいわゆる系列方式では、さらに複数フレーム
により構成される超フレームの同期をとることができな
い。本発明は、各フレームに集中的に配された複数ビッ
トのフレーム同期符号を用いて、効果的に超フレーム同
期をとることのできる方法を提供することを目的とする
。This method is an excellent method for super-frame synchronization, but in the so-called sequence method in which multiple-bit frame synchronization numbers are concentrated in each frame, it is possible to further synchronize super-frames made up of multiple frames. I can't take it. SUMMARY OF THE INVENTION An object of the present invention is to provide a method that can effectively achieve super frame synchronization using a multi-bit frame synchronization code that is intensively arranged in each frame.
また、この方法のフレーム構・ 成に対して受信部にお
ける経済的な超フレーム同期のための回路を提供するこ
とを第２の目的とする。本発明は、超フレーム周期の整
数倍毎に、フレーム同期符号の位置にその代わに超フレ
ーム同期フ 符号を配置し、この超フレーム同期符号に
よつて超フレーム同期を行なう方法を特徴とする。A second object of the present invention is to provide a circuit for economical super-frame synchronization in the receiving section for the frame structure of this method. The present invention is characterized by a method in which a super frame synchronization code is placed in place of the frame synchronization code at every integer multiple of the super frame period, and super frame synchronization is performed using the super frame synchronization code.
また、この方法により同期を行なうため、予測される超
フレーム同期符号の周期で自走する超フレームカウンタ
をリセットするよう構成された回路を使用５ すること
を特徴とする。第１図は本発明実施例の方法を説明する
超フレーム同期信号の配置を示すタイムチャートである
。Furthermore, in order to perform synchronization using this method, a circuit configured to reset a free-running superframe counter at the period of a predicted superframe synchronization code is used. FIG. 1 is a time chart showing the arrangement of super frame synchronization signals to explain the method of the embodiment of the present invention.
第１図Ａはデジタル通信方式のフレーム周期Ｔｆを示す
。各フレームの先頭部にフレーム同期パターン「Ａ」が
集中して配置されている。第１図Ｂは超フレーム同期の
周期Ｔ，を示したもので、本図の場合３つのフレームが
１つの超フレームを構成するものとして図示されている
。このようなフレームと超フレームの関係があるときに
、超フレーム同期を考慮したフレーム同期パターンを、
第１図Ｃに示す構成とする。FIG. 1A shows the frame period Tf of the digital communication system. Frame synchronization patterns "A" are arranged in a concentrated manner at the beginning of each frame. FIG. 1B shows the period T of superframe synchronization, and in this figure, three frames are shown as making up one superframe. When there is such a relationship between frames and super frames, we can create a frame synchronization pattern that takes super frame synchronization into consideration.
The configuration is shown in FIG. 1C.
すなわち、フレーム同期パターンの挿入時刻には系列方
式のフレーム同期パターン「Ａ」を挿入するが、超フレ
ームの周期の整数倍の周期（ＮＸＴ，）毎に超フレーム
同期パターン「Ｂ」をフレーム同期パターン「Ａ」の代
わに挿入して信号を送出する。ここで、１超フレーム毎
に超フレーム同期パターンを挿入することなく、その整
数倍毎に挿入する主な理由は、一般のフレーム同期回路
はフレーム同期パターン「Ａ」が伝送路雑音等により受
信できない場合を考慮して作られているため、超フレー
ム同期パターンの送出割合が少なければ一般のフレーム
同期回路に何ら変更を及ぼさずに使用できることにある
。第２図は本発明実施例の回路構成図で、第１図に示す
ようにフレームおよび超フレームの同期信号を構成した
場合の受信部の回路構成を示す。In other words, the sequential frame synchronization pattern "A" is inserted at the insertion time of the frame synchronization pattern, but the super frame synchronization pattern "B" is inserted into the frame synchronization pattern every cycle (NXT,) that is an integral multiple of the super frame cycle. Insert it in place of "A" and send the signal. Here, the main reason why the super frame synchronization pattern is not inserted every super frame, but every integer multiple of the super frame synchronization pattern is that a general frame synchronization circuit cannot receive frame synchronization pattern "A" due to transmission path noise, etc. Since it is designed with the case in mind, if the transmission rate of the super frame synchronization pattern is small, it can be used without making any changes to a general frame synchronization circuit. FIG. 2 is a circuit configuration diagram of an embodiment of the present invention, showing the circuit configuration of the receiving section when frame and superframe synchronization signals are configured as shown in FIG.
第２図で端子１に加えられる受信信号は第１図に示す構
成の信号である。この入力信号はパターンＡ検出器２と
パターンＢ検出器３に並列に供給される。フレーム同期
回路４はフレームカウンタ５によつて予測された時間に
パターンＡが検出されるよう動作し、これが安定したと
きにフレームカウンタ５において、フレーム同期が確立
する。一方超フレームカウンタ６は、りセツトパルスが
なくとも、フレームカウンタ５から供給されるフレーム
パルスにより周期Ｔ，で自走するように構成されている
。フレームカウンタ５により予測された時間位置で、パ
ターンＢ検出器３が超フレーム同期パターンＢを検出す
ると、その瞬間にりセツトパルスを超フレームカウンタ
６に対して加える。超フレームカウンタ６は、かりにそ
の時点まで誤つた位相で動作していても、りセツトパル
スが印加された時点から正しい位相で動作することにな
る。また正しい位相で動作している超フレームカウンタ
６にりセツトパルスが印加された場合にも、カウンタの
りセツト時点でりセツトパルスが加えられることになる
ので、その動作に何らの支障も与えない。第３図は本発
明の別の実施例回路構成図である。The received signal applied to terminal 1 in FIG. 2 is a signal having the configuration shown in FIG. This input signal is supplied to pattern A detector 2 and pattern B detector 3 in parallel. The frame synchronization circuit 4 operates so that pattern A is detected at the time predicted by the frame counter 5, and when this becomes stable, frame synchronization is established in the frame counter 5. On the other hand, the super frame counter 6 is configured to self-run at a cycle T by the frame pulse supplied from the frame counter 5 even without the reset pulse. When the pattern B detector 3 detects the super frame synchronization pattern B at the time position predicted by the frame counter 5, a set pulse is applied to the super frame counter 6 at that moment. Even if the super frame counter 6 has been operating in the wrong phase up to that point, it will operate in the correct phase from the moment the reset pulse is applied. Furthermore, even when a set pulse is applied to the super frame counter 6 operating in the correct phase, the set pulse is applied at the time of reset of the counter, so there is no problem in its operation. FIG. 3 is a circuit diagram of another embodiment of the present invention.
第１図で示したフレーム同期パターンＡと超フレーム同
期パターンＢの間の一・ミング距離が大きい場合には、
第２図で述べたパターンＢ検出器３から得られるりセツ
トパルスは確実な位置に送出されるが、パターンＡ．！
：Ｂの間の一・ミング距離が小さい場合には、伝送路の
雑音等によジパターンＡを間違つてパターンＢと判断す
ることがある。このような場合には第３図に示す回路が
適している。すなわち、パターンＡ検出器２とパターン
Ｂ検出器３の出力は共にパターンＡＢ検出器７に与えら
れている。このパターンＡＢ検出器７がパターンＡとパ
ターンＢを続けて正しく検出したとき、あるいはパター
ンＡ，パターンＢ，パターンＡのように続けて正しく検
出したときに、りセツトパルスを送出するよう構成され
ている。これにより誤つてりセツトパルスを送出する可
能性を極めて小さくすることができる。このように、本
発明の構成によればフレーム同期パターン「Ａ」が、原
則的にその定位置に送出されるので、従来のフレーム同
期装置をそのまま利用して、超フレーム同期を実現する
ことができる。If the distance between frame synchronization pattern A and super frame synchronization pattern B shown in FIG. 1 is large,
The set pulse obtained from the pattern B detector 3 described in FIG. 2 is sent to a certain position, but the pattern A. !
:B If the distance between the two patterns is small, pattern A may be mistakenly determined to be pattern B due to noise in the transmission path, etc. In such a case, the circuit shown in FIG. 3 is suitable. That is, the outputs of the pattern A detector 2 and the pattern B detector 3 are both given to the pattern AB detector 7. The pattern AB detector 7 is configured to send out a reset pulse when it correctly detects pattern A and pattern B successively, or when it correctly detects pattern A, pattern B, and pattern A successively. . This makes it possible to extremely reduce the possibility of sending out an erroneous set pulse. As described above, according to the configuration of the present invention, the frame synchronization pattern "A" is basically sent to its fixed position, so it is possible to realize super frame synchronization by using the conventional frame synchronization device as is. can.
また、超フレーム同期回路にはパターン誤りに対する特
別の保護回路を必要とせず、さらに従来のフレーム同期
回路のような同期引込みのための制御回路が不要となる
などの優れた特長がある。Further, the super frame synchronization circuit has excellent features such as not requiring a special protection circuit against pattern errors, and further eliminating the need for a control circuit for synchronization pull-in like the conventional frame synchronization circuit.
第１図は本発明による超フレーム同期方式の同期パター
ンの配列を示すタイムチヤート。
第２図および第３図は本発明実施例の超フレーム同期回
路の構成図。１・・・・・・信号入力端子、２・・・・
・・パターンＡ検出器、３・・・・・・パターンＢ検出
器、４・・・・・・フレーム同期回路、５・・・・・・
フレームカウンタ、６・・・・・・超フレームカウンタ
、７・・・・・・パターンＡＢ検出器。FIG. 1 is a time chart showing the arrangement of synchronization patterns in the super frame synchronization method according to the present invention. 2 and 3 are configuration diagrams of a super frame synchronization circuit according to an embodiment of the present invention. 1...Signal input terminal, 2...
...Pattern A detector, 3...Pattern B detector, 4...Frame synchronization circuit, 5...
Frame counter, 6... Super frame counter, 7... Pattern AB detector.
Claims (1)
的に送出され、このフレーム同期符号によりフレーム同
期が行なわれるデジタル通信方式の同期方法において、
超フレーム周期のＮ倍毎に上記フレーム同期符号の位置
にそのフレーム同期符号に代えて超フレーム同期符号を
送出し、この超フレーム同期符号により超フレーム同期
を行なうことを特徴とするデジタル通信方式の同期方法
。 ただし、Ｎは２以上の整数とする。[Claims] 1. A synchronization method for a digital communication system in which a frame synchronization code of multiple bits is intensively transmitted to each frame, and frame synchronization is performed using this frame synchronization code,
A digital communication system characterized in that a super frame synchronization code is transmitted in place of the frame synchronization code at the position of the frame synchronization code every N times the super frame period, and super frame synchronization is performed using the super frame synchronization code. How to synchronize. However, N is an integer of 2 or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038603A JPS5912059B2 (en) | 1982-03-11 | 1982-03-11 | How to synchronize digital communication methods |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57038603A JPS5912059B2 (en) | 1982-03-11 | 1982-03-11 | How to synchronize digital communication methods |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13393777A Division JPS5467310A (en) | 1977-11-08 | 1977-11-08 | Synchronizing method and circuit for digital communication system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57168542A JPS57168542A (en) | 1982-10-16 |
| JPS5912059B2 true JPS5912059B2 (en) | 1984-03-21 |
Family
ID=12529846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038603A Expired JPS5912059B2 (en) | 1982-03-11 | 1982-03-11 | How to synchronize digital communication methods |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912059B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61274538A (en) * | 1985-05-30 | 1986-12-04 | Nec Corp | Method for transmitting control signal in digital transmission system |
-
1982
- 1982-03-11 JP JP57038603A patent/JPS5912059B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57168542A (en) | 1982-10-16 |
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