JPS59117605A

JPS59117605A - デジタル計算機を用いて操作される駆動制御装置用のデ−タ入出力装置

Info

Publication number: JPS59117605A
Application number: JP58237153A
Authority: JP
Inventors: ゲルハルト・キンドラ−; レイ・スタンヤ−ド
Original assignee: Inventio AG
Current assignee: Inventio AG
Priority date: 1982-12-20
Filing date: 1983-12-15
Publication date: 1984-07-07
Also published as: EP0113848A2; EP0113848A3; ES8500478A1; EP0113848B1; FI834579A; FI81703C; ATE24170T1; US4598354A; BR8306959A; FI81703B; ES527720A0; CH669289A5; FI834579A0; DE3368254D1; CA1211577A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、デジタル計算機を用いて操作される駆動制御
装置のためのデータ入出力装置に係わり、その際駆動制
御装置の距離制御回路に少なくとも１個の速度制御回路
が従属しており、また該データ入出力装置はデジタルタ
コメータと接続された少なくとも１個の距離カウンタを
有する。

西独特許第１３０２１９４号によって知られている、デ
ジタル計算機を用いて操作される駆動制御装置では、速
度制御回路及び距離制御回路に関するデータ出力は各々
１個の、出力側で制御器に接続されたＤ−Ａ変換器を介
して実施され、従って制御エレメントにはアナログ型め
制御量が与えられる。

このような制御装置を速度制御回路に従属する電流制御
回路によって安定化し、かつ制御器の機能をデジタル計
算機が果たす場合は、用いられた通常の技術に従って電
流実際値の入力のために変流器及びＡ−Ｄ変換器を使用
しなければならないであろう。サイリスタを用いて制御
される三相電動機が駆動用に使用される場合には、デジ
タル計算機は更に、サイリスタの配置されている各相に
関する点弧時点の計算も行なわなけれけならない。

本発明は、制御装置の制御エレメントをＤ−Ａ変換器を
使用せずに直接デジタル操作すること、及びその際デジ
タル計算機が三相交流電源の個々の相のサイリスタに関
して点弧時点を求めなくてもよいようにすることを目的
とする。更に本発明は、電流実際値を変流器及びＡ−Ｄ
変換器を使用せずに求めかつデジタル計算機に与えるこ
と、並びにデジタルな距離及び速度の実際値を、通常組
数状態の固定に必要な複写手段を使用せずにデジタル計
算機に与えることを目的とする。

上記の目的を達成するため本発明は、特許請求の範囲に
特徴付けられるように、制御量をプログラマブルな多重
カウンタへ送ることを提案し、この多重カウンタの、三
相交流電源の個々の相に付属するカウンタは同期化装置
によって、各相のサイリスタがその制御量に対応するあ
る一定の位相角においてその都度点弧されるようにして
制御され得る。電流実際値を求めるために、デジタル計
算機のリードオンリメモリに駆動装置の界磁巻線の定数
が記憶され、電流実際値は、プログラマブルな多重カウ
ンタの前記界磁巻線に付属するカウンタの最後の計数状
態に従って計算され得る。距離カウンタ及び速度カウン
タはデジタル計算機のデータバスにパスドライバを介し
て直接接続されており、その際距離及び速度の実際値の
入力のためにデジタル計算機のランダムアクセスメモリ
は、各入力プロセスにおいて距離カウンタ及び速度カウ
ンタの一定回数の読出しの計算結果を記憶し得る記憶場
所を有する。

本発明によって得られる長所は特に、ハードウェアの使
用が通常のデータ入出力技術の場合よシも遥かに少ない
こと及び提案されるデータ出力法によってデジタル計算
機の負担が軽減されることである。更に、各入力プロセ
スにおいて距離カウンタ及び速度カウンタを複数回読出
すことによって、推移するプロセスの間に１回しか読出
さない場合にあるいは生じるエラーが回避されることも
本発明の長所である。

本発明を、添付図面に示した具体例に基づき以下に詳述
する。

第１図において、適用例として選択されたエレベータの
巻上電動機が符号ｌによって示されてお）、この電動機
１は、巻網４に吊下されかっカウンタウェイト５によっ
て釣合いを保たれているエレベータケージ６を伝動装置
２及び伝動ディスク３を介して駆動する。例えば非同期
電動機である巻上電動機１は、うず電流ブレーキ７、第
一〇デジタルタコメータ８、及び電気機械的な停止ブレ
ーキのブレーキドラム９と結合されておシ、また運行方
向切替開閉器の接点１０．１１並びに主開閉器の接点１
２を介して三相交流電源Ｒ８Ｔと接続されている。運行
方向切替開閉器の接点１０．１１と主開閉器の接点１２
との間には各相について、逆並列接続されたサイリスタ
１３が配置されている。サイリスタ１３の制御電極はド
ライバ１４．１５．１６の出力と接続されている。サイ
リスタ１３及びドライバ１４．１５．１６が、巻上電動
機ｌの制御エレメントを構成する。符号１７によって第
二のデジタルタコメータが示されておシ、このタコメー
タ１７はエレベータケー：）６によって、好ましくは速
度制限装置１８を介して駆動される。デジタルタコメー
タ８．１７は、巻上電動機１並びにうず電流ブレーキ７
の速度制御回路乃至距離制御回路に付属する。

うず電流ブレーキ７０制御エレメントは２ｆｒＩＡのサ
イリスタ１９と更に別のドライバ２０とから成シ、該ド
ライバ２０の出力はサイリスタ１９の制御電極に接続さ
れている。′サイリスタ１９、うず電流ブレーキ７の界
磁巻線２１、及び給電変圧器２２の二次巻線は中点接続
において互すに接続されておシ、従って給電変圧器２２
の一次巻線に交流電圧が印加されると、界磁巻線２１に
脈動する直流電圧が出現する。界磁巻ｉ！ｊ！２１と並
列に接続されるダイオードが符号２３によって示されて
おシ、このダイオード２３は、サイリスタ１９が遮断状
態の時電流が界磁巻線２１を通過して流れることを可能
にする。うず電流ブレーキ７の回転数制御回路には電流
制御回路が従属し、後段に機能説明に基づいて詳述する
ような界磁電流実際値が求められる。

制御器として機能する、好ましくはマイクロコンピュー
タの形態のデジタル計算機は、マイクロプロセッサＣＰ
Ｕ、リードオンリメモリＥＦＲＯＭ、ランダムアクセス
メモリＲＡＭ、クロックジェネレータＴＧ及びインタフ
ェースＩＦによって構成される。マイクロプロセッサＣ
ＰＵはアドレスノセスＡＢ、データバスＤＢ及び制御ノ
９スＳｔＢを介してメモリＥＰＲＯＭ、ＲＡＭと接続さ
れ、ま九直列の入出カッ々スＣＲＵ、アドレスバス及び
データノスＡＢ、ＤＢ並びに割込み結果ＩＮＴを介して
インタフェースＩＦと接続されている。リードオンリメ
モリＥＰＲＯＭは、距離、速度及び電流の制御偏差と制
御エレメントの入力量との関数的な関係が制御器特性を
考慮してテーブルの形態で記憶される記憶場所を有する
。デジタル計算機はまた目標値発生器の機能をも果たし
、その際リードオンリメモリＥＰＲＯＭに記憶された許
容可能なサンプル値と加速極限値との数値積分によって
距離目標値が形成される。

インタフェースＩＦは割込み優先順位を決定する構成要
素を有し、この構成要素は同時に、並行するデータ入出
力にも適用される。前記構成要素は周辺装置との共通部
に、割込み入力並びに個々にアドレスされ得るデータ入
出力ポートを有する。

マイクロプロセッサＣＰＵに至る割込み結線ＩＮＴは、
１本の割込み要求用導線と４本の割込みコード用導線と
から成る。割込み要求が出現すると内部の優先順位論理
が、外部の構成要素から送られてきた割込み信号の優先
順位を決定して、最優先順位に属するアドレス並びにマ
イクロプロセッサＣＰＵへの割込み要求を形成する。イ
ンタフェースＩＦはまた、データ出力用のアドレス可能
な多重Ｄフリップフロップ（アドレス可能ラッチ）並び
にデータ入力用のパスドライバをも有する。

符号２４によってデコーダが示されておシ、このデコー
ダ２４は入力側ではアドレスバスＡＢと接続され、また
出力側ではインタフェースＩＦ及び周辺装置のその都度
識別される構成要素に接続される。

データ入出力装置２５は、速度カウンタ２６、距離カウ
ンタ２７、プログラマブルな多重カウンタ２８、及び後
段に第４図に基づいて詳述する、マイクロプロセッサＣ
ＰＵへの割込み要求を発生するインタバルタイマ２９に
よって構成される。

速度カウンタ２６及び距離カウンタ２７は入力側ではデ
ジタルタコメータ８．１７と接続され、また出力側では
インタフェースＩＦのノ々スドライノζを介してデータ
バスｌ）Ｂに接続されておυ、これらのカウンタ２６．
２７にはデジタルタコメータ８．１７によって速度乃至
距離に比例する。ｅルス列が与えられる。プログラマブ
ルな多重カウンタ四は、読出し一書込み端子Ｗｎ及びデ
ータークリア端子Ｃ／Ｄ？：介してインタフェースＩＦ
と接続され、かつ構成要素選択端子面を介してデコーダ
２４と、またデータ入力、ｔ？−トを介してデータ出力
用ＤＢと接続されている。プログラマブルな多重カウン
タ２８のカウンタｚ１〜ｚ４は開始端子Ｇを介して、後
段に第２図に基づいて詳述する同期化装置３０のトリガ
信号出力Ｔと接続されている。

カウンタＺｌ−Ｚ４のオーバフロ一端子Ｏはドライバ１
４．１５．１６．２０に接続されておシ、これらのドラ
イノ々１４．１５．１６．２０の出力はサイリスタ１３
．１９の制御電極に接続されている。同期化装置３０は
三相交流電源Ｒ８Ｔと接続され、また操作信号出力りを
介して巻上電動機制御エレメントのドライノ々１４．１
５．１６に接続されている。

第２図による同期化装置３０は三相交流電源ＲＳ　１’
の各相について、変圧器３１と、抵抗及びコンデンサに
よって構成されるフィルタ３２と、２個のダイオード３
３．３４と、信号発生器３５とから成る。ダイオード３
３．３４のアノードは互いに接続されておυ、一方その
カソードはフィルタ３２を介して、変圧器３１の二次巻
線の端子と接続されている。信号発生器３５は２個のト
ラレジスタ３６．３７を有し、これらのトランジスタ３
６．３７のベースは抵抗３８．３９を介して電圧源の陽
極と接続され、またダイオード４０．４１を介して電圧
源の零電位と接続されている。

第一のトランジスタ３６のベースは更に、別の抵抗４２
を介してダイオード３３．３４のアノードと接続されて
おシ、また第二のトランジスタ３７のベースは別の抵抗
４３を介してダイオード３４のカソードと接続されてい
る。第一のトランジスタ３６のコレクタは信号発生器３
５のトリガ信号出力Ｔと接続され、第二のトランジスタ
３７のコレクタは前記信号発生器の操作信号出力りと接
続されている。ダイオード３３．３４のアノードに出現
する負の直流電圧ＵＧが零に上昇する（第３図の時点Ｉ
、■、■）たびに、トリが信号Ｔ＝０が発生される。こ
のような時点でダイオード４０は遮断状態となり、第一
のトランジスタ３６は導通状態となる。二次巻線側の供
給電圧Ｕｗの負の半波の間、ダイオード４１は導通状態
にあり、第二のトランジスタ３７は遮断状態であるので
操作信号Ｌ＝１である（第３図の時間間隔１−１１）。

正の半波の間はダイオード４１が遮断状態で、第二のト
ランジスタ３７が導通状態であり、この結果操作信号Ｌ
＝０である（第３図の時間間隔ｎ−■）。

第４図によるインタバルタイマ２９は、１６ビツトカウ
ンタ４４、分周器４５及びＪＫフリップ７０ツブ４６に
よって構成される。例えば４個の４ビツトカウンタから
成る１６ビツトカウンタ４４のデータ入力は、インタフ
ェースＩＦの、２個のアドレス可能な多重Ｄフリップフ
ロップ（アドレス可能ラッチ）の形態のレジスタ４７．
４８のデータ出力Ｑｏ＝Ｑｙと接続されている。レジス
タ４７．４８は入力側で、アドレスバスＡＢ並ひに入出
力バスＣＲＵのデータ出力線ＣＲＵＯＵＴ　　と、更に
クリア端子Ｅ、、Ｅ、を介してデコーダ２４（第１図）
と接続されている。分局器４５の出力は１６ビツトカウ
ンタ４４のクロック端子ＣＰと接続されておシ、１６ビ
ツトカウンタ４４に与えられるクロック周波数、ｆ／は
、分周器４５の入力に与えられるクロックジェネレータ
ＴＧのクロック周波数ダの例えばイである。１６ビツト
カウンタ４４のオーバフロ一端子下で及びロード端子Ｐ
Ｅは互いに接続され、かつＪＫフリップフロップ４６の
クロック端子Ｃ１ｋ　　に接続されており、このフリッ
プフロップ４６０入力Ｊ、には論理状態゛１″′を有し
、またその出力ＱはインタフェースＩＦの割込み人力Ｔ
ＩＮＴ’に接続されている。

ＪＫフリップフロップ４６のクリア端子Ｃ１ｒ　　は、
インタフェースＩＦのクリア出力ＴＩＥＮと接続されて
いる。

上述のデータ入出力装置は次のように動作する。

運行命令が提示され、かつエレベータケージ６が直ちに
運行可能であるとマイクロプロセッサＣＰＵはクリア信
号ＴＩＥＮ＝１を発し、インタノ々ルタイマ２９０１６
ビツトカウンタ４４はクロック信号ダ′の出現によって
計数を開始する（第４図）。オーバフローに達すると１
６ビツトカウンタ４４は信号を発生し、それによってこ
のカウンタ４４のオーバフロ一端子ＴＣ及びロード端子
ＰＥ並びにＪＫフリップフロップ４６のクロック端子Ｃ
１ｋの電位が下が９．その際一方では、レジスタ４７．
４８のデータ出力Ｑｏ＝Ｑｖに存在する二進数が１６ビ
ツトカウンタ４４に与えられ、また他方では、クリア端
子に存在するクリア信号ＴＩＥＮがｌ″であるのでＪＫ
フリップフロップ４６の出力Ｑには割込み要求ＴＩＮＴ
＝０　　が出現する。１６ビツトカウンタ４４のクロッ
ク信号Ｘ′の次の立上多区間によってこのカウンタ４４
は新たに計数を開始し、その際このカウンタのオーバフ
ロ一端子ＴＣ及びロード端子ＰＥ並びにＪＫフリツプフ
ロツゾ４６のクロック端子Ｃ１ｋは高電位とされるが、
割込み要求ＴＩＮＴ＝０は消滅しない。

割込み要求ＴＩＮＴはインタフェースＩＦの、割込み優
先順位を決定する構成要素に送られ、この構成要素にお
いて優先順位に対応するアドレス並びにマイクロプロセ
ッサＣＰＵへの割込み要求が形成される。割込み結線Ｉ
ＮＴ（第１図）を介してもたらされる割込み要求ＴＩＮ
Ｔを受信した後マイクロプロセッサＣＰＵは進行中のプ
ログラムを中断し、アドレスによって示される割込みプ
ログラムを実行する。この割込みプログラムの枠内にお
いて、距離カウンタ２７の有する距離実際値が読出され
、速度目標値が求められ、速度カウンタ２６の有する速
度実際値が読出され、そして速度制御偏差が形成される
。この制御偏差に応じて、該当する制御エレメントの該
偏差に対応する入力量がリードオンリメモリｇＰＲＯＭ
から取出され、その際どの制御系が能動化されるかは速
度制御偏差の正負記号によって決定する。プロセスが推
移する間に読出すことによっであるいは生じるエラーを
回避するため按、速度カウンタ２６及び距離カウンタ２
７は各データ入力プロセスにおいて複数回読出される。

読出されたデータの記憶後、評価プログラムによって実
効実際値が求められる。電流制御偏差の形成のために求
められるべき界磁電流実際値は、リードオンリメモリＥ
ＰＲＯＭに記憶された界磁巻線２１の定数を顧慮しつつ
、うず電流ブレーキ７の制御エレメントの入力量の最後
の値に従って計算される。割込みプログラム進行中に、
インタノζルタイマ２９のレジスタ４７．４８（第４図
）に二進数が書込まれ、この数の補数が２個の割込み要
求ＴＩＮＴ間の時間間隔をその都度決定する。

このようにしてその都度求められた当該制御エレメント
の入力量は、書込み動作において、プログラマブルな多
重弁カウンタ２８へ転送される。即ちｉイクロプロセッ
サＣＰＵによって、端子Ｃ／Ｄ、面及びＷπが低電位に
され、データバスに存在する入力量が書込まれる（第１
図）。その際、先行動作でプログラムされた内部のアド
レス指定論理によって、巻上電動機１の制御の場合には
カウンタＺ１〜ｚ３に書込まれ、うず電流ブレーキ７の
制御の場合にはカウンタｚ４に書込まれることが決定さ
れる。当該カウンタＺｌ　−Ｚ４の開始端子Ｇに同期化
装置３０のトリガ信号Ｔが到達すると計数プロセスが開
始され、このプロセスは、オーバフローに至ってオーバ
フロ一端子０にノｑルスが出現すると終了される。前記
ノ９ルスは当該ドライバ１４．１５．１６．２０で増幅
されて、付属するサイリスタ１３．１９に与えられ、そ
の際計数プロセスのオーバフローに至るまでの継続時間
が点弧時点を決定し、同期化装置３０の操作信号りが点
弧、Ｑルスを、印加電圧の正または負の半波に付属させ
る。

書込み動作の終了によって割込みプログラムは完了し、
この時クリア信号ＴＩＥＮの電位は直ちに低下し、割込
み要求ＴＩＮＴは消滅する。そこでマイクロコンピュー
タは中断したプログラムの実行を続行し得、この実行は
、インタノ々ルタイマ２９によって決定される時間間隔
の後に先に述べたのと同様にして次の割込み要求ＴＩＮ
Ｔが発生され、同じ割込みプログラムが新たに開始され
るまで続行され得る。

【図面の簡単な説明】

第１図は本発明によるデータ入出力装置をデジタル目算
機を用いて操作される駆動制御装置と共に示す概略的な
説明図、第２図は第１図のデータ入出力装置の同期化装
置の回路図、第３図は第２図の同期化装置の供給電圧Ｕ
ｗ、整流された電圧ＵＧ、　トリガ信号出力Ｔの電圧並
びに操作信号出力りの電圧の推移を示すグラフ、第４図
は第１図のデータ入出力装置に付属する１割込み要求発
生用のインタバルタイマの説明図である。１・・・巻上電動機、２・・・伝動装置、　３・・・伝
動ディス久４・・・巻網、　　５・・・カウンタウェイ
ト、６・・・エレベータケージ、７・・・うず電流ブレ
ーキ、８．１７・・・デジタルタコメータ、　　９・・
・ブレーキドラム、１０〜１２・・・接　点、　　１３
．１９・・・サイリスタ。１４〜１６．２０・・・ドライバ、　　１８・・・速度
制限装置、２１・・・界磁巻線、　　２２・・・給電変
圧器、２３．３３．３４．４０．４１・・・ダイオード
、　　冴・・・デコーダ、５・・・データ入田力装置、
　２６・・・速度カウンタ、２７・・・距離カウンタ、
　公・・・多重カウンタ、四・・・インタバルタイマ、
　３０・・・同期化装置、３１・・・変圧器、　３２・
・・フィルタ、３５・・・信号発生器、努、３７・・・
トランジスタ、　３８．３９．４２．４３・・・抵抗、
材・・・１６ビツトカウンタ、　４５・・・分周器、４
６・・・ＪＫフリップ７０ツブ、　４７．４８・・・レ
ジスタ。

Claims

【特許請求の範囲】

（１）デジタル計算機を用いて操作される駆動制御装置
のためのデータ入出力装置であって、駆動制御装置の距
離制御回路に少なくとも１個の速度制御回路が従属して
おシ、該データ入出力装置はデジタルタコメータと接続
された少なくとも１１１？ｉｌの距離カウンタを有して
おり、この距離カウンタ並びに別のデジタルタコメータ
と接続された速度カウンタはデジタル計算機のデータノ
セスにインタフェースを介して直接接続されておシ、ま
たインタフェースの割込み入力に接続された、データの
入出力を制御するインタバルタイマが設けられており、
デジタル計算機のランダムアクセスメモリは割込みのた
びに距離カウンタ及び速度カウンタの一定回数の読出し
の計算結果を記憶し得る配憶場所を有し、更に制御端子
を介してインタフェースと接続され、かつデータ入力を
介してデジタル計算機のデータノ々スと接続されたプロ
グラマブルな多重カウンタが設けられておシ、プログラ
マブルな多重カウンタの飼々のカウンタの開始端子は同
期化装置のトリガ信号出力と接続されており、また前記
個々のカウンタのオーバフロ一端子並びに同期化装置の
操作信号出力は駆動制御装置の制御エレメントのドライ
ノ々に接続されていることを特徴とするデータ入出力装
置。
（２）同期化装置が三相交流電源の各相について変圧器
、フィルタ、第−及び第二のダイオード並びに信号発生
器を有しておシ、前記２ＩＴ１ｉＩのダイオードのアノ
−ｒは互いに接続されており、またそのカソードはフィ
ルタを介して変圧器の二次巻線と接続されておシ、信号
発生器は２個のトランジスタを有しており、これらのト
ランジスタのベースは抵抗を介して電圧源の陽極と接続
され、かつ前記とは別のダイオードを介して電圧源の零
電位と接続されておシ、第一のトランジスタのベースは
前記とは別の抵抗を介して前者の２個のダイオ−ｒの７
ノードに接続されてお夛、第二のトランジスタのベース
は更に別の抵抗を介して前記第二のダイオードのカソー
ドに接続されておＬｉた第一のトランジスタのコレクタ
は同期化装置のトリガ信号出力と接続されておシ、第二
のトランジスタのコレクタは計装置の操作信号出力と接
続されていることを特徴とする特許請求の範囲第１項に
記載の装置。
（３）　　速度制御回路に従属する電流制御回路の電流
実際値の入力のなめにデジタル計算機のリードオンリメ
モリが、駆動装置の界磁巻線の定数を記憶する記憶場所
を有し、界磁巻線の電流実際値は、プログラマブルな多
重カウンタのこの界磁巻線に付属するカウンタの最後の
計数状態に従って計算され得ることを特徴とする特許請
求の範囲第１項に記載の装置。
（４）インタバルタイマがカウンタ、分周器及びＪＫフ
リップフロップを有しており、該カウンタのデータ入力
は２個のアドレス可能な多重Ｄフリップフロップの形態
の中間メモリのデータ出力と接続されておシ、前記多重
Ｄフリップフロップは入力側でデジタル計算機の、アド
レスバス並びに入出カッセスのデータ出力線と接続され
ておシ、前記カウンタのオーバフロ一端子及びロード端
子は互いに接続され、かつＪＫフリップフロップのクロ
ック端子と接続されており、このフリップフロップの出
力はインタフェースの割込み入力に接続され、またその
クリア端子はインタフェースのクリア出力と接続されて
お夛、更にカウンタのクロック端子は分局器の出力と接
続されていることを特徴とする特許請求の範囲第１項に
記載の装置。