JPS59114623A - 要求制御方式 - Google Patents
要求制御方式Info
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- JPS59114623A JPS59114623A JP22467682A JP22467682A JPS59114623A JP S59114623 A JPS59114623 A JP S59114623A JP 22467682 A JP22467682 A JP 22467682A JP 22467682 A JP22467682 A JP 22467682A JP S59114623 A JPS59114623 A JP S59114623A
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の装置（周辺装置）が資源（例えば共通
のバスなど）を共用しているシステムにおいて、各装置
に７リツプ・７０ツブを設け、常に最後に資源を専有し
た装置の７リツプ・フロップのみをセット状態にし、次
に各装置から資源占有の要求があったときには、７リツ
プ・フロップがセント状態になった装置の次段の装置か
ら要求問合わせを伝搬するようにした資源占有の要求制
御方式に関するものである。
のバスなど）を共用しているシステムにおいて、各装置
に７リツプ・７０ツブを設け、常に最後に資源を専有し
た装置の７リツプ・フロップのみをセット状態にし、次
に各装置から資源占有の要求があったときには、７リツ
プ・フロップがセント状態になった装置の次段の装置か
ら要求問合わせを伝搬するようにした資源占有の要求制
御方式に関するものである。
第１図は従来のディジー・チェーン方式の概要を説明す
る図である。第１図において、ＢＣはバス制御装置、Ｄ
ＶｏないしＤＶ、は装置（周辺装置）を示す。
る図である。第１図において、ＢＣはバス制御装置、Ｄ
ＶｏないしＤＶ、は装置（周辺装置）を示す。
複数の装置（周辺装置）が資源（例えば共通のバスなど
）を共用しているシステムにおいて、各装置から共用資
源の占有を要求する信号が送出された場合、共用資源を
占有し得るのは唯一の装置に限られる。このような場合
の要求制御方式として、従来、ディジー・チェーン方式
が良く知られておシ、該方式を示したのが第１図である
。
）を共用しているシステムにおいて、各装置から共用資
源の占有を要求する信号が送出された場合、共用資源を
占有し得るのは唯一の装置に限られる。このような場合
の要求制御方式として、従来、ディジー・チェーン方式
が良く知られておシ、該方式を示したのが第１図である
。
ディジー拳チェーン方式は、第１図に示すように、バス
制御装置ＢＣに対して、各装置ＤＶＯないしＤＶ、から
要求信号部がワイヤード−オアに接続された要求線を通
して送出される。又、バス制御装置ＢＣからの間合わせ
信号線によシ各装置ＤＶ。
制御装置ＢＣに対して、各装置ＤＶＯないしＤＶ、から
要求信号部がワイヤード−オアに接続された要求線を通
して送出される。又、バス制御装置ＢＣからの間合わせ
信号線によシ各装置ＤＶ。
ないしＤＶＩが直列接続される。例えば装置ＤＶｚから
要求線を通して要求信号部が送出された場合、要求線は
ハイレベル（いずれの装置ＤＶｏないしＤＶｍからも要
求信号が送出されないときは）１イレベルにある）から
ローレベルに変わる。この要求線のレベル変化によシバ
ス制御装置ＢＣは、間合わせ信号線に間合わせ信号を送
出する。このときバス制御装置ＢＣでは、どの装置ＤＶ
。ないしＤＶ、から要求信号ルが送出されたかは認識で
きない。バス制御装置ＢＣからの間合わせ信号は、まず
装置ＤＶ。
要求線を通して要求信号部が送出された場合、要求線は
ハイレベル（いずれの装置ＤＶｏないしＤＶｍからも要
求信号が送出されないときは）１イレベルにある）から
ローレベルに変わる。この要求線のレベル変化によシバ
ス制御装置ＢＣは、間合わせ信号線に間合わせ信号を送
出する。このときバス制御装置ＢＣでは、どの装置ＤＶ
。ないしＤＶ、から要求信号ルが送出されたかは認識で
きない。バス制御装置ＢＣからの間合わせ信号は、まず
装置ＤＶ。
に送られるが、装置ＤＶｏでは要求信号Ｒｉを送出して
いないので、間合わせ信号をそのまま装置ＤＶ、へ伝搬
する。装置ＤＶ、も装置ＤＶ。と同様である。
いないので、間合わせ信号をそのまま装置ＤＶ、へ伝搬
する。装置ＤＶ、も装置ＤＶ。と同様である。
しかし装置ＤＶｔでは、要求信号Ｒｉを送出しているの
で、間合わせ信号を装置ＤＶｓには送出せず、との時点
でバスを占有する。このようにディジー・チェーン方式
では、物理的に配置された装置の順序に従りて間合わせ
信号を伝搬するので、制御信号数が少なく、ハードウェ
ア構成が簡単になるという利点はあるが、第１図から明
らかなように各装置の優先順位が装置の物理的配置に依
存するという欠点がある。即ち、第１図においては、装
置ＤＶｏが常に最優先され、ディジー・チェーンの末端
付近に接続された装置ＤＶｓやＤＶ、の要求はなかなか
受付けられなくなってしまう。
で、間合わせ信号を装置ＤＶｓには送出せず、との時点
でバスを占有する。このようにディジー・チェーン方式
では、物理的に配置された装置の順序に従りて間合わせ
信号を伝搬するので、制御信号数が少なく、ハードウェ
ア構成が簡単になるという利点はあるが、第１図から明
らかなように各装置の優先順位が装置の物理的配置に依
存するという欠点がある。即ち、第１図においては、装
置ＤＶｏが常に最優先され、ディジー・チェーンの末端
付近に接続された装置ＤＶｓやＤＶ、の要求はなかなか
受付けられなくなってしまう。
本発明は、上記の欠点を除去するものであって、ハード
ウェア量が少ないというディジー〇チェーン方式の利点
を活かしつつ、各装置のバス占有の機会が均等化される
要求制御方式を提供することを目的とするものである。
ウェア量が少ないというディジー〇チェーン方式の利点
を活かしつつ、各装置のバス占有の機会が均等化される
要求制御方式を提供することを目的とするものである。
そのために本発明の要求制御方式は、複数個の装置と、
該複数個の装置によって共用される資源と、上記複数個
の装置の少なくとも１個から要求信号が送出されると上
記複数個の装置のいずれからもビジー信号が送出されて
いないことを条件に上記複数個の装置に対して許可信号
を送出し、上記ビジー信号が上記複数個の装置のいずれ
かから送出されると上記許可信号の送出を停止する制御
装置とを備え、上記複数個の装置のうち上記ビジー信号
を送出する装置が上記資源を占有するようになった要求
制御方式であって、上記複数個の装置の夫々は、論理手
段と上記許可信号の立ち下がシをセット・り四ツクにす
る７リツプ・フロップとを備えると共に要求間合わせ信
号が上記複数個の装置を直列にループ状に伝搬されるよ
うに構成され、上記論理回路は、上記要求信号を送出し
且つ前段の装置から上記要求間合わせ信号が伝搬されて
きたことを条件に上記ビジー信号を送出すると共に上記
フリップ−フロップをセットし、上記要求信号を送出し
てなく且つ前段の装置から上記要求間合わせ信号が伝搬
されてきたことを条件に、若しくは上記フリップ・７四
ツブがセットされている状態で且つ上記許可信号が送出
されてきたことを条件に次段の装置に上記要求間合わせ
信号を伝搬するように構成されたことを特徴とするもの
である。
該複数個の装置によって共用される資源と、上記複数個
の装置の少なくとも１個から要求信号が送出されると上
記複数個の装置のいずれからもビジー信号が送出されて
いないことを条件に上記複数個の装置に対して許可信号
を送出し、上記ビジー信号が上記複数個の装置のいずれ
かから送出されると上記許可信号の送出を停止する制御
装置とを備え、上記複数個の装置のうち上記ビジー信号
を送出する装置が上記資源を占有するようになった要求
制御方式であって、上記複数個の装置の夫々は、論理手
段と上記許可信号の立ち下がシをセット・り四ツクにす
る７リツプ・フロップとを備えると共に要求間合わせ信
号が上記複数個の装置を直列にループ状に伝搬されるよ
うに構成され、上記論理回路は、上記要求信号を送出し
且つ前段の装置から上記要求間合わせ信号が伝搬されて
きたことを条件に上記ビジー信号を送出すると共に上記
フリップ−フロップをセットし、上記要求信号を送出し
てなく且つ前段の装置から上記要求間合わせ信号が伝搬
されてきたことを条件に、若しくは上記フリップ・７四
ツブがセットされている状態で且つ上記許可信号が送出
されてきたことを条件に次段の装置に上記要求間合わせ
信号を伝搬するように構成されたことを特徴とするもの
である。
以下、本−発明の実施例を図面を参照しつつ説明する。
第２図は本発明の詳細な説明する図、第３図は本発明の
具体的な１実施例を示す図、第４図は本発明の１実施例
の動作を説明するタイムチャートである。図において、
ＤＶｌないしＤＶｒＬは装置（周辺装置） 、ＦＦＩな
いしＦＦｎはフリップ・フロップ、１１ないし１ｎ１２
１ないし２ｎと３１ないし３ｎはアンド・ゲート、４１
ないし４ｎはインバータ、５１ないし５ｎはオア・ゲー
ト、ＢＣはバス制御装置を示す。
具体的な１実施例を示す図、第４図は本発明の１実施例
の動作を説明するタイムチャートである。図において、
ＤＶｌないしＤＶｒＬは装置（周辺装置） 、ＦＦＩな
いしＦＦｎはフリップ・フロップ、１１ないし１ｎ１２
１ないし２ｎと３１ないし３ｎはアンド・ゲート、４１
ないし４ｎはインバータ、５１ないし５ｎはオア・ゲー
ト、ＢＣはバス制御装置を示す。
本発明は、その概要を第２図に示すように、各装置ＤＶ
ｔないしＤＶｎが環状に接続され、夫々の装置ＤＶ１な
いしＤＶｎは、前回要求が受付けられたことを記憶する
フリップ・フロップＦＦＩないしＦＦＷを持っている。
ｔないしＤＶｎが環状に接続され、夫々の装置ＤＶ１な
いしＤＶｎは、前回要求が受付けられたことを記憶する
フリップ・フロップＦＦＩないしＦＦＷを持っている。
各装置ＤＶ、ないしＤＶｎからバス制御装置ＢＣへは、
要求信号Ｒ１ないしＲｎとビジー信号Ｂ１ないしＢｎが
送出され、バス制御装置ＢＣから各装置ＤＶ、ないしＤ
Ｖｎに対しては許可信号ＡＷＬが送出される。又、各装
置ＤＶ、ないしＤＶｌ間では、要求間合わせ信号Ｅ１な
いしＥｒＬを前段から受取り、次第に伝搬する。バス制
御装置ＢＣは、要求信号Ｒ８ないしＲ−（送出されてく
ると、バスが空いていれば即ちビジー信号Ｂ１ないしＢ
ｎの全てがビジー状態の内容の信号でなければ許可信号
ＡＶＬを各装置ＤＶ１ないしＤＶＦＺに送出する。例え
ば装置ＤＶＦＬで前回要求が受付けられ、フリップ−フ
ロップＦＦｉの状態が論理「１」になっているとすると
、装置ＤＶユが許可信号ＡＶＬを受信したとき要求間合
わせ信号Ｅｎを送出する。装置ＤＶｔでは、要求信号Ｒ
２を送出していない場合には要求間合わせ信号Ｅｎが送
られてくると次段の装置ＤＶ２に要求間合わせ信号Ｅ、
を送出する。装置ＤＶ２でも同様であり、もし、装置Ｄ
Ｖｓにおいて要求信号ルを送出しているとすると、装置
ＤＶａでは、前段の装置ＤＶ、から要求間合わせ信号Ｅ
２が送られてきたとき、ビジー信号Ｂ３を送出して共通
バスを占有する。このように要求が受付けられたとき、
その装置の７リツプー７０ツブをセットし、次回の要求
に対するバス制御装置の間合わせ信号を、前回要求が受
付けられクリップ・フロップがセットされた装置の次段
の装置からスタートさせ、各装置を循環させる。即ち、
常に最後にバスを占有した装置の７リツプ・フロップの
状態のみを論理「１」にし、次に各装置から要求があっ
たときの要求問合わせを、状態が論理「１」であるフリ
ップ・フロップを持つ装置の次段の装置から行うように
するため、装置間に優先順位が固定的ではないのでディ
ジー−チェーン方式の従来の欠点を補うことができる。
要求信号Ｒ１ないしＲｎとビジー信号Ｂ１ないしＢｎが
送出され、バス制御装置ＢＣから各装置ＤＶ、ないしＤ
Ｖｎに対しては許可信号ＡＷＬが送出される。又、各装
置ＤＶ、ないしＤＶｌ間では、要求間合わせ信号Ｅ１な
いしＥｒＬを前段から受取り、次第に伝搬する。バス制
御装置ＢＣは、要求信号Ｒ８ないしＲ−（送出されてく
ると、バスが空いていれば即ちビジー信号Ｂ１ないしＢ
ｎの全てがビジー状態の内容の信号でなければ許可信号
ＡＶＬを各装置ＤＶ１ないしＤＶＦＺに送出する。例え
ば装置ＤＶＦＬで前回要求が受付けられ、フリップ−フ
ロップＦＦｉの状態が論理「１」になっているとすると
、装置ＤＶユが許可信号ＡＶＬを受信したとき要求間合
わせ信号Ｅｎを送出する。装置ＤＶｔでは、要求信号Ｒ
２を送出していない場合には要求間合わせ信号Ｅｎが送
られてくると次段の装置ＤＶ２に要求間合わせ信号Ｅ、
を送出する。装置ＤＶ２でも同様であり、もし、装置Ｄ
Ｖｓにおいて要求信号ルを送出しているとすると、装置
ＤＶａでは、前段の装置ＤＶ、から要求間合わせ信号Ｅ
２が送られてきたとき、ビジー信号Ｂ３を送出して共通
バスを占有する。このように要求が受付けられたとき、
その装置の７リツプー７０ツブをセットし、次回の要求
に対するバス制御装置の間合わせ信号を、前回要求が受
付けられクリップ・フロップがセットされた装置の次段
の装置からスタートさせ、各装置を循環させる。即ち、
常に最後にバスを占有した装置の７リツプ・フロップの
状態のみを論理「１」にし、次に各装置から要求があっ
たときの要求問合わせを、状態が論理「１」であるフリ
ップ・フロップを持つ装置の次段の装置から行うように
するため、装置間に優先順位が固定的ではないのでディ
ジー−チェーン方式の従来の欠点を補うことができる。
具体的な実施例を示したのが第３図である。第３図にお
いて、装置ＤＲでは、要求信号％Ｒ，（負論理）がアン
ド拳ゲート１１の一方の入力端子に供給されると共に、
バス制御装置ＢＣに送出される。アンド・ゲート１１は
、一方の入力端子のみが反転入力になっていて、他方の
入力端子は、前段の装置ＤＶｎからの要求間合わせ信号
ＥｒＬが供給される。次段の装置への要求間合わせ信号
Ｅ１はオア・ゲート５１から送出される。アンド・ゲー
ト１１の出力端子は、フリップ・フロップＦ ＦＩの入
力端子り、とインバータ４１の入力端子に接続される。
いて、装置ＤＲでは、要求信号％Ｒ，（負論理）がアン
ド拳ゲート１１の一方の入力端子に供給されると共に、
バス制御装置ＢＣに送出される。アンド・ゲート１１は
、一方の入力端子のみが反転入力になっていて、他方の
入力端子は、前段の装置ＤＶｎからの要求間合わせ信号
ＥｒＬが供給される。次段の装置への要求間合わせ信号
Ｅ１はオア・ゲート５１から送出される。アンド・ゲー
ト１１の出力端子は、フリップ・フロップＦ ＦＩの入
力端子り、とインバータ４１の入力端子に接続される。
インバータ４１の出力端子はアンド−ゲート２１の一方
の入力端子に接続されると共にインバータ３１の出力が
ビジー信号％Ｂ、（負論理）としてバス制御装置ＢＣに
送出される。アンド・ゲート２１の他方の入力端子はア
ンド働ゲート１１の他方の入力端子に接続され、アンド
・ゲート２１の出力端子はオア・ゲート５１の一方の入
力端子に接続される。バス制御装置ＢＣから送出される
許可信号ＡＶＬは、フリップ・フロップＦＦ１のクロッ
ク端子ＣＬとアンド・ゲート３１の一方の入力端子に供
給される。アンド・ゲート３１の他方の入力端子はフリ
ップ・フロップＦＦ、の出力端子Ｑ、に接続され、アン
ド・ゲー）３１の出力端子がオア・ゲート５１の他方の
入力端子に接続される。装置ＤＶｉ及びＤＶｎについて
も装置ＤＶ、と同様の接続構成になっている。そして、
バス制御装置ＢＣにおける入力信号−％ＲＱは、各装置
の要求信号％Ｒ１〜苦Ｒｎの少なくとも１つがローレベ
ルになると四−レベルになシ、その時共通バスが空いて
いれば（％ＢＳＹ入力がハイレベル）、バス制御装置Ｂ
Ｃは許可信号ＡＶＬをハイレベルに上げる。その結果、
要求を出している装置ＤＶｒないしＤＶｎのいずれかが
要求間合わせ信号を受取ると、ビジー信号（−Ｘ Ｂ、
ないし−％Ｂユ）をローレベルにしてバスを占有し、そ
の時バス制御装置ＢＣの一％ＢＳＹ入力がローレベルに
すｊ）許可信号ＡＶＬがローレベルに下げられる。バス
占有の必要がなくなると要求信号＋ＦＢ、ないし黄Ｂ、
がハイレベルにされるので、バス制御装置ＢＣの入力信
号−％ＲＱがハイレベルになる。
の入力端子に接続されると共にインバータ３１の出力が
ビジー信号％Ｂ、（負論理）としてバス制御装置ＢＣに
送出される。アンド・ゲート２１の他方の入力端子はア
ンド働ゲート１１の他方の入力端子に接続され、アンド
・ゲート２１の出力端子はオア・ゲート５１の一方の入
力端子に接続される。バス制御装置ＢＣから送出される
許可信号ＡＶＬは、フリップ・フロップＦＦ１のクロッ
ク端子ＣＬとアンド・ゲート３１の一方の入力端子に供
給される。アンド・ゲート３１の他方の入力端子はフリ
ップ・フロップＦＦ、の出力端子Ｑ、に接続され、アン
ド・ゲー）３１の出力端子がオア・ゲート５１の他方の
入力端子に接続される。装置ＤＶｉ及びＤＶｎについて
も装置ＤＶ、と同様の接続構成になっている。そして、
バス制御装置ＢＣにおける入力信号−％ＲＱは、各装置
の要求信号％Ｒ１〜苦Ｒｎの少なくとも１つがローレベ
ルになると四−レベルになシ、その時共通バスが空いて
いれば（％ＢＳＹ入力がハイレベル）、バス制御装置Ｂ
Ｃは許可信号ＡＶＬをハイレベルに上げる。その結果、
要求を出している装置ＤＶｒないしＤＶｎのいずれかが
要求間合わせ信号を受取ると、ビジー信号（−Ｘ Ｂ、
ないし−％Ｂユ）をローレベルにしてバスを占有し、そ
の時バス制御装置ＢＣの一％ＢＳＹ入力がローレベルに
すｊ）許可信号ＡＶＬがローレベルに下げられる。バス
占有の必要がなくなると要求信号＋ＦＢ、ないし黄Ｂ、
がハイレベルにされるので、バス制御装置ＢＣの入力信
号−％ＲＱがハイレベルになる。
次に第４図を参照しつつ具体的な動作例を説明スル。い
ま、装置ＤＶｉの要求が終ゎシ、７リツプ・フロップＦ
Ｆｉの出力端子Ｑ、の状態がハイレベルであるとする
。そこで新たに装置ＤＶｎの要求信号器Ｒｎがローレベ
ルになったとすると、バス制御装置ＢＣからの許可信号
ＡＶＬがハイレベルにされる。その結果、アンド・ゲー
ト３ｉはアンド条件が成立するので、ハイレベルの信号
を出力する。したがってオア・ゲート５ｉの出力である
間合わせ信号Ｅｉがハイレベルにされる。各装置ＤＶ、
ないしＤＶｎのオアーゲート５１ないし５ｒＬから出力
される間合わせ信号Ｅ１ないしＢｎは、第３図に示す構
成から明らかなように、先に説明した装置ＤＶｉ（フリ
ップ・７０ツブＦＦｉがセットされた装置）以外の装置
ＤＶｔないしＤｖｎでは、要求信号器Ｒ１ないし−Ｉｔ
、がハイレベルで前段の装置からの間合わせ信号がハイ
レベルの場合には、ハイレベルにされる。ところが装置
ＤＶｎでは、要求信号器Ｒｎが四−レベルになっている
ので、アンド・ゲート１ルの出力がハイレベルとなシ、
インバータ４ｎの出力がローレベルになるから、ビジー
信号≠Ｂ、がローレベルに下げられ、共用バスを専有す
ると共に、次段の装置ＤＶ□に送出する要求間合わせ信
号Ｂｎがローレベルにされる。ビジー信号≠Ｂｎがロー
レベルに下げられるとバス制御装置ＢＣにおける一ＸＢ
ＳＹ入力がローレベルになるので、許可信号ＡＶＬがロ
ーレベルにされる。その時点で装置ＤＶｉの７リツプ・
フロップＦＦｉは、アンド・ゲート１．の出力がローレ
ベルになっているためにリセットされてローレベルにな
シ、又、装置ＤＶｒＬのフリップ・７０ツブＦＦ ｎは
、アンド・ゲート１ｎｃＤ出カがハイレベルになってい
るためセットされてハイレベルになる。
ま、装置ＤＶｉの要求が終ゎシ、７リツプ・フロップＦ
Ｆｉの出力端子Ｑ、の状態がハイレベルであるとする
。そこで新たに装置ＤＶｎの要求信号器Ｒｎがローレベ
ルになったとすると、バス制御装置ＢＣからの許可信号
ＡＶＬがハイレベルにされる。その結果、アンド・ゲー
ト３ｉはアンド条件が成立するので、ハイレベルの信号
を出力する。したがってオア・ゲート５ｉの出力である
間合わせ信号Ｅｉがハイレベルにされる。各装置ＤＶ、
ないしＤＶｎのオアーゲート５１ないし５ｒＬから出力
される間合わせ信号Ｅ１ないしＢｎは、第３図に示す構
成から明らかなように、先に説明した装置ＤＶｉ（フリ
ップ・７０ツブＦＦｉがセットされた装置）以外の装置
ＤＶｔないしＤｖｎでは、要求信号器Ｒ１ないし−Ｉｔ
、がハイレベルで前段の装置からの間合わせ信号がハイ
レベルの場合には、ハイレベルにされる。ところが装置
ＤＶｎでは、要求信号器Ｒｎが四−レベルになっている
ので、アンド・ゲート１ルの出力がハイレベルとなシ、
インバータ４ｎの出力がローレベルになるから、ビジー
信号≠Ｂ、がローレベルに下げられ、共用バスを専有す
ると共に、次段の装置ＤＶ□に送出する要求間合わせ信
号Ｂｎがローレベルにされる。ビジー信号≠Ｂｎがロー
レベルに下げられるとバス制御装置ＢＣにおける一ＸＢ
ＳＹ入力がローレベルになるので、許可信号ＡＶＬがロ
ーレベルにされる。その時点で装置ＤＶｉの７リツプ・
フロップＦＦｉは、アンド・ゲート１．の出力がローレ
ベルになっているためにリセットされてローレベルにな
シ、又、装置ＤＶｒＬのフリップ・７０ツブＦＦ ｎは
、アンド・ゲート１ｎｃＤ出カがハイレベルになってい
るためセットされてハイレベルになる。
装置ＤＶｎにおいてバス占有の必要がなくなる・と要求
信号ｆ島がハイレベルにされる。その結果、バス制御装
置ＢＣにおける入力信号−％ＲＱがハイレベルにされ、
又、装置Ｄｖｎのビジー信号器Ｂ４もハイレベルにされ
るため、−％ＢＳＹ入力もハイレベルにされる。フリッ
プ・７日ツブがハイレベルの状態にセットされていない
装置では、前後からの要求間合わせ信号がローレベルで
ある場合にはアンド・ゲート２１ないし２ｎのアンド条
件が成立しなくなるから、次段の装置に送出する要求間
合わせ信号がローレベルにされる。
信号ｆ島がハイレベルにされる。その結果、バス制御装
置ＢＣにおける入力信号−％ＲＱがハイレベルにされ、
又、装置Ｄｖｎのビジー信号器Ｂ４もハイレベルにされ
るため、−％ＢＳＹ入力もハイレベルにされる。フリッ
プ・７日ツブがハイレベルの状態にセットされていない
装置では、前後からの要求間合わせ信号がローレベルで
ある場合にはアンド・ゲート２１ないし２ｎのアンド条
件が成立しなくなるから、次段の装置に送出する要求間
合わせ信号がローレベルにされる。
以上の説明から明らかなように、本発明によれば、各装
置に７リツプ・７０ツブを設け、常に最後にバスを占有
した装置の７リツプ・フロップの状態のみを論理「１」
にし、次に各装置から要求があったときの問合わせを、
次段の装置から行うように構成するので、装置間に固定
的に優先順位が生じることがなく、しかも全体のハード
ウェア量は従来のディジー・チェーン方式と比べて僅か
な増加で従来の欠点を除去することができる。
置に７リツプ・７０ツブを設け、常に最後にバスを占有
した装置の７リツプ・フロップの状態のみを論理「１」
にし、次に各装置から要求があったときの問合わせを、
次段の装置から行うように構成するので、装置間に固定
的に優先順位が生じることがなく、しかも全体のハード
ウェア量は従来のディジー・チェーン方式と比べて僅か
な増加で従来の欠点を除去することができる。
第１図は従来のディジー・チェーン方式の概要を説明す
る図、第２図は本発明の詳細な説明する図、第３図は本
発明の具体的な１実施例を示す図、第４図は本発明の１
実施例の動作を説明するタイム・チャートである。 ＢＣ・・・バス制御装置、ＤＶｏないしＤＶｔｚ・・・
装置（周辺装置） 、ＦＦＩないしＦＦｒＬ・・・７リ
ツプ・フ日ツブ、１１ないし１４，２１ないし２ｎと３
１ないし３ ｒ＆Ｐ・・アンド・ゲート、４１ないし４
ｎ・・・インバータ、５１ないし５ｎ・・・オア・ゲー
ト。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
る図、第２図は本発明の詳細な説明する図、第３図は本
発明の具体的な１実施例を示す図、第４図は本発明の１
実施例の動作を説明するタイム・チャートである。 ＢＣ・・・バス制御装置、ＤＶｏないしＤＶｔｚ・・・
装置（周辺装置） 、ＦＦＩないしＦＦｒＬ・・・７リ
ツプ・フ日ツブ、１１ないし１４，２１ないし２ｎと３
１ないし３ ｒ＆Ｐ・・アンド・ゲート、４１ないし４
ｎ・・・インバータ、５１ないし５ｎ・・・オア・ゲー
ト。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 複数個の装置と、該複数個の装置によって共用される資
源と、上記複数個の装置の少なくとも１個から要求信号
が送出されると上記複数個の装置のいずれからもビジー
信号が送出されていないことを条件に上記複数個の装置
に対して許可信号を送出し、上記ビジー信号が上記複数
個の装置のいずれかから送出されると上記許可信号の送
出を停止する制御装置とを備え、上記複数個の装置のう
ち上記ビジー信号を送出する装量が上記資源を占有する
ように表った要求制御方式であって、上記複数個の装置
の夫々は、論理手段と上記許可信号の立ち下がシをセッ
ト・クロックにするクリップ・フロップとを備えると共
に要求間合わせ信号が上記複数個の装置を直列にループ
状に伝搬されるように構成され、上記論理回路は、上記
要求信号を送出し且つ前段の装置から上記−要求間合わ
せ信号が伝搬されてきたことを条件に上記ビジー信号を
送出すると共に上記フリップ・フロップをセットし、上
記要求信号を送出してなく且つ前段の装置から上記要求
間合わせ信号が伝搬されてきたことを条件に、若しくは
上記７リツプ・フロップがセットされている状態で且つ
上記許可信号が送出されてきたことを条件に次段の装置
に上記要求間合わせ信号を伝搬するように構成されたこ
とを特徴とする請求制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22467682A JPS59114623A (ja) | 1982-12-21 | 1982-12-21 | 要求制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22467682A JPS59114623A (ja) | 1982-12-21 | 1982-12-21 | 要求制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59114623A true JPS59114623A (ja) | 1984-07-02 |
Family
ID=16817468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22467682A Pending JPS59114623A (ja) | 1982-12-21 | 1982-12-21 | 要求制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59114623A (ja) |
-
1982
- 1982-12-21 JP JP22467682A patent/JPS59114623A/ja active Pending
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