JPS59113595A - Program circuit device of redundant circuit - Google Patents
Program circuit device of redundant circuitInfo
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- JPS59113595A JPS59113595A JP57225662A JP22566282A JPS59113595A JP S59113595 A JPS59113595 A JP S59113595A JP 57225662 A JP57225662 A JP 57225662A JP 22566282 A JP22566282 A JP 22566282A JP S59113595 A JPS59113595 A JP S59113595A
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は冗長部分を壱する半導体メモリ装置の冗長回
路部分を活性化させるために幽該部分のフユーズを溶断
するプログラム回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a program circuit that blows out a fuse in a redundant circuit section of a semiconductor memory device that includes a redundant section in order to activate the redundant circuit section.
従来この釉の装置として第１図に示すものがあった。第
１図は冗長回路におけるプログラム回路の一例を示し、
図に於いて、（１）はｎチャネル形ディプレッション形
電界効果トランジスタ（以下ｎ−ＤＭＯ８と呼称する。Conventionally, there was a device for making this glaze as shown in FIG. FIG. 1 shows an example of a program circuit in a redundant circuit,
In the figure, (1) is an n-channel depletion field effect transistor (hereinafter referred to as n-DMO8).
）である。（２）は高電圧■ｐｐが印加される端子であ
り、ｎ−ＤＭＯ８（１１のドレインに接続される。（３
）はｎチャネル形電界効来トランジスタ（以下ｎＭＯ８
と呼称する。）でおり、（４）はｎＭＯ８（３）のゲー
トに信号を印加するための入力端子である。（５）は低
電位点でｎＭＯ８ｔ３）のソースに接続され通常接地さ
れる。（６）は出力線であｊ９ 、ｎ−ＤＭＯ８（ｌｊ
のソース及びゲートに接続され、また、ｎＭＯ８（３）
のドレインに接続されている。（７）はｎＭＯ８であり
、ｎ Ｍ Ｏ５（７１のゲートには出力線（６）が接続
され、′またｎ １１１０ Ｓ （’ｔ’）のソースは
接地されている。（８ｉは多結晶シリコンからなり高電
流を流すことにより溶断するヒユーズである。（９）は
高電位点（Ｖｏ。）でありヒユーズ（８）の一端に接続
される。ヒユーズ（８）の他端はｎＭＯ８（７ｉのドレ
インに接続されておＶ） 、（１０ｉは出力端子であｐ
、ｎＭＯ８（７）のドレインに接続され、このプログラ
ム回路の出力端子である。また、（ｌｌ）はｎ−ＤＭＯ
８で６ ｒＢ ｎ−ＤＭＯ８（ＩＩ）のソース及びゲー
トは接地され、ドレインは出力端子（ｌＯ）に接続され
ている。). (2) is a terminal to which high voltage ■pp is applied, and is connected to the drain of n-DMO8 (11).(3
) is an n-channel field effect transistor (hereinafter referred to as nMO8)
It is called. ), and (4) is an input terminal for applying a signal to the gate of nMO8 (3). (5) is connected to the source of nMO8t3) at a low potential point and is normally grounded. (6) is the output line j9, n-DMO8(lj
connected to the source and gate of nMO8(3)
connected to the drain of (7) is nMO8, the output line (6) is connected to the gate of nMO5 (71), and the source of n1110S ('t') is grounded. (8i is polycrystalline silicon It is a fuse that melts when a high current flows through it. (9) is a high potential point (Vo.) and is connected to one end of fuse (8). The other end of fuse (8) is nMO8 (7i). connected to the drain (V), (10i is the output terminal and p
, nMO8 (7), and is the output terminal of this program circuit. Also, (ll) is n-DMO
The source and gate of the 6 rB n-DMO8 (II) are grounded, and the drain is connected to the output terminal (lO).
次に動作について説明する。入力端子（４）は通常病（
ゝゝＩ′）レベルにあり、この状態にある時は、ｎ Ｍ
ＯＳ （３ｊはＯＮ状態にあり、出力線（６）は接地
レベルにある。従って、ｎＭＯ８（７１はＯＦＦ状爬に
あり、プログラム回路の出力端子（１０）はゝゝイルベ
ルにあり、この時冗長メモリーは作動しない。次に入力
端子（４）に低ＣゝＬ“）レベルの信号を印加すると、
ｎＭＯｆｆ３）はＯＦ Ｂ’状態になり、出力線（６）
は高電位とな９ ｎＭＯ８（７）には高電流が流れる。Next, the operation will be explained. The input terminal (4) is normally
ゝゝI') level, and when in this state, n M
OS (3j is in the ON state and the output line (6) is at the ground level. Therefore, nMO8 (71 is in the OFF state and the output terminal (10) of the program circuit is in the Ilbel state, and at this time the redundant The memory does not operate.Next, when a low C゜L“) level signal is applied to the input terminal (4),
nMoff3) goes into the OF B' state, and the output line (6)
is at a high potential, and a high current flows through 9 nMO8 (7).
従ってヒユーズ（８）は溶断し、プログラム回路の出力
はｌＸＬ″レベルとなって冗長メモリーが駆動されるモ
ードにンよる。Therefore, the fuse (8) is blown and the output of the program circuit is at the lXL'' level, depending on the mode in which the redundant memory is driven.
従来のｉｔは以上の様に構成されているので、ヒユーズ
を溶断するには高電流が必をであり、従って高電圧を印
加しなければならす、またそのための高電圧回路が必費
になるという欠点があった。Conventional IT is configured as described above, so a high current is required to blow the fuse, and therefore a high voltage must be applied, and a high voltage circuit for that purpose is required. There were drawbacks.
この発明は上記の様な従来のものの欠点を除去するため
になされたもので、相補形電界効果トラに於けるプログ
ラム回路装置を提供するものである０
〔発明の実施例〕
以下、この発明の一実施例を図について説明する。This invention has been made to eliminate the drawbacks of the conventional ones as described above, and provides a programming circuit device for a complementary field effect tractor. An example will be described with reference to the figures.
第２図に於いて、０２）はアドレスデコーダ、（１３）
はプログラム制御回路であり、０４）は２人力ＡＮＤゲ
ートであり、アドレスデコーダα２）の出力と、プログ
ラム制御回路０３）の出力を入力としている。θ５）は
プログラムイネーブル回路であり（１６）は入力端子で
、プログラムイネーブル回路Ｑ６＋の入力に接続される
。In Figure 2, 02) is an address decoder, (13)
04) is a program control circuit, and 04) is a two-manual AND gate, which receives the output of the address decoder α2) and the output of the program control circuit 03) as inputs. θ5) is a program enable circuit, and (16) is an input terminal, which is connected to the input of the program enable circuit Q6+.
θηはｐチャネル形電界効果トランジスタ（以下ｐＭＯ
８と呼称する。）であり、（１８＋は高電位点（ｖＣＣ
）であってｐＭＯ８（１″ｌＩのソースに接続され、ま
たｐＭＯ８θηのゲートにはＡＮＤゲーグー（１４＋の
出力が接続される。θη is a p-channel field effect transistor (hereinafter pMO)
It is called 8. ), and (18+ is the high potential point (vCC
) and is connected to the source of pMO8 (1''lI), and the output of AND game (14+) is connected to the gate of pMO8θη.
（１９）は多結晶シリコンからなるヒユーズであり、（
至）はｎ−ＤＭＯ８である。（２１）は低電位点（接地
）であり、ｎ−ＤＭＯ８（２０）のゲート及びソースが
接続されている。(19) is a fuse made of polycrystalline silicon, (
) is n-DMO8. (21) is a low potential point (ground) to which the gate and source of n-DMO8 (20) are connected.
（２匂はこのプログラム回路の出力端子である。ヒユー
ズ（１９）の一端はｐＭＯ８Ｑηのドレインに接続され
、またヒユーズ（Ｉ９）の他端にはｎ−ＤＭＯ８（２０
）のドレイン及びプログラムイネーブル回路α５）の出
力端が接続され、また出力端子（２りにも接続されてい
る。(The second terminal is the output terminal of this program circuit. One end of fuse (19) is connected to the drain of pMO8Qη, and the other end of fuse (I9) is connected to the drain of n-DMO8 (20
) is connected to the output terminal of the program enable circuit α5), and is also connected to the output terminal (2).
第３図は第２図におけるプログラムイネーブル回路θ５
）の詳細構成断面図である。内はｐ形半導体基板であり
、り４）は基板（ロ）の主面部に形成された第１のｎ形
不純物領域である。弧は第１のｎ形不純管領域し４）の
表面部に形成され基板（２３）より高不純物濃度を有す
る第１のｐ形不純物領域で、（２（へ）は第１のｎ形不
純物領域（２４）の表面部に形成され、これより高不純
物濃度を有する第２のｎ形不純物領域である。（２７）
およびイ８）はそれぞれ基板図）の表面部に第１のｎ形
不純物領域（２４）とは独立に形成され第１のｎ形不純
物領域例より高不純物濃度を有する第３および第４のｎ
形不純物領域である。また、（２９）は基板（四の表面
部に形成され基板（２３）より高不純物濃度を有する第
２のｐ形不純物領域である。第１のｐ形不純物領域（２
５）及び第２のｎ形不純物仰域陵は出力端子（２２１に
接続され、第４のｎ形不純物領□域Ｑ８１は入力端子（
１６）に接続されており、また、第３のｎ形不純物領域
（２７）及び第２のｐ形不純物領域ニ９）は接地点（２
１）される。Figure 3 shows the program enable circuit θ5 in Figure 2.
) is a detailed configuration cross-sectional view. Inside is a p-type semiconductor substrate, and 4) is a first n-type impurity region formed on the main surface of the substrate (b). The arc is the first p-type impurity region formed on the surface of the first n-type impurity tube region 4) and has a higher impurity concentration than the substrate (23); This is a second n-type impurity region that is formed on the surface of the region (24) and has a higher impurity concentration than the second n-type impurity region (27).
and A8) are the third and fourth n-type impurity regions formed independently of the first n-type impurity region (24) on the surface of the substrate (Fig.
This is a type impurity region. Further, (29) is a second p-type impurity region that is formed on the surface of the substrate (4) and has a higher impurity concentration than the substrate (23).
5) and the second n-type impurity region Q81 are connected to the output terminal (221), and the fourth n-type impurity region Q81 is connected to the input terminal (221).
16), and the third n-type impurity region (27) and the second p-type impurity region 9) are connected to the ground point (2
1) To be done.
第４図は第３図に示したプログラムイネーブル回路の動
作説明のためにその内部に潜在するバイポーラ形トラン
ジスタをも含めて示す断面図である。第４図に於いて、
（３０）は、第１のｐ形不純物領域（２句をエミッタ、
基板（２３）をコレクタ、第１のｎ形不純物領域（２４
）をベースとするｐｎｐ形トランジスタであり、（３１
）はこのｐｎｐ形トランジスタ（：！Ａのベース抵抗で
ある。また、国は第４のｎ形不純物領域銘をエミッタ、
第１のｎ形不純物領域（２４）をコレクタ、基板（２３
）をベースとする第１のｎｐｎ形トランジスタである。FIG. 4 is a cross-sectional view of the program enable circuit shown in FIG. 3, including a bipolar transistor hidden therein, for explaining the operation thereof. In Figure 4,
(30) is the first p-type impurity region (the second term is the emitter,
The substrate (23) is the collector, the first n-type impurity region (24
) is a pnp type transistor based on (31
) is the base resistance of this pnp transistor (:!
The first n-type impurity region (24) is the collector, the substrate (23)
) is the first npn type transistor based on.
同様に、（３３ｊは第３のｎ形不純物領域（２力をエミ
ッタ、第１ （１） ｎ形不純物領域（２４）をコレク
タ、基板（２３）をベースとする第２のｎｐｎ形トラン
ジスタである。（３４１はこのｎｐｎ形トランジスタ（
３３）のベース抵抗である。Similarly, (33j is a second npn-type transistor in which the third n-type impurity region (2) is the emitter, the first (1) n-type impurity region (24) is the collector, and the substrate (23) is the base). (341 is this npn type transistor (
33) is the base resistance.
次に、この発明の実施例の動作について説明する。ます
、冗長メモリが使用されない通常の状態について説明す
る。第２図に於いてプログラム制御回路０３１の出力は
プログラム時、即ちヒユーズ（＋９）を溶断する時以外
はゝゝｔルベルにあり、またアドレスデコーダの出力は
、アドレスが選択された時にゝゝｆルベルとなり、非選
択時にはゝゝｄルベルるような論理構成である。従って
、通常の状態では、ＡＮＤゲーグー４）の出力は゛Ｌ″
レベルであり、ｐＭＯｓａηはＯＮ状態にあるので、プ
ログラム回路の出力端子いはゝゝＨ′７レベルにある。Next, the operation of the embodiment of this invention will be explained. This section describes the normal situation in which redundant memory is not used. In FIG. 2, the output of the program control circuit 031 is at the ゝ゜t level during programming, that is, except when the fuse (+9) is blown, and the output of the address decoder is at the ゝもf level when an address is selected. The logical configuration is such that when it is not selected, it becomes a ``d'' level. Therefore, under normal conditions, the output of AND game 4) is "L"
Since pMOsaη is in the ON state, the output terminal of the program circuit is at the H'7 level.
次ニ、ヒユーズ０９）を浴Ｉ！１する方法について説明
する。まず、プログラム制御回路（＋３）の出力ゝゝＩ
ルベルにし、アドレスを選択すると、アドレスデコーダ
０２）の出力はＸ罫／レベルになる。従ってｐＭＯｓ（
１７１はＯＮ状態になる。Next, take a bath in Fuse 09)! 1 will be explained. First, the output of the program control circuit (+3)
When the level is selected and the address is selected, the output of the address decoder 02) becomes the X line/level. Therefore, pMOs(
171 is in the ON state.
次に、この状態に於いて、入力端子（１６）に負のサー
ジ電圧を印加する。第４図に於いて、入力端子（１６）
に負のサージ電°圧か印加されると、出力端子（２力。Next, in this state, a negative surge voltage is applied to the input terminal (16). In Figure 4, the input terminal (16)
When a negative surge voltage is applied to the output terminal (2.
即チｎｐｎ形トランジスタ（３２ｊのコレクタはＶ。。That is, an NPN type transistor (the collector of 32j is V.
レベルにあり、ベースは接地されているので、ｎｐｎ形
トランジスタ（３２１はＯＮ状態となり、出力端子伝い
がら入力端子（１６）の方向へ、ｐｎｐ形トランジスタ
（３０）のベース抵抗＋３１１を通って電流が流れ、ｐ
ｎｐ形トランジスタ（３０）はＯＮ状態になる。よって
、出力端子盤から接地点（２１）へｎｐｎ形トランジス
タ（３３）のベース抵抗例を通り電流が流れ、ｎｐｎ形
トランジスタ（３３）は０１ｊ状態になり、ｐｎｐ形ト
ランジスタ（桐とｎｐｎ形トランジスタ（３３）とはＯ
Ｎ状態を保ち、出力端子−から接地点（２１＋の方向へ
高電流が流れる、いわゆるラッチアップ現象が起る。従
って、この高電流力）ヒユーズ（１９）に流れヒユーズ
（１９）が溶断し、出力端子（四は１ゝＬ″レベルとな
り、冗長メモリが駆動さね，るモードになる。level, and the base is grounded, the npn transistor (321) is in the ON state, and the current flows through the output terminal and the input terminal (16) through the base resistor +311 of the pnp transistor (30). flow, p
The np type transistor (30) is turned on. Therefore, current flows from the output terminal board to the ground point (21) through the base resistor of the npn transistor (33), and the npn transistor (33) enters the 01j state, and the pnp transistor (paulownia and npn transistor) 33) What is O?
While maintaining the N state, a so-called latch-up phenomenon occurs in which a high current flows from the output terminal - to the ground point (21+). Therefore, this high current flows to the fuse (19) and the fuse (19) melts. Output terminal (4) becomes 1"L" level, and the redundant memory becomes in a non-driving mode.
壕だ、プログラム制御回路（１３）の出力をゝ冒ルベル
にしても、アドレスが非選択の場合、即ちアドレスデコ
ーダ（１２）の出力が゛ゴルベルの場合はｐＭＯＥＩＱ
７１はＯＦＦである。従ってヒユーズ（１９）は溶断じ
なしＡｏまだ、上記実施例では入力端子（＋６１４こ負
のサージ電圧を印加する構造について説明したか、正の
サージ電圧でもよく、この場合は第５図のような構造に
ずれは、上記と同様の効果がある。すなわち、紀５図に
おいては第３図の構成における第４のｎ形不純物領域怒
を設ける代りに、第１のｎ形不純物佃域イ４）の表面部
にｐ形基板（割より高不純物濃度を有する第３のｐ形不
純物領域（３６）が設けられこれが入力端子（１６）に
接続されており、上述のようＧこ入力端子α６）へのサ
ージ電圧によって、第３図の回路と同様の動作をする。Even if the output of the program control circuit (13) is set to ``Golbel'', if the address is not selected, that is, if the output of the address decoder (12) is ``Golbel'', pMOEIQ will be set.
71 is OFF. Therefore, the fuse (19) does not blow out.In the above embodiment, the structure in which a negative surge voltage is applied to the input terminal (+614) has been explained, but a positive surge voltage may also be applied, and in this case, the structure shown in FIG. The difference in structure has the same effect as above. That is, in Figure 5, instead of providing the fourth n-type impurity region in the configuration of Figure 3, the first n-type impurity region is provided. A third p-type impurity region (36) having a relatively high impurity concentration is provided on the surface of the p-type substrate (a third p-type impurity region (36) having a relatively high impurity concentration is connected to the input terminal (16), and as described above, the G input terminal α6). The circuit operates similarly to the circuit shown in FIG. 3 due to the surge voltage of .
以上説明したように、この発明によればヒユーズを溶断
する手段として、相補形トランジスタのラッテアップ現
象を利用したので、従来の様に高電圧を印加する必要が
なく、単一電源での回路設計が可能となる。As explained above, according to the present invention, the latte-up phenomenon of complementary transistors is used as a means for blowing fuses, so there is no need to apply high voltage as in the past, and circuit design using a single power supply is possible. becomes possible.
第１図は従来の冗長回路におけるプログラム回路を示す
回路図、第２図はこの発明の一実施例になるプログラム
回路のブロック構成を示す回路図、第３図はこの発明に
用いるプログラム制御回路の構成の一例を示す断面図、
第４図は上記プログラム制御回路の動作を説明するため
の等価回路図、第５図はこの発明に用いるプログラム制
御回路の構成の他の例を示す断面図である。
図において、（１２１はアドレスデコーダ、Ｑ３）はプ
ログラム制御回路、０４）はＡＮＤ回路、（＋５１はプ
ログラムイネーブル（ロ）路、（１６）は入力端子、吻
はｐＭｏｓ（第１伝導形チヤネル電界効果トランジスタ
） 、（１９）はヒユーズ、（２０）はｎ−ＤＭＯ８（
第２伝導形チヤネルデイプレツシヨン電界効果トランジ
スタ） 、（２１）は接地点、翰は出力端子、（２３）
は半導体基板、嬶）は第１のｎ形（第２伝導形）領域、
い・は第１のｐ形（第１伝導形）領域、鍼は第２の第２
伝導形領域、しηは第３の第２伝導形領域、シ均は第４
の第２伝導形領域、いり）は第２の第１伝導形領域、（
３５）は第３の第１伝導形領域である。
なお、図中同一符号は同一または相当部分を示す。
代理人 葛 野 伯 −（外１名）
第１図
第２図
第３図
ノづ
第４図
ノボ
第５図
特許庁長官殿
■、小事件表示 持１９にｌ昭５７−２２５６６
２号２、発明の名称 冗長回路におけるプログラ
ム回路装置３、補正をする者
５、補正の対象
明細書の特許請求の範囲の８’ｌ ｉ−よび図面の簡単
な説明の欄
６ 補正の内容
［１１明細書の特許請求の範囲を添付別紙のとおりに訂
正する。
（２） 明細書の第１１頁第１８行および第１９行並
びに第１２頁第２行、第３ｈ（２箇所）、第４行（２箇
所）、第５行Ｐよび第６行に「伝導形」とあるのをいず
れも「導電形」と訂正する。
７、添付書類の目録
ｄ■正正後特許請求の範囲を示す書面 １通以上
特許請求の範囲
（１）第１導電形の半導体基板の主面部の一部に形成さ
れた第１の第２導電形領域と、この第１の第２導電形領
域の表面部の一部に形成され上記半導体基板より高い不
純物濃度を有する第１の第１碑ヨ町−影領域および上記
第１の第２１形領域より高い不純物濃度を有する第２の
第２導電形領域と、上記半導体基板の上記主面部の他の
部分に形成され上記半導体基板より高い不純物濃度を有
する第２の第１導電形領域および上記第１の第２導電形
領域より高い不純物濃度を有する第３の第２４電形領域
と、上記半導体基板の主面部の更に他の部分に形成され
上記第１の第２導電形領域より高い不純物濃度を有する
第４の第２導電形領域または上記第１の第２導電形領域
の表面部の他の部分に形成され上記半導体基板より高い
不純物濃度を有する第３の第１導電形領域とからなり、
上記第２の第１導電形領域と上記第３の第２導電形領域
とが接地され、上記第４の第２導電形領域または上記第
３の第１４電形領域が入力端子に接続され、かつ上記第
１の第１導電形領域と上記第２の第２導電形領域とが出
力端子に接続されたプログラムイネーブル回路装置を備
え、アドレスデコーダの出力とプログラム制御回路の出
力との論理積を得るＡＮＤ回路の出力がゲートに供給さ
れ、ソースが電源に接続された第１導電形チヤネルの電
界効果トランジスタのドレインと上記出力端子との間に
ヒユーズが接続され、上記出力端子にケートおよびソー
スが接地された第２導電形チヤネルのディプレッション
電界効果トランジスタのドレインが接続されてなり、上
記入力端子へ所要祢性のトリガサージ電圧を印加するこ
とによって上記プログラムイネーブル回路装置内にラッ
チアップ現象を生せしめて上記ヒユーズを面断させるよ
うにしたことを特徴とする冗長回路におけるプログラム
回路装置。
（２） ヒユーズが多結晶シリコンからなることを特
徴とする特許請求の範囲第１項記載の冗長回路における
プログラム回路装置。FIG. 1 is a circuit diagram showing a program circuit in a conventional redundant circuit, FIG. 2 is a circuit diagram showing a block configuration of a program circuit according to an embodiment of the present invention, and FIG. 3 is a circuit diagram showing a program control circuit used in the present invention. A sectional view showing an example of the configuration,
FIG. 4 is an equivalent circuit diagram for explaining the operation of the program control circuit, and FIG. 5 is a sectional view showing another example of the configuration of the program control circuit used in the present invention. In the figure, (121 is an address decoder, Q3) is a program control circuit, 04) is an AND circuit, (+51 is a program enable (low) path, (16) is an input terminal, and the nose is a pMOS (first conduction type channel field effect transistor), (19) is a fuse, (20) is n-DMO8 (
2nd conduction type channel depletion field effect transistor), (21) is the ground point, the wire is the output terminal, (23)
is a semiconductor substrate, 嬡) is a first n-type (second conductivity type) region,
The needle is the first p-type (first conduction type) region, and the needle is the second p-type (first conduction type) region.
conduction type region, η is the third second conduction type region, and η is the fourth conduction type region.
The second conductivity type region, () is the second first conductivity type region, (
35) is the third first conductivity type region. Note that the same reference numerals in the figures indicate the same or corresponding parts. Agent: Haku Kuzuno - (1 other person) Figure 1 Figure 2 Figure 3 Nozu Figure 4 Novo Figure 5 Mr. Commissioner of the Patent Office■, small case display 1986-22566
No. 2 No. 2, Title of the invention Program circuit device in a redundant circuit 3, Person making the amendment 5, Claims 8'l i- of the specification to be amended and column 6 for a brief description of the drawings Contents of the amendment [ The claims of the 11th specification are amended as shown in the attached appendix. (2) In the specification, page 11, lines 18 and 19, page 12, lines 2, 3h (2 places), 4th line (2 places), 5th line P, and 6th line are In both cases, the words "type" should be corrected to "conductivity type." 7. List of attached documents d ■ Documents showing the scope of claims after amendment One or more copies Claims (1) A first second conductivity type formed on a part of the main surface of a semiconductor substrate of a first conductivity type. a conductivity type region, a first shadow region formed in a part of the surface of the first second conductivity type region and having an impurity concentration higher than that of the semiconductor substrate; a second second conductivity type region having a higher impurity concentration than the semiconductor substrate; a second first conductivity type region formed in another portion of the main surface portion of the semiconductor substrate and having a higher impurity concentration than the semiconductor substrate; a third 24th conductivity type region having an impurity concentration higher than that of the first second conductivity type region; a fourth second conductivity type region having an impurity concentration or a third first conductivity type region formed in another part of the surface of the first second conductivity type region and having an impurity concentration higher than that of the semiconductor substrate; Consisting of
The second first conductivity type region and the third second conductivity type region are grounded, the fourth second conductivity type region or the third fourteenth conductivity type region are connected to an input terminal, and a program enable circuit device in which the first first conductivity type region and the second second conductivity type region are connected to an output terminal, and the program enable circuit device is configured to logically AND the output of the address decoder and the output of the program control circuit. A fuse is connected between the drain of the field effect transistor of the first conductivity type channel, whose gate is supplied with the output of the AND circuit to be obtained, and whose source is connected to the power supply, and the output terminal, and the gate and the source are connected to the output terminal. The drain of the depletion field effect transistor of the grounded second conductivity type channel is connected, and a latch-up phenomenon is caused in the program enable circuit device by applying a trigger surge voltage of a required strength to the input terminal. A program circuit device in a redundant circuit, characterized in that the fuse is cut across. (2) A program circuit device in a redundant circuit according to claim 1, wherein the fuse is made of polycrystalline silicon.
Claims (1)
れた第１の第２伝導形領域と、この第１の第２伝導形領
域の表面部の一部に形成され上記半導体基板よ！ｌ／ｈ
い不純物限度を有する第１の第１伝尋形領域および上記
第１の第２伝導形領域より高い不純物濃度を有する第２
の第２伝導形領域と、上記半導体基板の上記主面部の他
の部分に形成され上記半導体基板より高い不純ｅＩＪｍ
度を有する第２の第１伝導形領域および上記第１の第２
伝導形領域より高い不純物濃度を有する第３の第２伝導
形領域と、上記半導体基板の主面部の更に他の部分に形
成され上記鋲ｌの第２伝導形領域より高い不純物濃度を
有する第４の第２伝導形領域または上記第１の第２伝導
形領域の表面部の他の部分に形成され上記半導体基板よ
り扁い不純物濃度を有する第３の第１伝導形領域とから
なり、上記第２の第１伝導形領域と上記第３の第２伝導
形領域とが接地され、上記第４の第２伝導形領域または
上記第３の第１伝導形領域が入力端子に接続され、かつ
上記第１の第１伝導形−領域と上記第２の第２伝尋形領
域とが出力端子に接続されたプログラムイネーブル回路
装置を備え、アドレスデコーダの出力とプログラム制御
回路の出力との論理積を得るＡＮＤ回路の出力がゲート
に供給され、ソースが電源に接続された第１伝導形チヤ
ネルの電界効果トランジスタのドレインと上記出力端子
との間にヒユーズが接続され、上記出力端子にゲートお
よびソースが接地された第２伝導形チヤネルのディプレ
ッション電界効果トランジスタのドレインが接続されて
なり、上記入力端子へＰｌｒｌ称賛のトリガサージ電圧
を印加することによって上記プログラムイイ、−プル回
路装置内にラッチアップ現象を生せしめて上記ヒユーズ
を溶断させるようにしたことを特徴とする冗長回路にお
けるプログラム回路装置。 （２） ヒユーズが多結晶シリコンからなることを特
徴とする特許請求の範四第１項記載の冗長回路における
プログラム回路散性。[Claims] A first second conductivity type region formed in a part of the main surface of a semiconductor substrate of f11ml conductivity type, and a first second conductivity type region formed in a part of the surface part of the first second conductivity type region. The above semiconductor substrate! l/h
a first conductive type region having a higher impurity limit; and a second conductive type region having a higher impurity concentration than the first second conductive type region.
and an impurity eIJm higher than that of the semiconductor substrate, which is formed in the second conduction type region and other parts of the main surface of the semiconductor substrate.
a second first conductivity type region having a
a third second conductivity type region having a higher impurity concentration than the conduction type region; and a fourth conductivity type region having a higher impurity concentration than the second conductivity type region of the stud l, which is formed in still another part of the main surface of the semiconductor substrate. a second conductivity type region or a third first conductivity type region formed in another part of the surface of the first second conductivity type region and having an impurity concentration lower than that of the semiconductor substrate; The second conductivity type region and the third second conductivity type region are grounded, the fourth second conductivity type region or the third first conductivity type region are connected to the input terminal, and the third conductivity type region is connected to the input terminal. The first first conduction type region and the second second conduction type region are provided with a program enable circuit device connected to an output terminal, and the first conduction type region and the second second conduction type region are connected to an output terminal, and the program enable circuit device is configured to logically AND the output of the address decoder and the output of the program control circuit. A fuse is connected between the output terminal and the drain of the field effect transistor of the first conduction type channel, in which the output of the AND circuit to be obtained is supplied to the gate and the source is connected to the power supply, and the gate and the source are connected to the output terminal. The drain of the depletion field effect transistor of the grounded second conduction type channel is connected, and by applying a trigger surge voltage of Plrl to the input terminal, a latch-up phenomenon is generated in the program pull circuit device. A program circuit device in a redundant circuit, characterized in that at least the fuse is blown. (2) Program circuit dissipation in the redundant circuit according to claim 4, item 1, characterized in that the fuse is made of polycrystalline silicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225662A JPS59113595A (en) | 1982-12-20 | 1982-12-20 | Program circuit device of redundant circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57225662A JPS59113595A (en) | 1982-12-20 | 1982-12-20 | Program circuit device of redundant circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59113595A true JPS59113595A (en) | 1984-06-30 |
Family
ID=16832805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57225662A Pending JPS59113595A (en) | 1982-12-20 | 1982-12-20 | Program circuit device of redundant circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59113595A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684393A (en) * | 1992-03-17 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | Built-in array type self-test system |
| JPH07287992A (en) * | 1994-04-11 | 1995-10-31 | Samsung Electron Co Ltd | Redundantly programming method and circuit of semiconductor memory device |
| JP2018055742A (en) * | 2016-09-28 | 2018-04-05 | エイブリック株式会社 | Nonvolatile semiconductor storage device |
-
1982
- 1982-12-20 JP JP57225662A patent/JPS59113595A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0684393A (en) * | 1992-03-17 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | Built-in array type self-test system |
| JPH07287992A (en) * | 1994-04-11 | 1995-10-31 | Samsung Electron Co Ltd | Redundantly programming method and circuit of semiconductor memory device |
| JP2018055742A (en) * | 2016-09-28 | 2018-04-05 | エイブリック株式会社 | Nonvolatile semiconductor storage device |
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