JPS59103421A - Pulse delay circuit - Google Patents
Pulse delay circuitInfo
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- JPS59103421A JPS59103421A JP21436582A JP21436582A JPS59103421A JP S59103421 A JPS59103421 A JP S59103421A JP 21436582 A JP21436582 A JP 21436582A JP 21436582 A JP21436582 A JP 21436582A JP S59103421 A JPS59103421 A JP S59103421A
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- JP
- Japan
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- pulse signal
- base
- input
- transistor
- output
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子機器の電気回路において、パルス信号の
遅延や、パルス幅の拡大・縮小を行うとき等に使用でき
るパルス遅延回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a pulse delay circuit that can be used to delay a pulse signal, expand or reduce the pulse width, etc. in an electric circuit of an electronic device.
従来例の構成とその問題点
最も簡単なパルス遅延回路の例として、第１図に示すよ
うな回路が従来から用いられている。この回路は、抵抗
１とコンデンサ２とにより入カバ２ ・・−ジ
ルス信号を積分し、これをダイオード３を介してトラン
ジスタ４に加えてスイッチングすることにより波形整形
して、負荷抵抗６から遅延した出力パルス信号を得るも
のである。なお３はしきい値電圧を上げるだめのダイオ
ードである。Conventional Structure and Problems The circuit shown in FIG. 1 has been used as an example of the simplest pulse delay circuit. This circuit integrates an incoming cover signal by a resistor 1 and a capacitor 2, and adds this signal to a transistor 4 via a diode 3 and then switches it to shape the waveform, which is then delayed from a load resistor 6. This is to obtain an output pulse signal. Note that 3 is a diode for increasing the threshold voltage.
ところが、この回路では、トランジスタ４の電流増幅率
ＨＦＥ やペースエミッタ間電圧ｖＢＥ のバラツキや
温度による変化によりトランジスタ４がオン・オフする
しきい値が変化してしまい遅延時間の精度が悪い、トラ
ンジスタ４で反転増幅する結果として出力パルス信号は
入力パルス信号と極性が逆になってしまい、同極性の出
力パルス信号が必要なときにもう一度反転する回路が必
要となる、等の欠点があった。However, in this circuit, the threshold value at which transistor 4 turns on and off changes due to variations in the current amplification factor HFE and pace-emitter voltage vBE of transistor 4, and changes due to temperature, resulting in poor delay time accuracy. As a result of inverting and amplifying the output pulse signal, the polarity of the output pulse signal becomes opposite to that of the input pulse signal, and when an output pulse signal of the same polarity is required, a circuit for inverting the signal once again is required.
発明の目的
本発明は、かかる従来の欠点を解消して、構成が簡単で
、遅延時間が安定であり、かつ入力パルス信号と同極性
のパルス信号を出力することのできるパルス遅延回路を
提供することを目的とする。OBJECTS OF THE INVENTION The present invention solves these conventional drawbacks and provides a pulse delay circuit that has a simple configuration, stable delay time, and is capable of outputting a pulse signal having the same polarity as an input pulse signal. The purpose is to
発明の構成
３ ・・−ジ
本発明は電源とアース間に接続した分圧抵抗によりトラ
ンジスタのベースに直流バイアス電圧を与え、このベー
スと入力端子間をコンデンサで接続して入力パルス信号
を微分信号をベースに加え、かつエミッタには直接人力
パルス信号を加えるようにして、コレクタから遅延した
出力パルス信号を得るものであり、簡ＩＦ−な回路で、
入力と同極性の安定な遅延時間の出力パルス信号が得ら
れる。Structure 3 of the Invention The present invention applies a DC bias voltage to the base of the transistor using a voltage dividing resistor connected between the power supply and the ground, and connects the base and the input terminal with a capacitor to convert the input pulse signal into a differential signal. is added to the base, and a manual pulse signal is directly applied to the emitter to obtain a delayed output pulse signal from the collector.It is a simple IF circuit.
An output pulse signal with the same polarity as the input and a stable delay time can be obtained.
実施例の説明 本発明の第１の実施例の構成を第２図に示す。Description of examples The configuration of the first embodiment of the present invention is shown in FIG.
第２図において、トランジスタ６のエミッタには入力パ
ルス信号をそのまま加える。一方、トランジスタ６のベ
ースにはコンデンサ７により入力パルス信号を微分した
信号を加えるようにし、コレクタ負荷抵抗８の両端より
出力信号を得る。なお、抵抗９，１０はトランジスタ６
のベースバイアス用に電源とアース間に接続した分圧抵
抗、１１は温度補償ダイオードである。In FIG. 2, the input pulse signal is directly applied to the emitter of the transistor 6. On the other hand, a signal obtained by differentiating the input pulse signal is applied to the base of the transistor 6 by a capacitor 7, and an output signal is obtained from both ends of the collector load resistor 8. Note that the resistors 9 and 10 are the transistor 6.
A voltage dividing resistor is connected between the power supply and ground for base bias, and 11 is a temperature compensation diode.
この回路の動作を第３図の波形図を用いて説明する。第
３図は、入力パルス信号としてＡのような波形の信号を
加えたときのトランジスタ６のベースの波形Ｂと出力パ
ルス信号の波形Ｃを示すものである。The operation of this circuit will be explained using the waveform diagram in FIG. FIG. 3 shows the waveform B of the base of the transistor 6 and the waveform C of the output pulse signal when a signal having a waveform like A is added as an input pulse signal.
最初に、入力パルス信号Ａが０であるときには、ベース
の電圧Ｂは電源電圧Ｖｃｃ を抵抗９と抵抗１ｏで分
割した電圧にほぼ等しい定常電圧Ｍ（Ｖ〕になっている
。従って、ベース・エミッタ間は逆バイアスでアリ、ト
ランジスタ６はオフ状態にあり、出力パルス信号Ｃの電
圧も０である。First, when the input pulse signal A is 0, the base voltage B is a steady voltage M (V) that is approximately equal to the voltage obtained by dividing the power supply voltage Vcc by the resistor 9 and the resistor 1o. During this period, the transistor 6 is in an off state with a reverse bias, and the voltage of the output pulse signal C is also 0.
次に、時刻１＝１１で、入力パルス信号Ａが０からＶｃ
ｃ に立ち上がると、この瞬間にベース電圧Ｂも最初
は（Ｍ＋Ｖｃｃ）まで立ち上がるが、コンデンサ７の電
荷が抵抗１ｏを通して放電するに従って除々に下降する
。そして、時刻ｔ−ｔ２でベース電圧Ｂがｙｃｃ より
やや低い電位になると、ベース・エミッタ間が逆バイア
スから順バイアスに変わり、トランジスタ６が導通する
。この結果、出力パルス信号Ｃはｔ＝ｔ２で０からＶｃ
ｃ に立ち上がる。Next, at time 1=11, the input pulse signal A changes from 0 to Vc
At this moment, the base voltage B also rises to (M+Vcc) at first, but gradually falls as the charge in the capacitor 7 is discharged through the resistor 1o. Then, at time t-t2, when the base voltage B becomes a potential slightly lower than ycc, the base-emitter bias changes from reverse bias to forward bias, and transistor 6 becomes conductive. As a result, the output pulse signal C changes from 0 to Vc at t=t2.
stand up at c.
次に、ｔ−１３で入力パルス信号Ａが再び０に５ ペー
ジ
なると、出力パルス信号Ｃも直ちに０となる。Next, at t-13, when the input pulse signal A becomes 0 again for 5 pages, the output pulse signal C also immediately becomes 0.
このようくして、入力パルス信号Ａに対する出力パルス
信号Ｃは入力パルス信号Ａの立ち上がりのエツジが遅延
された波形の出力パルス信号Ｃとなる。In this way, the output pulse signal C corresponding to the input pulse signal A becomes an output pulse signal C having a waveform in which the rising edge of the input pulse signal A is delayed.
又、パルス幅を考えれば、入力パルス信号Ａが正極性の
パルスであるとするとパルス幅ハ（ｔ３−１１）から（
１３−１２）に縮小されたことになり、一方、入力パル
ス信号Ａが負極性のパルスであるとすればパルス幅１ｌ
−１：（ｔ４−１３）から（１５−１３）に拡大された
ことになる。Also, considering the pulse width, if the input pulse signal A is a positive polarity pulse, the pulse width can be calculated from (t3-11) to (
13-12). On the other hand, if the input pulse signal A is a negative polarity pulse, the pulse width is 1l.
-1: This means that (t4-13) has been expanded to (15-13).
なお遅延時間ｔ、は、コンデンサ７をＣ（Ｆ）、抵抗１
ｏをＲ〔Ω〕、抵抗９をｒ〔Ω〕 とすれば、で表わさ
れる。Note that the delay time t is determined by the capacitor 7 being C(F) and the resistor 1 being C(F).
If o is R [Ω] and the resistance 9 is r [Ω], then it is expressed as follows.
ダイオード１１は、トランジスタ６のベース・エミッタ
間電圧ｖＢＥ の温度特性を補償し、遅延時間をより一
層安定化する。又、トランジスタ６のＨＦＥは遅延時間
にほとんど影響しない。従っ６７、−ノ
で、この回路の遅延時間はきわめて安定したものとなる
。The diode 11 compensates for the temperature characteristics of the base-emitter voltage vBE of the transistor 6 and further stabilizes the delay time. Further, the HFE of the transistor 6 has almost no effect on the delay time. Therefore, the delay time of this circuit is extremely stable.
なお、第２図の実施例は入力パルス信号の立ち上がりの
エツジを遅延させるものであるが、立チ下がりのエツジ
を遅延させたいときには、第４図に示したように、トラ
ンジスタ６としてＮＰＮ型トランジスタを用いればよい
。The embodiment shown in FIG. 2 delays the rising edge of the input pulse signal, but when it is desired to delay the falling edge of the input pulse signal, an NPN transistor is used as the transistor 6, as shown in FIG. You can use
発明の効果 本発明によれば以下のような効果が得られる。Effect of the invention According to the present invention, the following effects can be obtained.
■ 簡単な回路でパルス波の遅延・パルス幅の拡大・縮
小ができる。■ A simple circuit can delay pulse waves and expand/reduce pulse width.
■ 遅延時間が安定である。■ Delay time is stable.
■ 入出力のパルスの極性が同じである。■ The polarity of input and output pulses are the same.
第１図は従来例のパルス遅延回路の回路図、第２図およ
び第４図はおのおの本発明の実施例におけるパルス遅延
回路の回路図、第３図は第２図のパルス遅延回路におけ
る入力パルス信号、ベース電圧及び出力パルス信号の波
形図である。 −６・・・・・・トランジスタ、７・
・・・・・コンデンサ、７ペ、−ジ
８・・・・・・抵抗、９，１０・・・・・・負荷抵抗、
１１・・ ・・・・・ダイオード。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図FIG. 1 is a circuit diagram of a conventional pulse delay circuit, FIGS. 2 and 4 are circuit diagrams of pulse delay circuits according to embodiments of the present invention, and FIG. 3 is an input pulse in the pulse delay circuit of FIG. 2. FIG. 3 is a waveform diagram of a signal, a base voltage, and an output pulse signal. -6...Transistor, 7.
...Capacitor, 7 pin, -J8...Resistor, 9,10...Load resistance,
11... Diode. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
figure
Claims (1)
抗により直流バイアスを印加するとともに、微分用コン
デンサを介して上記ベースに入力パルス信号を加えかつ
上記トランジスタのエミッタ１だ直接上記入力信号を加
え、上記トランジスタのコレクタから出力パルス信号を
出力するようにしたパルス遅延回路。Applying a DC bias to the base of the transistor through a voltage dividing resistor provided between the power supply and ground, applying an input pulse signal to the base via a differential capacitor, and directly applying the input signal to the emitter 1 of the transistor, A pulse delay circuit configured to output an output pulse signal from the collector of the above transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21436582A JPS59103421A (en) | 1982-12-06 | 1982-12-06 | Pulse delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21436582A JPS59103421A (en) | 1982-12-06 | 1982-12-06 | Pulse delay circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103421A true JPS59103421A (en) | 1984-06-14 |
Family
ID=16654577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21436582A Pending JPS59103421A (en) | 1982-12-06 | 1982-12-06 | Pulse delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103421A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2744109A1 (en) * | 2012-12-14 | 2014-06-18 | Palo Alto Research Center Incorporated | Pulse generator circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS531032A (en) * | 1976-06-18 | 1978-01-07 | Matsushita Electric Ind Co Ltd | Device for letter printing of recording paper by electric current |
-
1982
- 1982-12-06 JP JP21436582A patent/JPS59103421A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS531032A (en) * | 1976-06-18 | 1978-01-07 | Matsushita Electric Ind Co Ltd | Device for letter printing of recording paper by electric current |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2744109A1 (en) * | 2012-12-14 | 2014-06-18 | Palo Alto Research Center Incorporated | Pulse generator circuit |
| US9172357B2 (en) | 2012-12-14 | 2015-10-27 | Palo Alto Research Center Incorporated | Pulse generator circuit |
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