JPH0132412Y2 - - Google Patents
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- JPH0132412Y2 JPH0132412Y2 JP647482U JP647482U JPH0132412Y2 JP H0132412 Y2 JPH0132412 Y2 JP H0132412Y2 JP 647482 U JP647482 U JP 647482U JP 647482 U JP647482 U JP 647482U JP H0132412 Y2 JPH0132412 Y2 JP H0132412Y2
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Description
【考案の詳細な説明】
本考案はオーデイオ用増幅器のミユーテイング
回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a muting circuit for an audio amplifier.
従来から増幅器の電源投入時におけるシヨツク
ノイズ対策として、各種遅延回路を用いて電源投
入時における前置増幅段への電源電圧の印加時期
を、電力増幅段への電源電圧の印加時より遅延さ
せることを行なつている。たとえば第1図aに示
す如く前置増幅段1への電源電圧の印加を電源+
Bと直列に接続したトランジスタ2を介して行な
うように構成し、第1図bに示す如く時刻tにお
ける電源投入時から時間t0だけ遅延させたミユー
ト信号をトランジスタ2のベースに印加し、前置
増幅段1への電源電圧の印加を、電力増幅段3へ
の電源電圧の印加時期よりt0時間遅らせている。 Conventionally, as a countermeasure against shock noise when powering on an amplifier, various delay circuits have been used to delay the timing of applying the power supply voltage to the preamplification stage from the time of application of the power supply voltage to the power amplification stage when the power is turned on. is being carried out. For example, as shown in Figure 1a, the application of the power supply voltage to the preamplifier stage 1 is
As shown in FIG. 1b, a mute signal delayed by time t0 from the power-on at time t is applied to the base of transistor 2, and The application of the power supply voltage to the power amplification stage 1 is delayed by t 0 time from the timing of application of the power supply voltage to the power amplification stage 3.
しかるに、上記した如き従来の増幅器によると
きは、第1図bに示した時刻tから時間t0の期間
内に、前置増幅段1の入力として負の信号が印加
されたような場合、増幅器の初段用リツプルフイ
ルタを構成するコンデンサ4、初段トランジスタ
5の経路で、初段トランジスタ5にベース電流ib
が流れる。このため初段トランジスタ5にコレク
タ電流icが流れて、シヨツクノイズが発生する。
この種のシヨツクノイズは、たとえばイコライザ
段のレベルでは感度レベルをはるかに超え、電力
増幅段3をフルスイングさせ、スピーカを破損さ
せるおそれもある。 However, when using the conventional amplifier as described above, if a negative signal is applied to the input of the preamplifier stage 1 within the period from time t to time t0 shown in FIG. The base current i
flows. Therefore, the collector current ic flows through the first stage transistor 5, and shock noise is generated.
This type of shock noise, for example at the level of the equalizer stage, far exceeds the sensitivity level, causing the power amplification stage 3 to swing to full swing and possibly damaging the speaker.
このためトランジスタ2によるミユーテイング
回路の他に電力増幅段3の入力端に並列にトラン
ジスタ6を接続し、第1図cにおいて破線で示し
た如きミユート信号、すなわち第1図cにおいて
実線で示した電源電圧の印加時に立上る正のスパ
イク電圧を第2のトランジスタ6のベースに印加
して上記のシヨツクノイズを防止したりしてい
た。 For this purpose, in addition to the muting circuit using the transistor 2, a transistor 6 is connected in parallel to the input terminal of the power amplification stage 3, and a muting signal as shown by the broken line in FIG. A positive spike voltage that rises when voltage is applied is applied to the base of the second transistor 6 to prevent the above-mentioned shock noise.
しかしこの方法によるときはトランジスタ2か
らなるミユーテイング回路のほかに、トランジス
タ6からなるミユーテイング回路が更に必要とな
るのみならず、ステレオ信号増幅の場合にはトラ
ンジスタ6からなるミユーテイング回路を2組必
要とする欠点があつた。 However, when this method is used, not only is a muting circuit made up of transistor 6 required in addition to the muting circuit made up of transistor 2, but also two sets of muting circuits made up of transistor 6 are required in the case of stereo signal amplification. There were flaws.
本考案は上記にかんがみなされたもので、上記
の欠点を簡単な構成で解消したミユーテイング回
路を提供することを目的とするものである。 The present invention has been made in view of the above, and it is an object of the present invention to provide a muting circuit which eliminates the above-mentioned drawbacks with a simple configuration.
以下、本考案の実施例により説明する。 The present invention will be explained below using examples.
第2図は本考案の一実施例の回路図である。 FIG. 2 is a circuit diagram of an embodiment of the present invention.
第2図において第1図aと同一構成要素には同
一の符号を付して示してある。 In FIG. 2, the same components as in FIG. 1a are designated by the same reference numerals.
本考案の一実施例においては、第1図aに示す
回路において、トランジスタ6を除去し、増幅器
の初段用リツプルフイルタを構成するコンデンサ
4とアースとの間にダイオード7を接続する。ま
た更にダイオード7とコンデンサ4との共通接続
点と、リツプルフイルタを構成する抵抗8の一端
との間に抵抗9を接続し、増幅器への電源投入時
tからトランジスタ2によるミユーテイング解除
後の所定時期を越えたときダイオード7がオン状
態になるように設定する。 In one embodiment of the present invention, the transistor 6 is removed from the circuit shown in FIG. 1a, and a diode 7 is connected between the capacitor 4 constituting the ripple filter for the first stage of the amplifier and the ground. Furthermore, a resistor 9 is connected between the common connection point of the diode 7 and the capacitor 4 and one end of the resistor 8 constituting the ripple filter, and a predetermined value after the muting by the transistor 2 is released from t when the power is turned on to the amplifier is connected. The diode 7 is set to be turned on when the time is exceeded.
以上の如く構成した本実施例において、トラン
ジスタ2には従来例の場合と同様に第1図bに示
す如き波形の電圧が印加され、電力増幅段3への
電源電圧の印加時より時間t0遅れて前置増幅段1
に電源電圧が印加される。すなわち、トランジス
タ2は電源投入時刻tから時間t0の期間、オフ状
態になつている。 In this embodiment configured as described above, a voltage having a waveform as shown in FIG. Delayed preamplifier stage 1
Power supply voltage is applied to. That is, the transistor 2 is in an off state for a period of time t0 from the power-on time t.
しかるにこの期間中に、前置増幅段1の入力と
して負の信号が印加されたような場合にあつて
も、ダイオード7がコンデンサ4に直列に接続さ
れているため、第1図aにおいて破線で示したト
ランジスタ5のベース電流ibは流れることはな
い。従つて電力増幅段3には既に電源電圧が印加
されていても、シヨツクノイズを発生することも
なく、トランジスタ6を設ける如き必要はなくな
る。 However, even if a negative signal is applied to the input of the preamplifier stage 1 during this period, since the diode 7 is connected in series with the capacitor 4, the broken line in FIG. The base current i b of the transistor 5 shown does not flow. Therefore, even if the power supply voltage is already applied to the power amplification stage 3, no shock noise is generated, and there is no need to provide the transistor 6.
また電源投入時tから時刻t0を経過したときは
トランジスタ2はオン状態になり前置増幅段1に
は電源電圧が印加される。トランジスタ2がオン
状態になつたことにより、ダイオード7は抵抗9
を通して抵抗9の抵抗値により定まる設定時間
後、オン状態になる。したがつて、ダイオード7
を介してコンデンサ4はアースされ、リツプルフ
イルタは正常に作用をすることになる。 Further, when the time t 0 has passed since the power-on time t, the transistor 2 is turned on and the power supply voltage is applied to the preamplifier stage 1. Since the transistor 2 is turned on, the diode 7 is connected to the resistor 9.
After a set time determined by the resistance value of the resistor 9 through the resistor 9, it becomes on state. Therefore, diode 7
The capacitor 4 is grounded through the capacitor 4, and the ripple filter functions normally.
以上の如く本実施例によればスイツチ素子1個
と抵抗1本を従来の回路に追加するのみで、第1
図aに示した如くミユーテイング用にトランジス
タ6を別途設ける必要もない。 As described above, according to this embodiment, only one switch element and one resistor are added to the conventional circuit, and the first
There is no need to separately provide a transistor 6 for muting as shown in FIG.
なお、以上の実施例においては増幅器の入力段
がPNPトランジスタの場合を例に説明したが、
NPNトランジスタの場合においても同様である。 In addition, in the above embodiment, the case where the input stage of the amplifier is a PNP transistor was explained as an example.
The same applies to NPN transistors.
以上説明した如く本考案によれば、きわめて簡
単な構成で、従来回路の欠点を解消することがで
き、またそのための部品点数も少なく、かつ安価
に構成することができる。 As explained above, according to the present invention, the drawbacks of the conventional circuit can be solved with an extremely simple configuration, and the number of parts for this purpose can be reduced and the configuration can be made at low cost.
第1図aは従来のミユーテイング回路による増
幅器の回路図。第1図bおよびcは第1図に示し
た回路におけるミユート信号波形を示す図。第2
図は本考案の一実施例の回路図。
1……前置増幅段、3……電力増幅段、4……
増幅器の初段用リツプルフイルタを構成するコン
デンサ、5……初段トランジスタ、7……ダイオ
ード、9……抵抗。
FIG. 1a is a circuit diagram of an amplifier using a conventional muting circuit. FIGS. 1b and 1c are diagrams showing mute signal waveforms in the circuit shown in FIG. 1. Second
The figure is a circuit diagram of one embodiment of the present invention. 1... Preamplification stage, 3... Power amplification stage, 4...
A capacitor forming a ripple filter for the first stage of the amplifier, 5... first stage transistor, 7... diode, 9... resistor.
Claims (1)
するコンデンサに直列に接続されかつ前記コンデ
ンサを回路から遮断する一方向性素子と、前記初
段の増幅段に電源電圧が印加されたとき以降にお
いて前記一方向性素子をオン状態に維持する導通
手段とを備えてなることを特徴とするミユーテイ
ング回路。 a unidirectional element connected in series with a capacitor constituting a ripple filter for an amplification stage in the first stage of an amplifier and for cutting off the capacitor from the circuit; 1. A muting circuit characterized by comprising: a conduction means for maintaining a switching element in an on state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP647482U JPS58111511U (en) | 1982-01-22 | 1982-01-22 | Muting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP647482U JPS58111511U (en) | 1982-01-22 | 1982-01-22 | Muting circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58111511U JPS58111511U (en) | 1983-07-29 |
JPH0132412Y2 true JPH0132412Y2 (en) | 1989-10-04 |
Family
ID=30019253
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP647482U Granted JPS58111511U (en) | 1982-01-22 | 1982-01-22 | Muting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58111511U (en) |
-
1982
- 1982-01-22 JP JP647482U patent/JPS58111511U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58111511U (en) | 1983-07-29 |
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