JPS59103151A - Loading control system of microprogram - Google Patents
Loading control system of microprogramInfo
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- JPS59103151A JPS59103151A JP21202982A JP21202982A JPS59103151A JP S59103151 A JPS59103151 A JP S59103151A JP 21202982 A JP21202982 A JP 21202982A JP 21202982 A JP21202982 A JP 21202982A JP S59103151 A JPS59103151 A JP S59103151A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
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Abstract
Description
【発明の詳細な説明】
し発明の技術分野〕
本発明は、データ処理システムにおいて、システムの立
上げ時にiイクロプログラムを制御記憶装置ヘローディ
ングされることが必要なチャネル装置などの複数の同種
処理装置に対して、マイクロプログラムを同時にローデ
ィングすることにょシ、ローディング処理時間の短縮を
図るためのマイクロプログラム自−ディング制御方式に
関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a data processing system that processes a plurality of similar processes, such as a channel device, that requires an i microprogram to be loaded into a control storage device at system startup. The present invention relates to a microprogram self-loading control system for simultaneously loading microprograms into a device and shortening the loading processing time.
最近の大型のデータ処理システムは、16台あるいは3
2台など、多数のマルチプレクサチャネルMXCやブロ
ックマルチプレクサチャネルBMCをそなえているのが
普通である。これらのチャネル装置は、システムを立上
げる初期化において、制御用のマイクロプログラムを自
身の制御用記憶装置(RMA)にローディングされなけ
ればならない。Recent large data processing systems have 16 or 3
It is common to have a large number of multiplexer channels MXC and block multiplexer channels BMC, such as two. These channel devices must have a control microprogram loaded into their own control memory device (RMA) during initialization to start up the system.
従来は、システムの立上げ時に、サービスプロセッサS
VPが上記したチャネル装置などのマイクロプログラム
ローディングを必要とする各処理装置に対して、1台ず
つ順次にマイクロプログラムをローディングしていたた
め、全体のローディング時間が非常に長いものとなって
いた。Conventionally, when starting up a system, the service processor S
Since the VP sequentially loads microprograms one by one to each processing device that requires microprogram loading, such as the above-mentioned channel device, the overall loading time is extremely long.
本発明の目的は、複数の処理装置に対するマイクロプロ
グラムローディングを同時化することにより、ローディ
ング時間の短縮を可能にすることにあシ、そのため、同
一マイクロプログラムを使用する同種の処理装置毎にグ
ループ化し、各グループに対しては、SvPが同時にロ
ーディング処理本発明の構成は、それにより、それぞれ
がマイクロプログラムのローディングを必要とする制御
記憶装置と、マイクロプログラムのローディングを制御
するモードレジスタとをそなえた複数の処理装置を有し
、システムの初期化時に、サービスプロセッサの制御に
よシ、マイクロプログラムを複数の処理装置の制御記憶
装置にローディングするデータ処理システムにおいて、
サービスプロセッサから処理装置の全てに対して共通の
データバスと共通のタイミング信号とを接続する手段と
、サービスプロセッサから各処理装置のモードレジスタ
にモードを設定する手段と、制御記憶装置の順次のアド
レスにデータを書き込む手段と、制御記憶装置の順次の
アドレスからデータを読み出し、データのエラーを検出
する手段と、検出されたデータのエラーをサービスプロ
セッサに通知する手段とをそなえ、サービスプロセッサ
は、システム内の処理装置の種別毎に、同種の処理装置
のモードレジスタにモード設定を行ない、該同種の処理
装置に対して、上記共通のデータバスおよびタイミング
信号により、同時に同一のマイクロプログラムをローデ
ィングすることを特徴とするものである。An object of the present invention is to reduce loading time by simultaneously loading microprograms to multiple processing devices. , for each group, the SvP simultaneously performs the loading process.The configuration of the present invention thereby allows each group to have a control storage that requires the loading of a microprogram, and a mode register that controls the loading of the microprogram. In a data processing system having a plurality of processing units and loading a microprogram into the control storage devices of the plurality of processing units under the control of a service processor at the time of system initialization,
means for connecting a common data bus and a common timing signal from the service processor to all of the processing units; means for setting a mode from the service processor to the mode register of each processing unit; and sequential addresses in the control storage. the service processor comprises means for writing data to the system; means for reading data from sequential addresses of the control storage device; and means for detecting errors in the data; and means for notifying the service processor of the detected errors in the data; Setting the mode in the mode register of the same type of processing device for each type of processing device in the same type of processing device, and simultaneously loading the same microprogram to the same type of processing device using the common data bus and timing signal. It is characterized by:
[発明の実施例〕 以下に、本発明を実施例にしたがって説明する。[Embodiments of the invention] The present invention will be explained below based on examples.
第1図は、本発明実施例システムの構成図である。本図
において、1はサービスプロセッサSVPであり、20
y2 ’+2 sはル+1個のチャネル装置CHo乃至
CHn中のCHo 、 CHi 、 CHnを表わす。FIG. 1 is a configuration diagram of a system according to an embodiment of the present invention. In this figure, 1 is a service processor SVP, and 20
y2'+2s represents CHo, CHi, and CHn among the channel devices CHo to CHn.
3は制御記憶装置C8,4はC8に対するアドレスレジ
スタC8A、 5はモードレジスタ、6はデコーダ、
7は比較器、8はタイミング信号線、9はデータバス、
10−0.10−i、to−nはそれぞれCHo 、
CHi 。3 is a control storage device C8, 4 is an address register C8A for C8, 5 is a mode register, 6 is a decoder,
7 is a comparator, 8 is a timing signal line, 9 is a data bus,
10-0.10-i and to-n are respectively CHo,
CHi.
CH3に対するモード設定信号線、11はチェック結果
信号線を示す。A mode setting signal line for CH3, and 11 a check result signal line.
チャネル装置CHo乃至CHnのうち、CHo乃至CH
LがブロックマルチプレクサチャネルBMCで、他はマ
ルチプレクサチャネルおよびセレクタチャネルであるも
のとする。本実施例では、CHo乃至CHiが、同一マ
イクロプログラムを使用する同種の処理装置として、同
時にローディングされる場合を例に説明される。またC
Ho中に示されている3乃至7の構成要素は、図には示
されていないが他のCHI乃至CHnにも、勿論同様に
設けられている。Among channel devices CHo to CHn, CHo to CH
Assume that L is a block multiplexer channel BMC, and the others are multiplexer channels and selector channels. In this embodiment, a case will be explained in which CHo to CHi are loaded at the same time as processing devices of the same type using the same microprogram. Also C
Although not shown in the figure, the components 3 to 7 shown in Ho are of course similarly provided in other CHI to CHn.
C83には、それぞれのチャネル装置の種別毎に特定の
制御用のマイクロプログラムが格納される。The C83 stores specific control microprograms for each type of channel device.
C8A4は、C83のアドレスを指示し、アクセス毎に
+1される歩進機構をそなえている。C8A4 indicates the address of C83 and has an increment mechanism that increments by 1 every time it is accessed.
モードレジスタ5は、モードコードを保持する。Mode register 5 holds a mode code.
モードコードはSVPによシ設定され、C83に対する
データの書き込みを行なう書込みモードと、C83に書
き込まれたデータを読み出してチェックするチェックモ
ードと、動作を何も行なわない非オペレーション状態と
のいずれかを指示する。The mode code is set by SVP and selects one of the following modes: write mode in which data is written to the C83, check mode in which the data written in the C83 is read and checked, and a non-operation state in which no operation is performed. Instruct.
デコーダ6は、モードレジスタ5に設定されたモードコ
ードを復号化し、タイミング信号にしたがって、設定さ
れた書込みモードあるいはチェックモードの動作制御信
号を生成する。The decoder 6 decodes the mode code set in the mode register 5 and generates an operation control signal for the set write mode or check mode according to the timing signal.
比較器7は、チェックモードにおいて、C83から順次
読み出された各アドレスのデータを、SVPから対応的
に供給される原データと比較し、結果をSVPへ通知す
る。In the check mode, the comparator 7 compares the data at each address sequentially read from the C83 with the original data correspondingly supplied from the SVP, and notifies the SVP of the result.
タイミング信号線8は、マイクロプログラムローディン
グを必要とする全てのチャネル装置CH。Timing signal line 8 is used for all channel devices CH that require microprogram loading.
乃至CHyLに共通に接続される。デコーダ6を駆動す
るために使用される。It is commonly connected to CHyL. It is used to drive the decoder 6.
データバス9も、タイミング信号線8と同様に、全ての
チャネル装置CHo乃至CHnに共通に接続され、 s
vpからマイクロプログラムなC83へ、そしてモード
コードをモードレジスタ5へ供給するために使用される
。Similarly to the timing signal line 8, the data bus 9 is also commonly connected to all the channel devices CHo to CHn.
vp to the microprogram C83 and is used to supply the mode code to the mode register 5.
モード設定信号線10−0乃至10−nは、SVPがモ
ードコードを設定すべきモードレジスタを選択するため
に、svpから各チャネル装置へ別々に設けられる。Mode setting signal lines 10-0 to 10-n are separately provided from the svp to each channel device in order for the SVP to select a mode register in which to set a mode code.
チェック結果信号線11は、各チャネル装置中の比較器
7のチェック結果出力信号をワイヤードORで結合し、
SVPへ転送する。したがって、チェックモードにおい
て、同種のブロックマルチプレクサチャネルCHo乃至
CHiのそれぞれの比較器7の出力信号のうち、少くと
も1つがエラー状態を表示したとき(たとえば“1″レ
ベル信)、信号線11は”1″レベルとなる。これによ
、6 svpは、いずれかのチャネル装置のC8a内デ
ータにおいて、現在チェック中のアドレスのデータがエ
ラーとなっていることを認識することができる。The check result signal line 11 combines the check result output signals of the comparators 7 in each channel device by wired OR, and
Transfer to SVP. Therefore, in the check mode, when at least one of the output signals of the respective comparators 7 of the block multiplexer channels CHo to CHi of the same type indicates an error condition (for example, a "1" level signal), the signal line 11 1″ level. This allows the 6 svp to recognize that the data at the address currently being checked in the C8a data of any channel device is in error.
第2図は、第1図に示した実施例システムの動作フロー
を示す。以下に、両図を参照しながら実施例の動作を説
明する。FIG. 2 shows the operational flow of the embodiment system shown in FIG. The operation of the embodiment will be described below with reference to both figures.
■ svpは、モード設定信号線10−0乃至10−t
を順次付勢するとともに、書込みモードコードをデータ
バス9上に出力し、各CHo乃至CHiのモードレジス
タ5に書込みモードコードを設定する。■ svp is the mode setting signal line 10-0 to 10-t
are sequentially energized, a write mode code is output onto the data bus 9, and the write mode code is set in the mode register 5 of each CHo to CHi.
なお他のチャネル装置は、非オペレーション状態にある
。Note that other channel devices are in a non-operational state.
■ SvPは、タイミング信号線8ヘタイミング信号を
出力し、更にデータバス9へ、C83のC8A4が指示
するアドレス、すなわち最初は0番地に格納するマイク
ロプログラムデータを出力する。各、CHo乃至CHi
のデコーダ6は、C8A4を0番地に設定し、データバ
ス9上のデータを、C83の0番地に格納する。(2) The SvP outputs a timing signal to the timing signal line 8, and further outputs microprogram data to be stored at the address specified by C8A4 of C83, ie, address 0, to the data bus 9. Each, CHo to CHi
The decoder 6 sets C8A4 to address 0 and stores the data on the data bus 9 at address 0 of C83.
■ C8A4のアドレスを+1する。■ Add 1 to the address of C8A4.
■ SVPは、ローディングすべき全てのプログラムデ
ータの転送が終了したか否かを調べ、残っていれは■へ
戻る。またローディングが終了した場合には、次のチェ
ックモードに移る。(2) The SVP checks whether the transfer of all program data to be loaded has been completed, and if any remains, the process returns to (2). Furthermore, when loading is completed, the process moves to the next check mode.
■ ■と同様な方法で、各CHo乃至CHiのモードレ
ジスタに、チェックモードコードを設定する。(2) In the same manner as (2), set the check mode code in the mode register of each CHo to CHi.
■ SvPは、タイミング信号線8へ夕・イミング信号
を出力し、巣にデータバス9へC8A4が示すアドレス
に対応するデータを出力する。谷CHo乃至CHiは、
はじめにC8A4を0番地にリセットし、C83の0番
地からデータを読み出す。(2) The SvP outputs an evening/timing signal to the timing signal line 8, and outputs data corresponding to the address indicated by C8A4 to the data bus 9. Tani CHo to CHi are
First, C8A4 is reset to address 0, and data is read from address 0 of C83.
■ アドレスレジスタC8Aの内容を+1歩進する。■ Increment the contents of address register C8A by +1.
■ 比較器7は、C83の、C8A4が指示するアドレ
ス、すなわち現在は最初の0番地、から読み出されたデ
ータと、SvPがデータバス9へ再び出力した対照用の
原データ、すなわち■で書込みに使用したデータとを比
較し、結果をチェック結果信号線11へ出力する。■ The comparator 7 writes the data read from the address specified by C8A4 of C83, which is currently the first address 0, and the original data for comparison that SvP outputs again to the data bus 9, that is, ■. The result is output to the check result signal line 11.
■ SvPは、C8A4の指示するアドレスのデータが
、エラーデータであるか否かを認識する。(2) SvP recognizes whether the data at the address specified by C8A4 is error data.
■ データが正常である場合、全データのチェックが完
了しているか否かを調べる。未了の場合、■へ戻シ、C
8の次の番地のデータをチェックする。他方、全データ
チェック済みの場合には、ローディング処理を正常終了
する。■ If the data is normal, check whether all data has been checked. If not completed, return to ■, C
Check the data at the address next to 8. On the other hand, if all data has been checked, the loading process ends normally.
■ ■でデータエラーが認識された場合、SVPは所定
のエラー処理を実行する。(2) If a data error is recognized in (2), the SVP executes predetermined error processing.
以上のようにして、同種の処理装置CHo = CHL
についてのローディングが終了すると、SVPは、次の
同種の処理装置のグループに対して、同様な処理を行な
い、以下同様にして全処理装置に対するローディングを
終了する。As described above, the same type of processing device CHo = CHL
When the loading for one processing device is completed, the SVP performs the same processing for the next group of processing devices of the same type, and thereafter finishes the loading for all processing devices in the same manner.
〔発明の効果]
本発明によれば、多数の処理装置を同種の装置にグルー
プ化し、各グループに対して同時的な口−ディングを実
行するため、従来方式に較べて大幅に処理時間の短縮を
図ることができる。[Effects of the Invention] According to the present invention, a large number of processing devices are grouped into the same type of device, and each group is processed simultaneously, so the processing time is significantly reduced compared to the conventional method. can be achieved.
第1図は本発明実施例の構成図、第2図はその動作例を
示すフロー図である。
図中、lはサービスプロセッサSVP、 2−0乃至2
−nはチャネル装置、3は制御記憶装置C,S、4はア
ドレスレジスタC8A、 5はモードレジスタ、6は
デコーダ、7は比較器、8はタイミング信号線、9はデ
ータバス、10−0乃至10−nはモード設定信号線、
11はチェック結果信号線を表わす。
特許出願人
富士通株式会社
代理人 弁理士FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 2 is a flow diagram showing an example of its operation. In the figure, l is a service processor SVP, 2-0 to 2
-n is a channel device, 3 is a control storage device C, S, 4 is an address register C8A, 5 is a mode register, 6 is a decoder, 7 is a comparator, 8 is a timing signal line, 9 is a data bus, 10-0 to 10-n is a mode setting signal line,
11 represents a check result signal line. Patent attorney representing patent applicant Fujitsu Limited
Claims (1)
する制御記憶装置と、マイクロプログラムのローディン
グを制御するモードレジスタとをそなえた複数の処理装
置を有し、システムの初期化時に、サービスプロセッサ
の制御によシ、マイクロプログラムを複数の処理装置の
制御記憶装置にローディングするデータ処理システムに
おいて、サービスプロセッサから処理装置の全てに対し
て共通のデータバスと共通のタイミング信号とを接続す
る手段と、サービスプロセッサから各処理装置のモード
レジスタにモードを設定する手段と、制御記憶装置の順
次のアドレスにデータを書き込む手段と、制御記憶装置
の順次のアドレスからデ〜りを読み出し、データのエラ
ーを検出する手段と、検出されたデータのエラーをサー
ビスプロセッサに通知する手段とをそなえ、サービスプ
ロセッサは、システム内の処理装置の種別毎に、同種の
処理装置のモードレジスタにモード設定を行ない、該同
種の処理装置に対して、上記共通のデータバスおよびタ
イミング信号にょル、同時に同一のマイクロプログラム
をローディングすることを特徴とするマイクロプログラ
ムロープインク制御方式。It has a plurality of processing units, each equipped with a control storage device that requires loading of a microprogram, and a mode register that controls loading of the microprogram, and when the system is initialized, a plurality of processing units are provided under control of the service processor. In a data processing system in which microprograms are loaded into the control storage devices of a plurality of processing units, a means for connecting a common data bus and a common timing signal from a service processor to all of the processing units, and a means for connecting a common data bus and a common timing signal from a service processor to each processing unit. means for setting a mode in a mode register of the device; means for writing data to sequential addresses in the control memory; means for reading data from sequential addresses in the control memory to detect errors in the data; The service processor sets the mode in the mode register of the same type of processing unit for each type of processing unit in the system, and sets the mode for the same type of processing unit. A microprogram rope ink control method characterized in that the same microprogram is loaded at the same time using the common data bus and timing signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21202982A JPS59103151A (en) | 1982-12-02 | 1982-12-02 | Loading control system of microprogram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21202982A JPS59103151A (en) | 1982-12-02 | 1982-12-02 | Loading control system of microprogram |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59103151A true JPS59103151A (en) | 1984-06-14 |
JPS6237412B2 JPS6237412B2 (en) | 1987-08-12 |
Family
ID=16615686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21202982A Granted JPS59103151A (en) | 1982-12-02 | 1982-12-02 | Loading control system of microprogram |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59103151A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0342755A (en) * | 1989-07-11 | 1991-02-22 | Mitsubishi Electric Corp | Data transfer method |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS522346A (en) * | 1975-06-24 | 1977-01-10 | Nec Corp | Terminal equipment program loading system |
JPS5430742A (en) * | 1977-08-11 | 1979-03-07 | Mitsubishi Electric Corp | Memory control system |
-
1982
- 1982-12-02 JP JP21202982A patent/JPS59103151A/en active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS522346A (en) * | 1975-06-24 | 1977-01-10 | Nec Corp | Terminal equipment program loading system |
JPS5430742A (en) * | 1977-08-11 | 1979-03-07 | Mitsubishi Electric Corp | Memory control system |
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JPH0342755A (en) * | 1989-07-11 | 1991-02-22 | Mitsubishi Electric Corp | Data transfer method |
Also Published As
Publication number | Publication date |
---|---|
JPS6237412B2 (en) | 1987-08-12 |
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