JPS59101876A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS59101876A JPS59101876A JP21173582A JP21173582A JPS59101876A JP S59101876 A JPS59101876 A JP S59101876A JP 21173582 A JP21173582 A JP 21173582A JP 21173582 A JP21173582 A JP 21173582A JP S59101876 A JPS59101876 A JP S59101876A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメタル・セミコンダクタ奈電界効果トランジス
タ(MES−PETと言う)に関し、くわしくは、ゲー
ト電極に対し、ソース側の電気抵抗をドレイン側に比較
し低減し、ゲート電極の実効的な長さを小さくL、MB
S−FET の動作特性を向上させたMBS−PET
およびその製造方法に関するものである。
タ(MES−PETと言う)に関し、くわしくは、ゲー
ト電極に対し、ソース側の電気抵抗をドレイン側に比較
し低減し、ゲート電極の実効的な長さを小さくL、MB
S−FET の動作特性を向上させたMBS−PET
およびその製造方法に関するものである。
近年、シリコン(8iと略す)の電気移動度の3〜5倍
の値をもつ砒化カリウム(GaAsと略す)を用いて高
周波MES−F’ETの開発が進められている0 この高周波ME8 @FITの特性をより向上させるた
めには、ソース抵抗をより低減し、ゲート・ドレイン容
量を低減し、ゲート電極長をより短くすることが望まし
い。本発明はこれらを実現するMBS・FETの構造と
その製造方法を提供するものであるO 以下に本発明の実施例を述べるにあたり、説明を簡単化
するために、電極をアルミニウム(AJ )。
の値をもつ砒化カリウム(GaAsと略す)を用いて高
周波MES−F’ETの開発が進められている0 この高周波ME8 @FITの特性をより向上させるた
めには、ソース抵抗をより低減し、ゲート・ドレイン容
量を低減し、ゲート電極長をより短くすることが望まし
い。本発明はこれらを実現するMBS・FETの構造と
その製造方法を提供するものであるO 以下に本発明の実施例を述べるにあたり、説明を簡単化
するために、電極をアルミニウム(AJ )。
導電型の半導体をnタイプのG a A sとして説明
するが本発明を限定するものではない。
するが本発明を限定するものではない。
第1図は従来から用いられているリセス構造ME8・F
ETを説明するための模式図である。
ETを説明するための模式図である。
同図Iこおいて半絶縁性GaAs(バッファ層)1の上
に設けられたn−タイプの低抵抗0aAs層2を一部エ
ッチング斜した溝(リセス)構造をしており、その溝の
ほぼ中央部にAllダート電極3が形成されている。
に設けられたn−タイプの低抵抗0aAs層2を一部エ
ッチング斜した溝(リセス)構造をしており、その溝の
ほぼ中央部にAllダート電極3が形成されている。
低抵抗G a A s層の表面に通常A u −G e
−N iからなるオーミックコンlタクト電極が形成
され一方をソース電極4とし、他方をドレイン電極とし
ている。ゲート電極が溝の中央部に形成される理由は、
従来のその形成方法に起因する。
−N iからなるオーミックコンlタクト電極が形成
され一方をソース電極4とし、他方をドレイン電極とし
ている。ゲート電極が溝の中央部に形成される理由は、
従来のその形成方法に起因する。
第2図(a)〜(d)を用いて従来の製造方法を説明す
る。
る。
半絶縁性GaAs部1の上に設けられたn−タイプの低
抵抗G a A s層2の上にCVD−8iO一層6と
レジスト層7を準備材として設ける(第2図(a) )
。
抵抗G a A s層2の上にCVD−8iO一層6と
レジスト層7を準備材として設ける(第2図(a) )
。
レジスト層7をまずパターニングし、それをマスクに5
ins層6をエツチングし、8102層6をマスクに低
抵抗G a A s層2をエツチングしリセス構造を作
る(第2図(b))。次薯こAl3を蒸着して、レジス
ト層7のパターンと反転したAlパターンを低抵抗G
a A s層2の溝の中に設ける(第2図(c) )。
ins層6をエツチングし、8102層6をマスクに低
抵抗G a A s層2をエツチングしリセス構造を作
る(第2図(b))。次薯こAl3を蒸着して、レジス
ト層7のパターンと反転したAlパターンを低抵抗G
a A s層2の溝の中に設ける(第2図(c) )。
次にレジスト層7を除去することにより、溝の中のAJ
パターンのみを残し、それをゲート配線とする(第2図
(d) ) 。
パターンのみを残し、それをゲート配線とする(第2図
(d) ) 。
このような従来のリセス構造GaAs −MES ”F
BT製造方法によると、溝を形成するためのレジストパ
ターンをゲート形成にそのまま利用している。
BT製造方法によると、溝を形成するためのレジストパ
ターンをゲート形成にそのまま利用している。
そのため、ゲート電極3(第2図(d))は必然的ζこ
溝の中央部になる0 このような方法が取られた理由として tzaターン重
ね合わせ精度が従来1μm程度であったためである。通
常溝の深さは0.4μm以下であり、その割り合いから
いうと、ゲート電極の位置が1μmの幅で定まらないと
、FITの特性が1才らつきすぎてしまい、溝とゲート
をセルフアライメント的に形成する必要があった0この
よう!2従来のリセス構造GaAs*ME8−FET製
造方法を利用し、ソース抵抗を減少させる方法がある。
溝の中央部になる0 このような方法が取られた理由として tzaターン重
ね合わせ精度が従来1μm程度であったためである。通
常溝の深さは0.4μm以下であり、その割り合いから
いうと、ゲート電極の位置が1μmの幅で定まらないと
、FITの特性が1才らつきすぎてしまい、溝とゲート
をセルフアライメント的に形成する必要があった0この
よう!2従来のリセス構造GaAs*ME8−FET製
造方法を利用し、ソース抵抗を減少させる方法がある。
それは第2図(C)のプロセスに於いて、Adを科目に
蒸着する方法である0 この場合は、若干AJゲートが溝の中央部力)らすらず
ことを再現性よくできるOしかし科目蒸着法も、ソース
・ドレインが交互に繰り返す櫛形構造のパワーGaAs
−MBS・FITには使用することが難しい。
蒸着する方法である0 この場合は、若干AJゲートが溝の中央部力)らすらず
ことを再現性よくできるOしかし科目蒸着法も、ソース
・ドレインが交互に繰り返す櫛形構造のパワーGaAs
−MBS・FITには使用することが難しい。
近年電子ビーム描画法など、サブミクロン7寸ターン形
成を可能にするばかりでなく、/イターン間重ね合わせ
精度が0.1μm〜0.2μm以下という方法が開発さ
れ、第2図に示したようなゲート・溝間のセルフアライ
メント方法を取らずにゲート電極を溝の中に形成するこ
とが可能になった。本発明は、そのようなサブミクロン
パターン形成と0.1μm程度のパターン重ね合わせを
可能にする技術を利用することにより初めて実現できた
ものであるO 第3図に本発明の典型的な一実施例であるGaAs・M
BS−PET構造を示す0第1図に示す従来構造と異な
るところは、n−タイプの低抵抗GaAs層2の表面に
形成された溝の一方の側面にゲート電極3の1部が接し
ていることであ、るOゲート電極3が接している溝の側
面側のオーミックコンタクト電極をソース電極4とし、
他方をドレイン電極54Cする。n−タイプの低抵抗G
a A s層2を掘り込んだ結果、ソースとドレイン
電極間の抵抗は溝の部分で著しく高くなっており、主な
ソースとドレイン電極間抵抗は溝の部分で支配されてい
る0第3図のようにゲート電極3が清の一方lこ偏在さ
せるとゲートとソース゛准極間の抵抗はゲートとドレイ
ン電極間の抵抗と比較し極めて小さくすることが可能に
なる。本発明の特徴は、上述のようにゲートとソース電
極間の抵抗を低減できるばかりでなく、ゲー1− ’Q
電極長実効的な長さを低減することができる。
成を可能にするばかりでなく、/イターン間重ね合わせ
精度が0.1μm〜0.2μm以下という方法が開発さ
れ、第2図に示したようなゲート・溝間のセルフアライ
メント方法を取らずにゲート電極を溝の中に形成するこ
とが可能になった。本発明は、そのようなサブミクロン
パターン形成と0.1μm程度のパターン重ね合わせを
可能にする技術を利用することにより初めて実現できた
ものであるO 第3図に本発明の典型的な一実施例であるGaAs・M
BS−PET構造を示す0第1図に示す従来構造と異な
るところは、n−タイプの低抵抗GaAs層2の表面に
形成された溝の一方の側面にゲート電極3の1部が接し
ていることであ、るOゲート電極3が接している溝の側
面側のオーミックコンタクト電極をソース電極4とし、
他方をドレイン電極54Cする。n−タイプの低抵抗G
a A s層2を掘り込んだ結果、ソースとドレイン
電極間の抵抗は溝の部分で著しく高くなっており、主な
ソースとドレイン電極間抵抗は溝の部分で支配されてい
る0第3図のようにゲート電極3が清の一方lこ偏在さ
せるとゲートとソース゛准極間の抵抗はゲートとドレイ
ン電極間の抵抗と比較し極めて小さくすることが可能に
なる。本発明の特徴は、上述のようにゲートとソース電
極間の抵抗を低減できるばかりでなく、ゲー1− ’Q
電極長実効的な長さを低減することができる。
第4図は従来のリセス構造の場合(第4図(a))と本
発明のリセス構造の場合(第4区(b))の場合のドレ
イン電極5からソース電極4へ電流が流れている動作状
態を比較のために示した概念図であるOn−タイプ低抵
抗GaAs層2のキャリヤに対するソースとドレイン電
極間の電気抵抗はゲート電極3の下にできるテイプリー
シ璽ン領域8によってコントロールすることができる。
発明のリセス構造の場合(第4区(b))の場合のドレ
イン電極5からソース電極4へ電流が流れている動作状
態を比較のために示した概念図であるOn−タイプ低抵
抗GaAs層2のキャリヤに対するソースとドレイン電
極間の電気抵抗はゲート電極3の下にできるテイプリー
シ璽ン領域8によってコントロールすることができる。
ソース電極電位に対しドレイン電極電位の方を高くした
場合、ゲート電極下のディグリーシaン領域の拡がりの
形状は、ドレイン側の方が大きくなる0 デイブリーシ璽ン領域8の大きさは、n−タイプG a
A s層2のキャリヤ濃度と厚さに依存する0ゲート
電極3にかかる電圧により、デイプリーシ璽ン領域8の
範囲を制御することができ、ソースとドレイン電極間を
流れる電流を制御することができる。よく知られている
ように、ゲート電圧量 (ソース電極電に対するゲート電極電圧)の変化分に対
するドレイン電流(ソースとドレイン間に流れる電流)
の変化分の割合いの大きさは、相互コンダクタンスfm
と云われ、その値が大きいほどよいMES−FBTにな
る。n−タイプ低抵抗層2の溝部の厚さは通常ゲート電
極3の幅よりも十分に小さい。ゲート電極3の下のデイ
プリーシ冒ン領域8の大きさの変化分は、ゲート電圧に
依存しその変化分のゲート電極長に対する割り合いは当
然、ゲート電極長が短いほど大きい。これはfmはゲー
ト電極長が小さいほど大きいことζこ対応している。
場合、ゲート電極下のディグリーシaン領域の拡がりの
形状は、ドレイン側の方が大きくなる0 デイブリーシ璽ン領域8の大きさは、n−タイプG a
A s層2のキャリヤ濃度と厚さに依存する0ゲート
電極3にかかる電圧により、デイプリーシ璽ン領域8の
範囲を制御することができ、ソースとドレイン電極間を
流れる電流を制御することができる。よく知られている
ように、ゲート電圧量 (ソース電極電に対するゲート電極電圧)の変化分に対
するドレイン電流(ソースとドレイン間に流れる電流)
の変化分の割合いの大きさは、相互コンダクタンスfm
と云われ、その値が大きいほどよいMES−FBTにな
る。n−タイプ低抵抗層2の溝部の厚さは通常ゲート電
極3の幅よりも十分に小さい。ゲート電極3の下のデイ
プリーシ冒ン領域8の大きさの変化分は、ゲート電圧に
依存しその変化分のゲート電極長に対する割り合いは当
然、ゲート電極長が短いほど大きい。これはfmはゲー
ト電極長が小さいほど大きいことζこ対応している。
このような観点で本発明の構造の実施例である第4図(
b)の特徴を述べるOゲート電極3の下のディプリーシ
rン領域8の形状に於いて、n−タイプ低抵抗層2を遮
る実効的なゲート電極は、溝の側面にかかる部分かある
第4図(b)の場合、短い長さになる。ゲート電極3の
界面からn−タイプ低抵抗層2へ伸ひる距離は、第4図
(a)と第4図(b)とで近似的に同じであるため、牛
犯縁性Ga人8部1の界面とディプリーン5ン頚城8と
が近簑する領域の長さは、第4図(b)の方が短くなる
からである。
b)の特徴を述べるOゲート電極3の下のディプリーシ
rン領域8の形状に於いて、n−タイプ低抵抗層2を遮
る実効的なゲート電極は、溝の側面にかかる部分かある
第4図(b)の場合、短い長さになる。ゲート電極3の
界面からn−タイプ低抵抗層2へ伸ひる距離は、第4図
(a)と第4図(b)とで近似的に同じであるため、牛
犯縁性Ga人8部1の界面とディプリーン5ン頚城8と
が近簑する領域の長さは、第4図(b)の方が短くなる
からである。
すなわち、第4図(a))と第4図(b)で、ゲート電
極3の位置のみが異なるにもかかわらす、本発明の第4
図(b)の方が1□を大きくすることができる0才だ、
ゲート・ドレイン容量を第4図(a)と第4図(b)と
で比較した場合には、ゲート電極3とドレイン電極5の
距離の長い第4図(b)の本発明の方がより小さいこと
は明らかであ−る。
極3の位置のみが異なるにもかかわらす、本発明の第4
図(b)の方が1□を大きくすることができる0才だ、
ゲート・ドレイン容量を第4図(a)と第4図(b)と
で比較した場合には、ゲート電極3とドレイン電極5の
距離の長い第4図(b)の本発明の方がより小さいこと
は明らかであ−る。
次に本発明の製造方法について第5図(a1〜(h)を
用いて説明する。第5図(a)は、牛絶縁性GaAs(
バッファ層)1の上にn−タイプ低抵抗G a A s
層2を設け、その上にCVD S i O宜層lOとレ
ジスト層11を設けた準備材を示しである。次にレジス
ト層11をパタでン形成し、それをマスクにCVD5
i Q を層10と 低抵抗層2を順次エツチングする
(第5図(b))。次に低抵抗層2に設けた溝の深さよ
りも薄< CVD SiO雪層12を設ける(第5図(
c) )。
用いて説明する。第5図(a)は、牛絶縁性GaAs(
バッファ層)1の上にn−タイプ低抵抗G a A s
層2を設け、その上にCVD S i O宜層lOとレ
ジスト層11を設けた準備材を示しである。次にレジス
ト層11をパタでン形成し、それをマスクにCVD5
i Q を層10と 低抵抗層2を順次エツチングする
(第5図(b))。次に低抵抗層2に設けた溝の深さよ
りも薄< CVD SiO雪層12を設ける(第5図(
c) )。
次に溝を平坦化する目的で厚い樹脂(例えばシグレー社
製ホトレジストAz−1350J)13を塗布し次に薄
いCVD5iO意層(例えば1000A&1j)を設は
次にレジスト層15を設ける(第5図(d))。
製ホトレジストAz−1350J)13を塗布し次に薄
いCVD5iO意層(例えば1000A&1j)を設は
次にレジスト層15を設ける(第5図(d))。
厚い樹脂層を含め、その上の構造は、いわゆる3層レジ
スト構造になっている。次にG a A sの溝の側面
部分にかかり、レジスト層15をパターニングし、その
レジストパターンをマスクに例えばCF aガスを含ん
だ反応性スパッタエツチングでCVD・8 i 0 箕
f!li5をエツチングし、次いでO寛を主成分ガスと
するプラズマで厚い樹脂層13をエツチングする。この
時(] a A s表面はCVD S i Os M
12で覆われているので、0寓プラズマによってG a
A s表面がダメイジを受けることはない0厚い樹脂
層13はオーバアエッチし、CVD S i Ox層1
4の開口部よりも大きめにエツチングする(第5図(e
))。
スト構造になっている。次にG a A sの溝の側面
部分にかかり、レジスト層15をパターニングし、その
レジストパターンをマスクに例えばCF aガスを含ん
だ反応性スパッタエツチングでCVD・8 i 0 箕
f!li5をエツチングし、次いでO寛を主成分ガスと
するプラズマで厚い樹脂層13をエツチングする。この
時(] a A s表面はCVD S i Os M
12で覆われているので、0寓プラズマによってG a
A s表面がダメイジを受けることはない0厚い樹脂
層13はオーバアエッチし、CVD S i Ox層1
4の開口部よりも大きめにエツチングする(第5図(e
))。
次にCVD5iO皇層12をウーットエッチングし、n
−タイプ低抵抗G a A s部2の表面を露出させる
0この時も、CvD−8io!層12は、 厚い樹脂
層肋の開口部の大きさと同じか若干大きめにする(第5
因(f))。
−タイプ低抵抗G a A s部2の表面を露出させる
0この時も、CvD−8io!層12は、 厚い樹脂
層肋の開口部の大きさと同じか若干大きめにする(第5
因(f))。
次にAJを抵抗加熱蒸鳥により、上部から方向性蒸着し
、n”t−タイプ低抵抗GaAsの溝部表面にAj16
をパターン形成する(第5図(メ)。次に厚い樹脂層I
3を剥離し、その樹脂層を含んだ上部層を除去する(第
5図(h))。第5図(h)は本発明の特許請求の範囲
第1項の構造を満足するものである。
、n”t−タイプ低抵抗GaAsの溝部表面にAj16
をパターン形成する(第5図(メ)。次に厚い樹脂層I
3を剥離し、その樹脂層を含んだ上部層を除去する(第
5図(h))。第5図(h)は本発明の特許請求の範囲
第1項の構造を満足するものである。
本発明の詳細な説明中で特定の物質、例えばCVD−8
in、やA1等を用いてきたが、これは説明の便宜のた
めであり、例えばCVD−8i、N4 やT i −A
1等でもよい。
in、やA1等を用いてきたが、これは説明の便宜のた
めであり、例えばCVD−8i、N4 やT i −A
1等でもよい。
第1図は従来構造を説明するための模式図、第2図(a
’)〜(d)は従来の製造方法を説明するための図、第
3図は本発明の一実施例を示す構造断面図、第4図(a
) 、 (b)は従来構造と本発明構造の特徴の相違を
説明するための図、第5図(a)〜01)は本発明の製
造方法ト説明するための図である。 図において、 1・・−・・・・・・半絶縁性GaAs(バッファ層)
、2・・・−・−・−”n−タイプ低抵抗Ga人3層、
3・・・・・・・・・htゲート電極、4・・・・・・
・・・ソース電極、 5・−・・・・・−・ドレインを極、 6tlO*12e14 ””・−CVD’SiO露、
7.11.15 ・・・・−・・−・レジスト層、8−
・・・・・・−・ディプリーシーン領域、13・・・・
・・・・・厚い樹脂層。 第1図 第Z回 第3厨 (α) とb) 第4図 第!; 図 第5図
’)〜(d)は従来の製造方法を説明するための図、第
3図は本発明の一実施例を示す構造断面図、第4図(a
) 、 (b)は従来構造と本発明構造の特徴の相違を
説明するための図、第5図(a)〜01)は本発明の製
造方法ト説明するための図である。 図において、 1・・−・・・・・・半絶縁性GaAs(バッファ層)
、2・・・−・−・−”n−タイプ低抵抗Ga人3層、
3・・・・・・・・・htゲート電極、4・・・・・・
・・・ソース電極、 5・−・・・・・−・ドレインを極、 6tlO*12e14 ””・−CVD’SiO露、
7.11.15 ・・・・−・・−・レジスト層、8−
・・・・・・−・ディプリーシーン領域、13・・・・
・・・・・厚い樹脂層。 第1図 第Z回 第3厨 (α) とb) 第4図 第!; 図 第5図
Claims (1)
- 【特許請求の範囲】 L 基板上の導電型の半導体からなる能動層を表面から
掘り込み、その溝の中にゲート電極を形成するリセス構
造MBSFET(メタルセミコンダクタ電界効果トラン
ジスタ)に於いて、該能動層表面を掘り込んだ該溝の側
面にあたる、該表面に対し勾配をもった部分の片方に該
ダート電極の一部分又は全部が接する構造であることを
特徴とする半導体装置。 λ 基板上の導電型の半導体からなる能動層を表面から
掘り込ろ、その溝の中の任意の位置にゲート電極を形成
するにあたり、該溝の表面に溝の深さよりも薄い第1層
月の5ins+5iaNa又はそれら元素を含む電気絶
縁層を設け、次いで溝の深さよりも厚い樹脂層を設けて
表面を平坦化し、次いで第2層目のS ion r S
i s Naスはそれら元素を含む電気絶縁層を設け、
次いで該第2層目の電気絶縁層の上に感光性又は感荷電
粒子線性レジストをパターン形成し、そのレジストパタ
ーンをマスクにし、該第2層目の電気絶縁層、該厚い樹
脂層及び該第2層目の電気絶縁層を順次エツチング除去
し、該能動層表面に設けられた溝の底部又は側面部又は
その両方を露出させ、該レジ、′ストパターンと反転し
たゲート電極パターンをリフト・オフ法で形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21173582A JPS59101876A (ja) | 1982-12-02 | 1982-12-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21173582A JPS59101876A (ja) | 1982-12-02 | 1982-12-02 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59101876A true JPS59101876A (ja) | 1984-06-12 |
Family
ID=16610716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21173582A Pending JPS59101876A (ja) | 1982-12-02 | 1982-12-02 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59101876A (ja) |
-
1982
- 1982-12-02 JP JP21173582A patent/JPS59101876A/ja active Pending
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