JPS59101876A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメタル・セミコンダクタ奈電界効果トランジス
タ（ＭＥＳ−ＰＥＴと言う）に関し、くわしくは、ゲー
ト電極に対し、ソース側の電気抵抗をドレイン側に比較
し低減し、ゲート電極の実効的な長さを小さくＬ、ＭＢ
Ｓ−ＦＥＴ の動作特性を向上させたＭＢＳ−ＰＥＴ
およびその製造方法に関するものである。
タ（ＭＥＳ−ＰＥＴと言う）に関し、くわしくは、ゲー
ト電極に対し、ソース側の電気抵抗をドレイン側に比較
し低減し、ゲート電極の実効的な長さを小さくＬ、ＭＢ
Ｓ−ＦＥＴ の動作特性を向上させたＭＢＳ−ＰＥＴ
およびその製造方法に関するものである。
近年、シリコン（８ｉと略す）の電気移動度の３〜５倍
の値をもつ砒化カリウム（ＧａＡｓと略す）を用いて高
周波ＭＥＳ−Ｆ’ＥＴの開発が進められている０ この高周波ＭＥ８ ＠ＦＩＴの特性をより向上させるた
めには、ソース抵抗をより低減し、ゲート・ドレイン容
量を低減し、ゲート電極長をより短くすることが望まし
い。本発明はこれらを実現するＭＢＳ・ＦＥＴの構造と
その製造方法を提供するものであるＯ 以下に本発明の実施例を述べるにあたり、説明を簡単化
するために、電極をアルミニウム（ＡＪ ）。
の値をもつ砒化カリウム（ＧａＡｓと略す）を用いて高
周波ＭＥＳ−Ｆ’ＥＴの開発が進められている０ この高周波ＭＥ８ ＠ＦＩＴの特性をより向上させるた
めには、ソース抵抗をより低減し、ゲート・ドレイン容
量を低減し、ゲート電極長をより短くすることが望まし
い。本発明はこれらを実現するＭＢＳ・ＦＥＴの構造と
その製造方法を提供するものであるＯ 以下に本発明の実施例を述べるにあたり、説明を簡単化
するために、電極をアルミニウム（ＡＪ ）。
導電型の半導体をｎタイプのＧ ａ Ａ ｓとして説明
するが本発明を限定するものではない。
するが本発明を限定するものではない。
第１図は従来から用いられているリセス構造ＭＥ８・Ｆ
ＥＴを説明するための模式図である。
ＥＴを説明するための模式図である。
同図Ｉこおいて半絶縁性ＧａＡｓ（バッファ層）１の上
に設けられたｎ−タイプの低抵抗０ａＡｓ層２を一部エ
ッチング斜した溝（リセス）構造をしており、その溝の
ほぼ中央部にＡｌｌダート電極３が形成されている。
に設けられたｎ−タイプの低抵抗０ａＡｓ層２を一部エ
ッチング斜した溝（リセス）構造をしており、その溝の
ほぼ中央部にＡｌｌダート電極３が形成されている。
低抵抗Ｇ ａ Ａ ｓ層の表面に通常Ａ ｕ −Ｇ ｅ
−Ｎ ｉからなるオーミックコンｌタクト電極が形成
され一方をソース電極４とし、他方をドレイン電極とし
ている。ゲート電極が溝の中央部に形成される理由は、
従来のその形成方法に起因する。
−Ｎ ｉからなるオーミックコンｌタクト電極が形成
され一方をソース電極４とし、他方をドレイン電極とし
ている。ゲート電極が溝の中央部に形成される理由は、
従来のその形成方法に起因する。
第２図（ａ）〜（ｄ）を用いて従来の製造方法を説明す
る。
る。
半絶縁性ＧａＡｓ部１の上に設けられたｎ−タイプの低
抵抗Ｇ ａ Ａ ｓ層２の上にＣＶＤ−８ｉＯ一層６と
レジスト層７を準備材として設ける（第２図（ａ） ）
。
抵抗Ｇ ａ Ａ ｓ層２の上にＣＶＤ−８ｉＯ一層６と
レジスト層７を準備材として設ける（第２図（ａ） ）
。
レジスト層７をまずパターニングし、それをマスクに５
ｉｎｓ層６をエツチングし、８１０２層６をマスクに低
抵抗Ｇ ａ Ａ ｓ層２をエツチングしリセス構造を作
る（第２図（ｂ））。次薯こＡｌ３を蒸着して、レジス
ト層７のパターンと反転したＡｌパターンを低抵抗Ｇ
ａ Ａ ｓ層２の溝の中に設ける（第２図（ｃ） ）。
ｉｎｓ層６をエツチングし、８１０２層６をマスクに低
抵抗Ｇ ａ Ａ ｓ層２をエツチングしリセス構造を作
る（第２図（ｂ））。次薯こＡｌ３を蒸着して、レジス
ト層７のパターンと反転したＡｌパターンを低抵抗Ｇ
ａ Ａ ｓ層２の溝の中に設ける（第２図（ｃ） ）。
次にレジスト層７を除去することにより、溝の中のＡＪ
パターンのみを残し、それをゲート配線とする（第２図
（ｄ） ） 。
パターンのみを残し、それをゲート配線とする（第２図
（ｄ） ） 。
このような従来のリセス構造ＧａＡｓ −ＭＥＳ ”Ｆ
ＢＴ製造方法によると、溝を形成するためのレジストパ
ターンをゲート形成にそのまま利用している。
ＢＴ製造方法によると、溝を形成するためのレジストパ
ターンをゲート形成にそのまま利用している。
そのため、ゲート電極３（第２図（ｄ））は必然的ζこ
溝の中央部になる０ このような方法が取られた理由として ｔｚａターン重
ね合わせ精度が従来１μｍ程度であったためである。通
常溝の深さは０．４μｍ以下であり、その割り合いから
いうと、ゲート電極の位置が１μｍの幅で定まらないと
、ＦＩＴの特性が１才らつきすぎてしまい、溝とゲート
をセルフアライメント的に形成する必要があった０この
よう！２従来のリセス構造ＧａＡｓ＊ＭＥ８−ＦＥＴ製
造方法を利用し、ソース抵抗を減少させる方法がある。
溝の中央部になる０ このような方法が取られた理由として ｔｚａターン重
ね合わせ精度が従来１μｍ程度であったためである。通
常溝の深さは０．４μｍ以下であり、その割り合いから
いうと、ゲート電極の位置が１μｍの幅で定まらないと
、ＦＩＴの特性が１才らつきすぎてしまい、溝とゲート
をセルフアライメント的に形成する必要があった０この
よう！２従来のリセス構造ＧａＡｓ＊ＭＥ８−ＦＥＴ製
造方法を利用し、ソース抵抗を減少させる方法がある。
それは第２図（Ｃ）のプロセスに於いて、Ａｄを科目に
蒸着する方法である０ この場合は、若干ＡＪゲートが溝の中央部力）らすらず
ことを再現性よくできるＯしかし科目蒸着法も、ソース
・ドレインが交互に繰り返す櫛形構造のパワーＧａＡｓ
−ＭＢＳ・ＦＩＴには使用することが難しい。
蒸着する方法である０ この場合は、若干ＡＪゲートが溝の中央部力）らすらず
ことを再現性よくできるＯしかし科目蒸着法も、ソース
・ドレインが交互に繰り返す櫛形構造のパワーＧａＡｓ
−ＭＢＳ・ＦＩＴには使用することが難しい。
近年電子ビーム描画法など、サブミクロン７寸ターン形
成を可能にするばかりでなく、／イターン間重ね合わせ
精度が０．１μｍ〜０．２μｍ以下という方法が開発さ
れ、第２図に示したようなゲート・溝間のセルフアライ
メント方法を取らずにゲート電極を溝の中に形成するこ
とが可能になった。本発明は、そのようなサブミクロン
パターン形成と０．１μｍ程度のパターン重ね合わせを
可能にする技術を利用することにより初めて実現できた
ものであるＯ 第３図に本発明の典型的な一実施例であるＧａＡｓ・Ｍ
ＢＳ−ＰＥＴ構造を示す０第１図に示す従来構造と異な
るところは、ｎ−タイプの低抵抗ＧａＡｓ層２の表面に
形成された溝の一方の側面にゲート電極３の１部が接し
ていることであ、るＯゲート電極３が接している溝の側
面側のオーミックコンタクト電極をソース電極４とし、
他方をドレイン電極５４Ｃする。ｎ−タイプの低抵抗Ｇ
ａ Ａ ｓ層２を掘り込んだ結果、ソースとドレイン
電極間の抵抗は溝の部分で著しく高くなっており、主な
ソースとドレイン電極間抵抗は溝の部分で支配されてい
る０第３図のようにゲート電極３が清の一方ｌこ偏在さ
せるとゲートとソース゛准極間の抵抗はゲートとドレイ
ン電極間の抵抗と比較し極めて小さくすることが可能に
なる。本発明の特徴は、上述のようにゲートとソース電
極間の抵抗を低減できるばかりでなく、ゲー１− ’Ｑ
電極長実効的な長さを低減することができる。
成を可能にするばかりでなく、／イターン間重ね合わせ
精度が０．１μｍ〜０．２μｍ以下という方法が開発さ
れ、第２図に示したようなゲート・溝間のセルフアライ
メント方法を取らずにゲート電極を溝の中に形成するこ
とが可能になった。本発明は、そのようなサブミクロン
パターン形成と０．１μｍ程度のパターン重ね合わせを
可能にする技術を利用することにより初めて実現できた
ものであるＯ 第３図に本発明の典型的な一実施例であるＧａＡｓ・Ｍ
ＢＳ−ＰＥＴ構造を示す０第１図に示す従来構造と異な
るところは、ｎ−タイプの低抵抗ＧａＡｓ層２の表面に
形成された溝の一方の側面にゲート電極３の１部が接し
ていることであ、るＯゲート電極３が接している溝の側
面側のオーミックコンタクト電極をソース電極４とし、
他方をドレイン電極５４Ｃする。ｎ−タイプの低抵抗Ｇ
ａ Ａ ｓ層２を掘り込んだ結果、ソースとドレイン
電極間の抵抗は溝の部分で著しく高くなっており、主な
ソースとドレイン電極間抵抗は溝の部分で支配されてい
る０第３図のようにゲート電極３が清の一方ｌこ偏在さ
せるとゲートとソース゛准極間の抵抗はゲートとドレイ
ン電極間の抵抗と比較し極めて小さくすることが可能に
なる。本発明の特徴は、上述のようにゲートとソース電
極間の抵抗を低減できるばかりでなく、ゲー１− ’Ｑ
電極長実効的な長さを低減することができる。
第４図は従来のリセス構造の場合（第４図（ａ））と本
発明のリセス構造の場合（第４区（ｂ））の場合のドレ
イン電極５からソース電極４へ電流が流れている動作状
態を比較のために示した概念図であるＯｎ−タイプ低抵
抗ＧａＡｓ層２のキャリヤに対するソースとドレイン電
極間の電気抵抗はゲート電極３の下にできるテイプリー
シ璽ン領域８によってコントロールすることができる。
発明のリセス構造の場合（第４区（ｂ））の場合のドレ
イン電極５からソース電極４へ電流が流れている動作状
態を比較のために示した概念図であるＯｎ−タイプ低抵
抗ＧａＡｓ層２のキャリヤに対するソースとドレイン電
極間の電気抵抗はゲート電極３の下にできるテイプリー
シ璽ン領域８によってコントロールすることができる。
ソース電極電位に対しドレイン電極電位の方を高くした
場合、ゲート電極下のディグリーシａン領域の拡がりの
形状は、ドレイン側の方が大きくなる０ デイブリーシ璽ン領域８の大きさは、ｎ−タイプＧ ａ
Ａ ｓ層２のキャリヤ濃度と厚さに依存する０ゲート
電極３にかかる電圧により、デイプリーシ璽ン領域８の
範囲を制御することができ、ソースとドレイン電極間を
流れる電流を制御することができる。よく知られている
ように、ゲート電圧量 （ソース電極電に対するゲート電極電圧）の変化分に対
するドレイン電流（ソースとドレイン間に流れる電流）
の変化分の割合いの大きさは、相互コンダクタンスｆｍ
と云われ、その値が大きいほどよいＭＥＳ−ＦＢＴにな
る。ｎ−タイプ低抵抗層２の溝部の厚さは通常ゲート電
極３の幅よりも十分に小さい。ゲート電極３の下のデイ
プリーシ冒ン領域８の大きさの変化分は、ゲート電圧に
依存しその変化分のゲート電極長に対する割り合いは当
然、ゲート電極長が短いほど大きい。これはｆｍはゲー
ト電極長が小さいほど大きいことζこ対応している。
場合、ゲート電極下のディグリーシａン領域の拡がりの
形状は、ドレイン側の方が大きくなる０ デイブリーシ璽ン領域８の大きさは、ｎ−タイプＧ ａ
Ａ ｓ層２のキャリヤ濃度と厚さに依存する０ゲート
電極３にかかる電圧により、デイプリーシ璽ン領域８の
範囲を制御することができ、ソースとドレイン電極間を
流れる電流を制御することができる。よく知られている
ように、ゲート電圧量 （ソース電極電に対するゲート電極電圧）の変化分に対
するドレイン電流（ソースとドレイン間に流れる電流）
の変化分の割合いの大きさは、相互コンダクタンスｆｍ
と云われ、その値が大きいほどよいＭＥＳ−ＦＢＴにな
る。ｎ−タイプ低抵抗層２の溝部の厚さは通常ゲート電
極３の幅よりも十分に小さい。ゲート電極３の下のデイ
プリーシ冒ン領域８の大きさの変化分は、ゲート電圧に
依存しその変化分のゲート電極長に対する割り合いは当
然、ゲート電極長が短いほど大きい。これはｆｍはゲー
ト電極長が小さいほど大きいことζこ対応している。
このような観点で本発明の構造の実施例である第４図（
ｂ）の特徴を述べるＯゲート電極３の下のディプリーシ
ｒン領域８の形状に於いて、ｎ−タイプ低抵抗層２を遮
る実効的なゲート電極は、溝の側面にかかる部分かある
第４図（ｂ）の場合、短い長さになる。ゲート電極３の
界面からｎ−タイプ低抵抗層２へ伸ひる距離は、第４図
（ａ）と第４図（ｂ）とで近似的に同じであるため、牛
犯縁性Ｇａ人８部１の界面とディプリーン５ン頚城８と
が近簑する領域の長さは、第４図（ｂ）の方が短くなる
からである。
ｂ）の特徴を述べるＯゲート電極３の下のディプリーシ
ｒン領域８の形状に於いて、ｎ−タイプ低抵抗層２を遮
る実効的なゲート電極は、溝の側面にかかる部分かある
第４図（ｂ）の場合、短い長さになる。ゲート電極３の
界面からｎ−タイプ低抵抗層２へ伸ひる距離は、第４図
（ａ）と第４図（ｂ）とで近似的に同じであるため、牛
犯縁性Ｇａ人８部１の界面とディプリーン５ン頚城８と
が近簑する領域の長さは、第４図（ｂ）の方が短くなる
からである。
すなわち、第４図（ａ））と第４図（ｂ）で、ゲート電
極３の位置のみが異なるにもかかわらす、本発明の第４
図（ｂ）の方が１□を大きくすることができる０才だ、
ゲート・ドレイン容量を第４図（ａ）と第４図（ｂ）と
で比較した場合には、ゲート電極３とドレイン電極５の
距離の長い第４図（ｂ）の本発明の方がより小さいこと
は明らかであ−る。
極３の位置のみが異なるにもかかわらす、本発明の第４
図（ｂ）の方が１□を大きくすることができる０才だ、
ゲート・ドレイン容量を第４図（ａ）と第４図（ｂ）と
で比較した場合には、ゲート電極３とドレイン電極５の
距離の長い第４図（ｂ）の本発明の方がより小さいこと
は明らかであ−る。
次に本発明の製造方法について第５図（ａ１〜（ｈ）を
用いて説明する。第５図（ａ）は、牛絶縁性ＧａＡｓ（
バッファ層）１の上にｎ−タイプ低抵抗Ｇ ａ Ａ ｓ
層２を設け、その上にＣＶＤ Ｓ ｉ Ｏ宜層ｌＯとレ
ジスト層１１を設けた準備材を示しである。次にレジス
ト層１１をパタでン形成し、それをマスクにＣＶＤ５
ｉ Ｑ を層１０と 低抵抗層２を順次エツチングする
（第５図（ｂ））。次に低抵抗層２に設けた溝の深さよ
りも薄＜ ＣＶＤ ＳｉＯ雪層１２を設ける（第５図（
ｃ） ）。
用いて説明する。第５図（ａ）は、牛絶縁性ＧａＡｓ（
バッファ層）１の上にｎ−タイプ低抵抗Ｇ ａ Ａ ｓ
層２を設け、その上にＣＶＤ Ｓ ｉ Ｏ宜層ｌＯとレ
ジスト層１１を設けた準備材を示しである。次にレジス
ト層１１をパタでン形成し、それをマスクにＣＶＤ５
ｉ Ｑ を層１０と 低抵抗層２を順次エツチングする
（第５図（ｂ））。次に低抵抗層２に設けた溝の深さよ
りも薄＜ ＣＶＤ ＳｉＯ雪層１２を設ける（第５図（
ｃ） ）。
次に溝を平坦化する目的で厚い樹脂（例えばシグレー社
製ホトレジストＡｚ−１３５０Ｊ）１３を塗布し次に薄
いＣＶＤ５ｉＯ意層（例えば１０００Ａ＆１ｊ）を設は
次にレジスト層１５を設ける（第５図（ｄ））。
製ホトレジストＡｚ−１３５０Ｊ）１３を塗布し次に薄
いＣＶＤ５ｉＯ意層（例えば１０００Ａ＆１ｊ）を設は
次にレジスト層１５を設ける（第５図（ｄ））。
厚い樹脂層を含め、その上の構造は、いわゆる３層レジ
スト構造になっている。次にＧ ａ Ａ ｓの溝の側面
部分にかかり、レジスト層１５をパターニングし、その
レジストパターンをマスクに例えばＣＦ ａガスを含ん
だ反応性スパッタエツチングでＣＶＤ・８ ｉ ０ 箕
ｆ！ｌｉ５をエツチングし、次いでＯ寛を主成分ガスと
するプラズマで厚い樹脂層１３をエツチングする。この
時（］ ａ Ａ ｓ表面はＣＶＤ Ｓ ｉ Ｏｓ Ｍ
１２で覆われているので、０寓プラズマによってＧ ａ
Ａ ｓ表面がダメイジを受けることはない０厚い樹脂
層１３はオーバアエッチし、ＣＶＤ Ｓ ｉ Ｏｘ層１
４の開口部よりも大きめにエツチングする（第５図（ｅ
））。
スト構造になっている。次にＧ ａ Ａ ｓの溝の側面
部分にかかり、レジスト層１５をパターニングし、その
レジストパターンをマスクに例えばＣＦ ａガスを含ん
だ反応性スパッタエツチングでＣＶＤ・８ ｉ ０ 箕
ｆ！ｌｉ５をエツチングし、次いでＯ寛を主成分ガスと
するプラズマで厚い樹脂層１３をエツチングする。この
時（］ ａ Ａ ｓ表面はＣＶＤ Ｓ ｉ Ｏｓ Ｍ
１２で覆われているので、０寓プラズマによってＧ ａ
Ａ ｓ表面がダメイジを受けることはない０厚い樹脂
層１３はオーバアエッチし、ＣＶＤ Ｓ ｉ Ｏｘ層１
４の開口部よりも大きめにエツチングする（第５図（ｅ
））。
次にＣＶＤ５ｉＯ皇層１２をウーットエッチングし、ｎ
−タイプ低抵抗Ｇ ａ Ａ ｓ部２の表面を露出させる
０この時も、ＣｖＤ−８ｉｏ！層１２は、 厚い樹脂
層肋の開口部の大きさと同じか若干大きめにする（第５
因（ｆ））。
−タイプ低抵抗Ｇ ａ Ａ ｓ部２の表面を露出させる
０この時も、ＣｖＤ−８ｉｏ！層１２は、 厚い樹脂
層肋の開口部の大きさと同じか若干大きめにする（第５
因（ｆ））。
次にＡＪを抵抗加熱蒸鳥により、上部から方向性蒸着し
、ｎ”ｔ−タイプ低抵抗ＧａＡｓの溝部表面にＡｊ１６
をパターン形成する（第５図（メ）。次に厚い樹脂層Ｉ
３を剥離し、その樹脂層を含んだ上部層を除去する（第
５図（ｈ））。第５図（ｈ）は本発明の特許請求の範囲
第１項の構造を満足するものである。
、ｎ”ｔ−タイプ低抵抗ＧａＡｓの溝部表面にＡｊ１６
をパターン形成する（第５図（メ）。次に厚い樹脂層Ｉ
３を剥離し、その樹脂層を含んだ上部層を除去する（第
５図（ｈ））。第５図（ｈ）は本発明の特許請求の範囲
第１項の構造を満足するものである。
本発明の詳細な説明中で特定の物質、例えばＣＶＤ−８
ｉｎ、やＡ１等を用いてきたが、これは説明の便宜のた
めであり、例えばＣＶＤ−８ｉ、Ｎ４ やＴ ｉ −Ａ
１等でもよい。
ｉｎ、やＡ１等を用いてきたが、これは説明の便宜のた
めであり、例えばＣＶＤ−８ｉ、Ｎ４ やＴ ｉ −Ａ
１等でもよい。
第１図は従来構造を説明するための模式図、第２図（ａ
’）〜（ｄ）は従来の製造方法を説明するための図、第
３図は本発明の一実施例を示す構造断面図、第４図（ａ
） 、 （ｂ）は従来構造と本発明構造の特徴の相違を
説明するための図、第５図（ａ）〜０１）は本発明の製
造方法ト説明するための図である。 図において、 １・・−・・・・・・半絶縁性ＧａＡｓ（バッファ層）
、２・・・−・−・−”ｎ−タイプ低抵抗Ｇａ人３層、
３・・・・・・・・・ｈｔゲート電極、４・・・・・・
・・・ソース電極、 ５・−・・・・・−・ドレインを極、 ６ｔｌＯ＊１２ｅ１４ ””・−ＣＶＤ’ＳｉＯ露、
７．１１．１５ ・・・・−・・−・レジスト層、８−
・・・・・・−・ディプリーシーン領域、１３・・・・
・・・・・厚い樹脂層。 第１図 第Ｚ回 第３厨 （α） とｂ） 第４図 第！； 図 第５図
’）〜（ｄ）は従来の製造方法を説明するための図、第
３図は本発明の一実施例を示す構造断面図、第４図（ａ
） 、 （ｂ）は従来構造と本発明構造の特徴の相違を
説明するための図、第５図（ａ）〜０１）は本発明の製
造方法ト説明するための図である。 図において、 １・・−・・・・・・半絶縁性ＧａＡｓ（バッファ層）
、２・・・−・−・−”ｎ−タイプ低抵抗Ｇａ人３層、
３・・・・・・・・・ｈｔゲート電極、４・・・・・・
・・・ソース電極、 ５・−・・・・・−・ドレインを極、 ６ｔｌＯ＊１２ｅ１４ ””・−ＣＶＤ’ＳｉＯ露、
７．１１．１５ ・・・・−・・−・レジスト層、８−
・・・・・・−・ディプリーシーン領域、１３・・・・
・・・・・厚い樹脂層。 第１図 第Ｚ回 第３厨 （α） とｂ） 第４図 第！； 図 第５図
Claims (1)
- 【特許請求の範囲】 Ｌ 基板上の導電型の半導体からなる能動層を表面から
掘り込み、その溝の中にゲート電極を形成するリセス構
造ＭＢＳＦＥＴ（メタルセミコンダクタ電界効果トラン
ジスタ）に於いて、該能動層表面を掘り込んだ該溝の側
面にあたる、該表面に対し勾配をもった部分の片方に該
ダート電極の一部分又は全部が接する構造であることを
特徴とする半導体装置。 λ 基板上の導電型の半導体からなる能動層を表面から
掘り込ろ、その溝の中の任意の位置にゲート電極を形成
するにあたり、該溝の表面に溝の深さよりも薄い第１層
月の５ｉｎｓ＋５ｉａＮａ又はそれら元素を含む電気絶
縁層を設け、次いで溝の深さよりも厚い樹脂層を設けて
表面を平坦化し、次いで第２層目のＳ ｉｏｎ ｒ Ｓ
ｉ ｓ Ｎａスはそれら元素を含む電気絶縁層を設け、
次いで該第２層目の電気絶縁層の上に感光性又は感荷電
粒子線性レジストをパターン形成し、そのレジストパタ
ーンをマスクにし、該第２層目の電気絶縁層、該厚い樹
脂層及び該第２層目の電気絶縁層を順次エツチング除去
し、該能動層表面に設けられた溝の底部又は側面部又は
その両方を露出させ、該レジ、′ストパターンと反転し
たゲート電極パターンをリフト・オフ法で形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21173582A JPS59101876A (ja) | 1982-12-02 | 1982-12-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21173582A JPS59101876A (ja) | 1982-12-02 | 1982-12-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59101876A true JPS59101876A (ja) | 1984-06-12 |
Family
ID=16610716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21173582A Pending JPS59101876A (ja) | 1982-12-02 | 1982-12-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101876A (ja) |
-
1982
- 1982-12-02 JP JP21173582A patent/JPS59101876A/ja active Pending
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