JPS5899859A - 可変フイ−ルド部分書込みデ−タ・マ−ジ・マスク・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 データ処理技術に於ては、より早い演算レート区 な達成することが終始一貫した目標である。とべより早
い演算レートの目標と組合わされている平行的な目標は
、汎用演算動作を与えるシステム体系を提供することで
ある。従来、データ処理システムに関しては、固定され
たデー　タ・ワード長を用いるようシステム体系を設計
するのが一般でありた。データ・ワード長は、主メモリ
・システムに於けるデータ・ワード記憶レジスタの容量
に適合するよう選択されることが多い。例えば、３６ピ
ツト・メモリ・レジスタが用いられる場合には、データ
処理システムは３６ピツト・ペーシスで機能するのが一
般である。ユ進演算システムの開発の比較的初期に於て
は、主メモリのより効率的な利用は１５．主メモリ・シ
ステムに対する半ワード・アクセスを与えて、読取り及
び書込み動作を行なうことによって達成され得るとの認
識があった。

斯かるシステムは、たとえ半ワード・ベーシスでメモリ
へのアクセスが行なわれても、演算動作では全ワード・
ベーシスで一般に動作する。

システム体系とメモリ・システムとがｌ［Ｋ改良され洗
練されるにつれて、主メモリの書込み及び読取りのため
のアクセスが選択的に％ワード、にワードベーシス並び
に固定ビット配列ベーシスでの半ワードで行なえるよう
なシステムが開発された。−進データ処理システムは、
メモリ・レジスタ容量をコの倍数もしくは二の累乗に固
定されて通常は配列されていたので、これらの部分的配
列は比較的容易に定義し、実行することができた。

メモリ・システムに於ける部分的読取り及び書込み能力
の開発と共に、部分的データ・ワードの演算操作を許す
データ処理体系の様々な型式が開発された。

上述のデータ処理システムの型式に於ては、ビマ ットーフイールド長が、いかなるメモリ・Ｘ−ド位置に
於ても単一ビットから−フル・メモリ拳ワードに至るま
で、あらゆる長さに変化し得るような可変長ビット・フ
ィールド書込みの機能を与える手交がなされていなかり
た。更に、それらのシステムは、拳−のアドレスされた
メモリ・レジスタの限度内で部分的記録に限定されてお
り、ワード境界交叉（ｗｏｒｄ　ｂｏｕｎｄａ＋ｒｙ　
ｃｒｏｓｓｉｎｇ）　　は不可能でありた。

コ進データ処理システムは様膚な製造業者により【開発
されたので、各製造業者は、メモリ・レジスタ・ワード
容量についての様々な標準の設定をも含めて、個々的に
設計されたシステム体系を創設した。例えば、成る製造
業者は、２’ｌビツト・メモη”・レジスタ・ワード容
量がその設備について本質的に標準であ◆生産ラインを
開発し、他の製造業者は３６ピツト・メモリ・レジスタ
がその設備について標準である設備のラインを開発した
。汎用機種の様々なシステムは、システム毎に夫々の特
定の機能に於て異なったインストラクション・レパート
リ−を持りており、それでいて、屡々他のシステムと同
じ機能を達成するよ５プ胃グラムされ得る。設備費が絶
えず高くなって来【いるので、需要者の立場から、異な
りた製造業者によりて提供されたシステム間での互換性
のある計 形胞が望まれるようになりている。固定メモリ・ワード
容量に対して、メモリ・レジスタ容量を制限することな
しに、他のデータ処理システムと互換性をもって機能を
遂行することのできるデータ処理システムを提供するの
に一つの重要な要素は、他のデータ処理システムのメモ
リ・レジスタ・ワード容量なエミレ、−）　（ｅｍｕｌ
ａｔｅ）するために利用され得る可変データ・ビット・
フィールドの書込みを杵すメモリ・アクセス・システム
を提供することである。データ処理システム゛が、エミ
島レートするシステムよりも少ないデータ・ワード容量
を持りたシステムをエミ為レートするのに用いられ、可
変ビット・フィールドの書込みが、そのメモリに於ける
琳−ワードに限定される場合には、使用されなかりたピ
、ット位置が有効に利用され得る筈であるから、メモリ
の利用の非効率化をもたらす。

データ処理装置はより複雑になって来ており、ワード容
量が増大して来ているので、部分ワード書込みは、メモ
リ利用の非効率化をもたらし、可変長ビット配列を操作
することが望まれるような多くのデータ処理動作につい
て妥当な融通性を与えていなかった。

多くの論理的でデータを取扱う動作は、様々な可変長ビ
ット・フィールドについて読取り及び書込みを行なう能
力が必要である。斯かる動作は、記録されるべきデータ
・ワードに＃Ｇ−＋る可変ビット・フィールドの挿入を
達成するために、データ・ワードのシフトと結合された
論理インストラクシ曹ンによりて屡々達成される。、シ
フトと結合された論理動作のシーケンスは、時間を取り
、また多くのシステムでは、シフト回路が更に必要とな
る。

発明の要約 本発明の上述の背景を記憶に留めて、本発明によるデジ
タル・データ処理システムに於ける改良が記述されるが
、そのシステムはプログラム可能なリクエストを受けて
一つのメモリ・ワードもしくは複数のメモリ・ワードに
於てデータ・ビットの可変フィールド部分書込みマージ
ングを与える。

一つの可変長ビット・フィールドが、主メモリ・レジス
タに記憶されたーデータ・ワード内での予定位置で書込
みをするようプログラム可能に選択され得ることに於て
、本発明は部分的なデータ・ワード書込みに於ける重大
な改良であると考えられる。本システムは、一つのフル
・データ・ワード容量までの可変セット・フィールド選
択に対する応答を与え、更にその可変ビット・フィール
ドが書込まれるべき位置を同定する制御信号に対する応
答を与えている。本発明によれば、可変ビット・フィー
ルドは、琳−ビット部分書込みから、−フル嗜データ・
ワードまでの連続した数にわたって、いかなるビット位
置の数についても選択され得る。一つのデータ・ワード
は、主メモリに於けるアドレス可能なメモリ位置内のビ
ット位置数に等しいビット位置数を持った一つのビット
群と考えられる。一つのデータ・ワードは、データ処理
システムの一つのインストラクシ冒ン・ワードもしくは
オペランドであると考えられ得る。

可変フィールド・データ・ワード部分書込動作が選択さ
れたとき、その部分書込みのためのワード・アドレスが
メモリ・システムに於てアクセスされ、アドレスされた
ワードと次に引続くアドレスされたワードとが、可変ビ
ット・フィールド書込回路網にとりて利用可能になされ
る。メモリ・システムから斯くしてアクセスされた二つ
のデータ・レードは、メモリ・システムから読出され、
偶数アドレス・ワードと奇数アドレス・ワードとして指
定される。可変フィールド部分書込み動作がメモリ・シ
ステム内の塔−データ・ワードに限定されたならば、主
メモリ・システムの利用に於て非効率なものとなる。二
つの゛アドレスされたメモリ・ワードを同時に与えるこ
とにより、可変ビット・フィールド部分書込みシステム
は、可変フィールドの一部がアドレスされたワード内に
現われ、該可変フィールドの才コの部分はすぐ次のアド
レスされたワードに生ずるような態様で、ワード境界交
叉を達成し得る。可変フィールド部分書込みビットは、
メモリ・システムに於てアクセスされたワード内にマー
ジもしくは挿入されるので、可変長ビット・フィールド
に包含されていない全てのビット位置はマスクされて変
更されずにメモリ・システムに戻される。そこで、可変
ビット・フィールドはメモリ・システムの外部に存在す
るデータ・ビットとマージされること、及びシステム動
作はメモリ・システムに対して明快なものとなり、また
メモリ・システムのアドレス回路もしくは書込み回路に
於ける変更もしくは選択は必要ないことが理解し得る。

本発明を説明する目的のために、アドレスされたメモリ
・レジスタに於て一つのデータ・ワードが書込まれる書
込み動作を、フル・ワード書込みと称する■斯かる動作
について、アドレスされたワードはメモリ・システムに
完全に書込まれ記憶される。アドレスされたワードの何
れかのピット位置が変更されず、もしくはマスクされる
ようになることで特定される、あらゆる可変フィールド
部分データ・ワード書込みは、たとえ特定された可変ビ
ット・フィールドがメモリ・レジスタのビット容量と等
しい容量であっても、部分ワード書込みであると定義さ
れる。

部分書込み動作の間、−フル・データ・ワードまでの連
続ビットから成る書込まれるべき書込みデータは９部分
書込みデータがマージされるべきメそり・システム内の
アドレスの明細と共にリクエスタ・ユニットから受信さ
れる。そのリクエスタは、フィールド長コードをも与え
、それは部分畳込み動作の間は現存のデータ・ビットと
マージされるべき連続したビットの数を規定する。鋏リ
クエスタは、／ビット・オフセット・コードをも与え、
それは書込まれるべきデータ・ビットのスターティング
・ピット位置を特定する。ビット・オフセット・コード
は、データ・ワードの成る位置、例えば最上位ビット位
置から出発して漸減する順位に於けるピット位置の数を
基準としてビット位置数を特定する。ビット・オフセッ
ト・コードを以後人フィールドと云い、フィールド長を
Ｌフィールドと云う。１ 本システムは、部分書込み機能の間、アドレスされたワ
ードの基準ビット位置から後続するピット位置を通して
連続し【いるピット位置についてマスク・ビットを発生
するよう動作するが、但しスターティング・ビットは、
この中に含まれていない、マスク・ビットは、部分書込
み動作が完了したとき、メモリ・システムに再書込みさ
れるべき現状に、メモリ・システムから読出されたデー
タ・ワードのマスクされたビット位置を維持するよ５機
能する。Ｌフィールドによって特定される隣接ビット位
置は、部分書込み機能が完了したとき、メモリ・システ
ムに書込まれる。人フィールドとＬフィールドとの組合
わせは、後続ビット制御コードを与え、それは書込まれ
るべき可変フィールドが終了する場所を特定し、そして
、もしあるならばアドレスされたワードのビット位置の
良うか、成るいは次に引続くワードのビット位置の残り
が、ビット位置をマスクさせることを開始する位置を特
定する。この後続ビット・ツイールドラ主以後Ｂフィー
ルドと称される。部分書込み動作の間、Ａフィールドと
Ｌフィールドとは、書込まれるべき隣接ビットがワード
境界と交叉り、それにより【アドレスされたワードにビ
ットの幾つかが書込まれ、そのビットの残りが次に引続
くワードに書込まれるようになるか否かを決定するのに
用いられる。

リクエスタが、フル・ワード書込み機能を特定するとき
、ビット・マージングもしくはマスキングは生ぜず、リ
クエスタはＡフィールドとＬフィールドとは各々ゼ四で
あることを特定する。

データ・ワードは複数バイトに分割され、各々のバイト
はｔ箇の隣接したビット位置を含むが、−ワードの最後
のバイトはｇビット以下であり得ることが理解されよう
。部分書込み動作の間、本発明の可変フィールド・デー
タ・マージ・マスク・システムは、二種類の制御信号を
発生し、それはビット・マスクとバイト・マスクとであ
る。ビーット・ｉスフ発生は、スターティング・ビット
へのビット拳マスクの発生のための人フィールドに依存
し、また後続ビットを含むバイトに於けるビットの残り
に関するビット・マスクを決定するためＢフィールドに
依存する。バイト・マスクは、人フィールドに応答して
、スターティング・ビットを処理するバイトのマスキン
グを発生し、またＢフィールドに応答して、後続ビット
を含むノ（イトに追従するバイトのためマスク制御を発
生する。

ビット・マスク信号及びバイト・マスク信号は、デコー
ダ翻訳回路によりて発生されるが、これについては、特
定の具体例を参照して後に詳述する。

本発明のこれらのデコーダ翻訳回路は、カウンタやシフ
ト・レジスタを不必要にさせ、それによってより迅速な
動作レートを与える。更に、デコーダ翻訳回路は、従来
のカウンタ及びシフト・レジスタを用いた可変フィール
ド部分書込みデータ・マージ・マスクの装備に必用とさ
れたよりも少ない回路しか必要としないので、故障率の
減少により、動作の信頼性が増大し、設備費用が減少す
る。

目　　　　　的 上述の発明の背景、及び本発明の要約に鑑みて、本発明
の一目的は、プログラム可能なリクエストの際、−メモ
リ・ワード又は複数ワードに於けるデータ・ビットの可
変フィールド部分書込みマージングを与えるため、デジ
タル・データ処理システムに於ける改良されたシステム
を提供することである。

本発明の更がる目的は、−ワード以上の中に書込むビッ
ト・フィールドを選択的に決定し、他方メモリ・システ
ムに於【選択されなかったビット位置を変廻されずに保
持するための改良されたシステムを提供することである
。

本発明のその上更なる目的は、データ・ビットの改良さ
れた可変フィールド部分書込みマーリングであつて、そ
のピット位置は、アドレスされたメモリ・ワード内での
スターティング・ピット位置と、書込まれるべきフィー
ルド長とによって規定され、他のピット位置はマスクさ
れて変更されない改良された可変フィールド部分書込み
マーリングな提供することである。

本発明の罠なる目的は、ワード境界交叉が生じ得る場合
に、メモリ・ワード内のデータ・ビ′ットの可変フィー
ルド部分書込みマーリングな行なうシステムを提供する
ことである。

本発明の更なる目的は、各バイトが予定数のビットを表
わし、予定数のバイトから成るデータ・ワードを用いて
いるデジタル・データ処理システムに於【、部分書込み
シーケンスの間変更されずに留まる全てのビット位置に
ついてビット・マスク及びバイト・マスクの発生を通じ
て一メモリ・ワード又は複数ワードに於けるデータ・ビ
ットの可変フィールド部分書込みマーリングを与える改
良を提供することである。

本発明の更なる目的は、全てのバイトに於ける同様な順
序のビット位置忙対してビット・マスク出力情報を発生
すること、変更のために選択されたビット位置以外の全
てのピット位置を変更し−ないま′−に維持することを
可能ならしめるバイト・マスクの選択された付勢（ａｃ
ｔｉｖａｔｉｏｎ）　　を通じて、−メモリ・ワード又
は複数ワードに於けるデータ・ビットの可変フィールド
部分書込みマーリングのた吟のシステムを提供すること
である。

本発明の更なる目的は、修正されるビット・フィールド
が本−バイト内に含まれる場合に、−メモリ・ワード又
は複数ワードに於けるデータ・ビットを可変フィールド
部分書込みマーリングする改良されたシステムを提供す
ることである。

本発明のその上更なる目的は、メモリ書込み及び読取り
動作に対し【トランスバレントであり、読取り、書込み
動作に対するアクセス時間を増大させないところの、−
メモリ・ワード又は複数ワードに於けるデータ・ビット
の可変フィールド部分書込みマーリングのための改良さ
れたシステムを提供することである。

本発明の更なる目的は、計数回路網もしくはシフト・レ
ジスタ回路網を必要とせず、また複雑なプログラム化を
必要としないところの、グ賞グラム可能なりスエスドに
際して−メモリ・ワード又は複数ワードに於けるデータ
・ビットの可変フィールド部分書込みマーリングのため
の改良されたシステムを提供することである。

本発明の更なる目的は、計数回路網もしくはシフト・レ
ジスタ回路網を必要とせず、また複雑なプログ２ム化を
必要としないところの、プログラム可能なリクエストに
際して−メモリ・ワード又は複数ワードに於けるデータ
・ビットの可変フィールド部分書込みマーリングのため
の改良されたシステムを提供することである。

本発明の更に他の目的は、−フル・データ・ワード容量
よりも少ないビット・フィールドが用いられる場合に１
無駄なもしくは使用されないメモリ容量を最小にし、ワ
ード境界交叉を与えるところの、プログラム可能なリク
エストに際して−メモリ・ワード又は複数ワードに於け
るデータ・ビットの可変フィールド部分書込みマーリン
グのための改良されたシステムを提供することである。

本発明の更に他の目的は、全ての選択されなかったビッ
ト位置を変良されない状態に維持するためのマスク・ビ
ット構成を発生するためデコーダ及び翻訳回路の使用に
より、プログラム可能なリクエストに際して、−メモリ
・ワード又は複数ワードに於けるデータ・ビットの可変
フィールド部分書込みマージングのための改良されたシ
ステムを提供することである。

本発明のこれらの及び他□の目的並びに利点は、添附図
面を参照して、以下の詳細な説明を一読することにより
、自架技術の熟達者には明らかとなろう。

有利な実施例の説明 、１−／図は、′データ処理システムの簡単なブロック
図を示しており、このシステムは、本発明を具体化した
ものであり、かつリクエスタとも称するプロセッサおよ
び制御部７θ、メモリシステムノコ、制御部／弘、およ
び以下ＦＶＦＭ／Ａと称する可変フィールド部分書込み
データマージマスクシステムを使用するものである。プ
ロセッサ１０は、特性上ディジタルデータプロセッサで
あり、データワードを取扱うプログラムインストラクシ
璽ンに応答す゛るように動作する。メモリシステムノコ
は、特性上組合せアドレスおよびアクセス回路と共に、
アドレス”制御可能な複数のメそりレジスタを含むシス
テムであり、ここでは詳細には図示されていない。この
メモリシステムは、直接アドレス制御可能なシステムか
ら選択でき、かついわゆる組合せメモリ装置を使用でき
る。メモリシステムは、インストックシ曹ンワードおよ
び正しくは「データワード」とも称するオペランドワー
ドな記憶する。制御部／４Ｉは、プロセッサ／θからリ
クエストされた読取り動作またはリクエストされた書込
み動作を制御し、かつメモリｌ−における読取りおよび
書込み動作のタイミングを合わせる。

制御部ｌダに取付けられた数個のプロセッサまたはりク
エスタが存在し【もよいことは明らかである。複数のり
クエスタを使用する際、アンプルセン等の米国特許オａ
ｑＡ’２コｌＩ７号明細書に記載されたような優先装置
が、システム動作を示すため使われ、プロセッサＩＯが
、データのリクエストの際、線１ｇ上に読取りリクエス
トを生じることを理解するには十分である。読取りリク
エストの発生と同時にアドレスは線２θ上に送出され、
かつアドレス＋ｌが線２コ上に送出される。メモリシス
テム１２がアクセスのため使用できるならば、制御部／
ダは、線ａ６上に指定されたアドレスおよび線２ｇ上に
指定されたアドレス＋ｌにアクセスするため、線コグ上
に読取りリクエスト信号を生じる。メモリ／、２は、線
３０上のリクエストされアドレス指定された読取りデー
タを制御部／４’に供給し、この制御部は、他方におい
て１１１１．３２上でデータをプロセッサ１０に転送す
る。データを書込むためプロセッサＩＯは、前記のアド
レス情報と共に、書込みリクエストを線３４Ｌ上に供給
する。書込みデータは、１Ｉ３４上に転送される。制御
部／ダは、線３ｇ上に書込みリクエストを供給すること
によって、メモリ／２に書込みできることを表わす。メ
モ、りが書込みに使用できる場合、データは、指定アド
レスに書込むため、フルワード書込みデータ線ｌＩＯ上
に転送される。プロセッサＩＯは、フルワード書込みま
たは部分ワード書込みの選択を指定する線ｌＩ２上の書
込み動作選択信号も供給する。可変フィールド部分書込
みが指定された場合、部分ワード制御信号が、制御部ｌ
ダから線ｌｌ＜ｚに送出される。部分書込みの指定に加
えてプロセッサＩＯは、線ダル上に送出された信号によ
って書込むべき可変フィールドの始動ビット位置も指定
する。一連の制御信号も供給され、これら信号は、線ｔ
Ｓ上の信号によって書込むべき可変フィールド長を定義
する。ＶＦＭ／Ａは、線Ｓ、θ上において受取りたタイ
ミング制御信号にに応答し、部分書込み動作中変化しな
いアドレスメモリレジスタ内のビット位置を定義するた
め、線！２上に送出されるマスク信号を発生する。ブロ
ック７コによって示されたマスク信号は、ブロック、８
′乙によって示された書込み入力信号およびブロック５
ｇとして示された読取りデータと組合わされ、ブロック
６０として示された書込みデータを生じ、この書込みデ
ータは、線６２上において部分書込み信号としてメモ、
リシステム／コに送出される。プロセッサ／θと制御部
の間の読取りおよび書込み動作の開始および終了は、線
６ダ上の人ＣＫＫより信号通知され、かつ制御部とメモ
リの間の動作終了は、線６３上の人ＣＫにより【知らさ
れる。

この系の周辺においてＶＦＭ／Ａは、メモリ参照に対し
【は透明であり、かつメモリノコの動作サイクル時間と
比較したＶＦＭの動作速度のため障沓にはならず、また
はシステムの動作を低速にはしない。

才２図は、可変フィールド部分書込みのデータ流を示し
ており、ここではワード境界は交叉していない。Ｊピッ
゛トから成るデータワードは、１１１３６上に送出され
、かつ一般的に書込み入力３６と称する。メモリ内のア
ドレス制御されたワードは、全体的にブロック６ｇで示
すようにＪビットの容量を有する。本実施例については
最上位ビットはθビットクＯとして示され、かつ最下位
ビットまでビット位置指定を増加することにより重みを
減少するための進行は、ブロック７コによって示すよう
にＪ−／とじて示されている。ビットオフセットは、最
上位ビットの基準点から書込むべき可変フィールドの始
動ピット位置を指定する。ビットオフセットは、大制御
と称し、プロッククダとして・示されている。プ四ツＰ
７６とし【示された書込みデータは、声込みフィールド
によりて書込まれるデータの連続ビットの数として指定
され、さもなければＬ制御と称する。ブロック１０とし
て示された書込みデータに続くブロック７ｇとして示さ
れたアドレス制御されたワード内の残りのビット位置は
、メモリシステムにおいてマスクされ、かつ部分書込み
動作中変化しない。

書込みデータに続くいわゆる後続ビットは、ビットオフ
セットとフィールド長によって決められ、制御信号を発
生し、これは、Ｂ制御と称する・この時リクエスタによ
−）″′Ｃ供給されるデータワード！４が、アドレスメ
モリワードに書込まれたビットオフセットおよびフィー
ルド長くより指定された相応するビット位置を占め、か
つブロック′ｇ−によりて示された先行ビットとブロッ
クｇｔｔで示された後続ビットが、発生された先行およ
び後続マスクのためアドレスメモリワードの変化につい
ては無効であることは明らかである。後Ｋ＜スフ発生に
ついてはさらに詳細に説明する。

矛３図は、ワード境界が交叉した可変フィールド部分書
込み動作を示している。この構成におい″ｃＪビットを
含むアドレス指定されたワード、すなわち指定ワードＸ
は、ワードざざとして示され、かつワードＹとして示さ
れたアドレス＋ｌワードは、参照番号９０によりて示さ
れている。Ｊビットデータワード３６は、書込みデータ
インターフェースから受信される。再びＡ制御は、ビッ
トオフセットを指定し、その結果！スフされかつ書込ま
れないワードＸ内において番号デコで示すピット位置に
なる。この構成における書込みフィールド長は、ワード
Ｘ内の残りビットの容量を十分に越える大きさになるよ
うに指定され、かつ書込みフィールド長を完了するビッ
ト位置の平衡がワードＹの十分なピット位置に延びてい
ることを必要とする。従りて矢印９ダで示された部分書
込みデータビットの始めが、受信されたデータワードＳ
６内の部分書込みフィールドＸ′を定義し、この受信さ
れたデータワード３６は、Ｘ′フィールド９６によりて
示すよ５に、変化しないビット９コに続くワードＸ内の
ピット位置に移される。入力データ内のＹ’フィールド
９ｔｌｌＣ相当するピット位置は、書込みフィールド長
の平衡部を含み、かつＹ゛フイールド１００示されたワ
ードＸ内の上位ビット位置に移される。部分書込みの終
ヴは、矢印１０コで示され、かつブロック７０ダで示す
ように、変化しないワードＹの部分を定義するＢ制御の
始めを定義する。入力データワード内のブロック１０り
によって指定されたピット位置は、無効であり、かつ書
込み動作には使われない。再び先行および後続！スフビ
ットの発生については後に詳細に説明する。

、？り図は、本発明の前記実施例において使われるデー
タワードの７オーマツトを示している。データワードは
、６４Ｉの７０進ビツトを含み、０ビツトが最上位ビッ
ト位置であり、かつ最下位６３ビット位置までビットの
重みを減少しながら桁番号を増加する。６ダ個のＩＯ進
ピット位置は、７００個のｇ進ビット位置と等価であり
、これらピット位置は、ざ進Ｏないしり７として示すこ
とができ、かつ６個の２進ビット位置で示すことができ
る。さらにデータワードは、バイトに分割されており、
ここにおいてそれぞれのバイトは、それぞれのバイトに
対してＯないし７０番号を付けた３個の連続ビット位置
から成る。この構成において最上位バイトはθバイトで
あり、かつ最下位バイトは７バイトである。データワー
ドについてのこの構成は、図示されただけであり、かつ
これ以上またはそれ以下のピット位置ｔｔ＃！用しても
よいことは明らかである。

才５図は、Ａ制御と称するビットオフセット指定の７オ
ーマツトを示し℃いる。人フィールドは、書込むべき可
変フィールドの開始ビットのデータワード内位置を指定
する。Ａフィールドは、人０で示す最下位ビット位置を
有し、かつ数の増加につれて重みが増大する。３つのピ
ット位置人０１ＡＩおよびＡ、２は、バイト内のビット
オフセットを指定する。それぞれのバイトは、Ｏないし
７０ピット位置を含むので、３ビツトで、バイト内のす
べてのピット位置が一指定できる。Ａフィールドビート
位置Ａ、７．Ａ４’およびＡｊは、開始ビットのバイト
オフセットを指定する。ここでもデータワードにはＯな
いし７０バイトがあるので、人フィールドの３つのバイ
トオフセットビットで、すべてのバイトが指定できる。

もちろん所望の構造においてこれ以上のバイトを使用す
るならば、人フィールドのため人６ビツト位置を加えな
ければならないことは明らかである。Ａフィールドは、
Ｏからデータワードの最下位ビット位置の数値までの範
囲のものであればよい。

これは基本的なことなので、開始ビットは、開始ワード
のどこかで生じる。後に詳細に説明するように％Ａフィ
ールドは、ＶＦＭによって使われ、書込むべき可変フィ
ールドの開始ビットを越えたデータワード内ビット位置
に対してマスクビットを発生する。

、１′Ｆ６図は、書込みビットフィールド長を定義する
Ｌ制御のフォーマットを示している。Ｌ制御はＬフィー
ルドとして指定される。前記の６ｔビツト構成に対して
Ｌフィールドは、最下位ビット位置をＬθとしかつ最上
位ビット位置としてＬ５まで数字を増加した６個のピッ
ト位置から成る。６つのピット位置によれば、Ｏないし
７７０ｇ進ビット位置のフィールド長を指定するに十分
な容量が得られ、かつ書込むべき可変フィールドビット
の／ワード容量まで指定するに十分な容量が得られる。

ＬフィールドがＯならば、Ａフィールドにより指定され
たオフセットでフルデータワード容量を書込む状態が指
定される。Ｌフィールドが・θ値のものであるように指
定され、かつ人フィールドが０であるように指定された
ならば、書込み動作はフルワード書込みであり、ＶＦＭ
は動作しない。前記のようにデータワード容量がＡ４’
個のＩＯ進ビットを越えたならば、ピット位置Ａ６を加
え、最大Ｌフィールドを指定するため付加容量を提供し
なければならない。人フィールドと関連し″ＣＬフィー
ルドは、書込むべき可変フィールド部分内のピット位置
を指定し、かつさらに可変フィールドの末尾ビットを定
義する。

開始ビットおよび末尾ビット指定は、可変フィールド内
の基準点の識別のため行われ、かつ可変フィールドを直
列に書込むことではないことを指摘しておく。７度可変
フィールドが識別され、かつ後で説明するよ５にマスク
が発生され、書込み動作は、可変フィールドビットを並
列に書込むようにする。

矛７図は、Ｂ制御のフォーマットを示し、かつマスクす
べき後続ビット位置を決めるため使われる。Ｂ制御は、
“Ｂフィールドとして指定され、かつＡフィールドとＬ
フィールドの二進加算によりて発生される。ビット位置
ＢＯ，Ｂ／およびＢＪは、末尾ピッ）Ｋ関し、かつ後で
詳細に説明するように、末尾ピッ）＋／のピット位置を
指定し、それによりマスクすべきデータワード内の後続
ビット位置内の才／ビットを表わす。ピット位置Ｂ３゜
Ｂ４’およびＢＪは、マスクすべきピット位置の矛−ｌ
ビットが生じるバイトの数字バイト位置を定義する。前
記のようにデータ語が６ｔピツトより艮く選定されてい
る場合、付加的なビット位１ｉ１１ＢＩＩが、付加バイ
トの指定に適した容量を提供するため必要である。

矛ざ図は、人フィールド、ＬフィールドおよびＢフィー
ルドの相互関係を示す。開始ビットがデータワード内の
才５ビット、すなわち０弘ピツトであるものとすれば、
人フィールドのビット位置Ａ３．Ａ４’およびＡ５は０
であり、それにより開始ビットがθバイトにあることを
表わし、コ進１００はＯダビット位置を表わしている。

図示のためフィールド長は６ビツトであり、−進の００
０／１０である。ＡフィールドとＬフィールドの二進加
算を行った結果Ｂフィールドが得られ、とのＢフイ−ル
ドはコ進のｏｏｉｏｉｏであり、これはｔ進の７２であ
る。末尾ビットはワードの／ｌビット位置であり、これ
はバイト／の／ビット位置と等価である。Ｂフィールド
から、マスクすべき後続ビットのオフビット位置がワー
ドの７２ピット位置と定義されることがわかり、この位
置は、／バイトの２ビツト位置と等価であり、すなわち
末尾ビット＋ｌである。

矛９図は、データワード内の１０進３６ビツト可変フイ
ールドの書込みを説明するさらに詳細な例を示している
。この例においてＩＯ進６ｔビットワードは、ｇ進数で
Ｏないし７７０ビット位置を有する。開始ビットは、ワ
ードのざ進の／６６ビツト置であるオコバイト内の６ビ
ツトであるように選ばれている。これは、コ進のｏｏｉ
ｉｉδと　゛等価である。前記のように１０進３６ビツ
ト艮が書込まれ、これはざ進ｌＩりと等価であり、かつ
さらにコ進１００１００と等価である。

ＡフィールドとＬフィールドの加算は二進／１００１０
を生じ、これはざ進６コと等価であり、かつＢフィール
ドを定義する。例えばビット位置Ｏないし／Ｓがマスク
され、かつ変化せず、かつ先行ビット位置と称すること
は明らかである。

開始ピットは／６６ビツト置であり、かっｌバイト内の
ピット位置／６と１７が書込まれる。バイト２．３、！
および３が完全に書込まれる。

６バイト内のピッ１ト位置６ｏと６１が書込まれ、かつ
末尾ビットは６７ビツト位置である。６バイトのビット
位置６コないし６りはマスクされ、かつ変化せず、かつ
７バイト全体がマスクされ、かつ変化しない。末尾ビッ
トから低次の重みに生じるワードのピット位置は、マス
ク後続ビットと称する。ここでも「先行」、「後続」お
よび「末尾」という言葉は、点の参照のため使われ、か
つ直列動作を表わすものではない。

才１０図は、Ａフィールドと称するビットオフセットと
Ｂフィールドと称する末尾ビット十／のビットマスク構
造をグラブで示している。才９図において説明した例か
らＡフィールドは、／バイトの６ビツト位置である。ａ
進／１０は、０１／１．２．３．　’ＩおよびＳビット
位置に対するマスクビットＭに生じる。この例における
末尾ビット＋７は、６バイトのａビットであるよ５に指
定されている。

才１０図におけるＢフィールドを二進ＯｌＯまで下へ読
めば、マスクビットＭが、コ、３、＋、　ｊｍ　＆およ
び７ビツト位置に対して発生されることがわかる。先行
および後続ビット位置に対するマスクフィールドの発生
は、後で詳細に説明するタイ建ング制御を受ける。ビッ
トマスクが最後のマージマスクビット構造の準備部分に
対してＯＲ関係を有することは明らかである。

才／／図は、Ａフィールドのバイトオフセット部分およ
びＢフィールドと称する末尾バイトのバイトマスク出力
構成を示している。ビットマスクに関連して今説明した
ように、開始ピットの前に生じるバイトは、末尾ビット
に続いて生じるバイトと同様にマスクされる。これらバ
イトマスクビット構成は、最終マスク構成を形成するた
めにＯＲ操作される。ここでもオタ図に関して説明した
例は、才／／図に示したバイトマスクに適用でき、かつ
バイトオフセットは、／バイトの指定とみなされる。横
に読めばマスク構成は、Ｍ表示によって示され、かつＰ
表示は、矛１０図に関して決定したように、適当なビッ
トマスクによって決められたものとし【部分的にマスク
された開始バイトを表わしている。この例においてθバ
イトは、全体としてマスクされ、かつ読取りデータバイ
トを含んでいる。ｌバイトは、あらかじめ選択されたビ
ット構造において部分的にマスクされ、かつバイトの平
衡は、書込みバイトとして表示される。

全体的に書込まれるバイトのこの最終的な決定は、末尾
バイトの評１ｉ１１ｉＫ依存する。

考慮した例において末尾ビットは、６ノ（イトに配置さ
れているとわかった。オフ）図においてコ進／１０の８
フイールドは、末尾ビットおよび末尾バイトのマスク構
造の選択を行５゜この例にっりて７バイトは、読取りデ
ータバイトであり、かつ全体として７ビツト位置のＭで
示されたようにマスクされる。末尾ビットは６バイトに
生じるので、指定Ｐは、部益！スクであり、かつ６パイ
トが部分書込みデータバイトであることを表わしている
。６バイト以内のマスクは、才１０図の出力から出るも
のとしてビットマスクの制御を受ける。

出力に対して選ばれたバイトマスクはＯに操作され、か
つビットマスクと関連して全体のマスク選択を定義する
。開始バイトと末尾バイトの種々の位置に対し【、マス
ク表内に、Ｐによって指定された部分マスクがある。直
接ワード位置またはオフセットし【全４１Ｉビツトワー
ドを書込むことは、後で詳細に説明する特殊条件を生じ
、Ｌフィールドは数字／で始まり、かつメモリーワード
の全ビット容量にわたりて数字的に延び【いることがわ
かる。それにより６３ビツトは％Ｌフィールド内で指定
で會、かつすべてＯのＬフィールドは全６４Ｉ−ビット
ワードの書込みを表わす状態を生じる。

６１Ｉビット以上のワード容量を有するシステムについ
て、適当な数の余分なバイトが加えられ、かつマスクシ
ステムは、とのよ５にして可変フィールド部分書込み機
能を実行するよ５に拡張される。ビットマスクおよびバ
イトマスク構造を発生するための詳細回路およびタイ建
ングについては後で詳細に説明する。

これ以上の関係のため読取りデータバイト、先行するも
のまたは後続のものは、全体的にマスクされるバイトと
定義する。すなわちバイトは、メモリから読取られ、全
体的にマスクされ、かつ部分書込み動作によりて変化し
ない。開始部分書込みデータバイトは、開始ビットが配
置されたバイトと定義する。末尾部分書込みデータバイ
トは。

末尾ビットが配置されたバイトと定義する。開始および
末尾部分書込みデータバイトは、書込むべき１つまたは
複数のビットをそれぞれに含み、かつそれぞれ開始ビッ
トおよび末尾ビットの位置に依存して、マスクすべきビ
ットを含んでいても、またはいなくともよい。書込みデ
ータバイトは、部分データ書込み動作において可変フィ
ールドの一部として全体的に書込むべきバイトと定義す
る。

１７２図は、本発明を具体化したデータ処理システムの
一部を示す簡琳なブ胃ツク図である。メモリシステムノ
コは、プ四ツク／１０として示すアドレス選択回路を含
み、かつ線コロ上のアドレスおよび線Ｊｆ上のアドレス
＋７を受取暮ようＫなっている。メモリは、線３’Ｏａ
において偶数アドレスワードな読取りレジスタＥ／／、
、２に？！ｌｌｊる。

メモリは、線３０ｂにおいて奇数アドレスワードな読取
りレジスタ０／ｌダに読取る。読取りレジスタＥｌ／２
に記憶されたデータワードは、読取り動作のため線／／
６を介して読取りデータマルチプレクサ／／ｌに転送さ
れ、かつ読取りレジスタ０／／ｌの出力は、線／コ０を
介してここに転送される。読取りデータマルチプレクサ
／／ざは、線３０上に送出するため読取りデータインタ
ーフェースに線／／２を介して転送する適当なアドレス
ワードな選択する。本発明の理解には役立たないので、
この回路の詳細については説明せず、かつ図示されてい
ない。読取りレジスタＥ／　／２内に記憶されたデータ
ワードは、線／　／　４　ａ゛を介して書込みデータマ
ルチプレクサＥ／２６にも転送される。同様に読取りレ
ジスタ０／／４ｃ内に記憶されたデータワードは、一連
の入力信号として線／２０ｍを介して書込みデータ□マ
ルチプレクサ０１２ｇＫ転送される。

書込むべきデータワードは、リクエスタから線３６な介
して書込みデータインターフェース／３０に転送され、
この書込みデータインターフェースは、線／３コを介し
て入力書込みデータレジスタ７３ダにデータワードを転
送する。入力書込みデータは、オコ組の入力信号として
線／、３４を書込みデータマルチプレクサＥ／２乙に転
送される。

入力書込みデータワードは、線／３６０を介して書込み
データマルチプレクサ０／２ｇに転送される。

部分書込みモードが選ばれた時、リクエスタは、線弘６
を介してＡレタス１１３ｇにビットオフセットを転送し
、かつ線ｌＩざを介してＬレジスタにフィールド長を転
送する。Ａフィールドは、７組の入力信号として線／ダ
コを介して可変フィールド部分書込みデータラージマス
ク制御回路／１４（に転送される。同時に人フィールド
は、７組の並列入力信号としてｌｌｌ１ダ６を介して加
算器ｉｌＩｇに転送される。加算器へのオコ組の入力信
号は、線ＩＳＯを介してＬレジスタ１４４０から供給さ
れる。加算器ｌダｇにおける加算結果は、Ｂフィールド
を生じ、このＢフィールドは、オコ組の制御入力信号と
して線／１２を介してＶＦＭ／４１に転送される。ＶＦ
Ｍは、線！ｆＯ上の制御信号も受取り、かつ線＋＋上の
部分書込み制御信号も受取る。

ＶＦＭは、マスク信号を発生し、かつ書込みデータマル
チプレクサＥ／コロへの才３組の入力信号とし【線１５
亭上に制御信号を発生し、かつその結果マスクされる読
取りデータビットの選択を行い、かつ入力書込みデータ
レジスタ１３ダ内に記憶されたデータビットに従りて書
込まれるビット位置の選択を行う。選ヲｆ゛れたビット
構造は、線／３６を介し文書込みレジスタＥｉｓｔに転
送され、一方この書込みレジスタは、メモリ／コにマー
ジワードを記憶する。同様にＶＦＭは、マスク信号およ
び制御信号なオ３組入力信号として線／１，０を介して
書込みデータマルチプレクサＯ／コｇに供給する。これ
らマスク信号と制御信号は、マスクされかつ変更されず
にメモリに戻る読取りデータビットを選択し、かつ書込
まれる入力データビットを選択する。このよ５に発生さ
れたビット構成は、線／Ａ、、２を介して書込みレジス
タ０／６弘に転送され、かつ一方記庫のためメモリ／２
に転送される。

詳細回路動作を説明する前に、制御信号とタイミング信
号の構成を説明する。才１３図は、ＶＦＭの動作中に使
われる種々の制御およびタイミング信号を示している。

ＶＦＭのシーケンスは、ＥＮＢＬで示したエネーブル信
号の発生によって起動される。制御信号とタイミング信
号は沫、信号関係を示しており、かつ特定の時間関係に
関するものではなく、正確な時間間隔が、ＶＦＭを構成
するため使われた回路の選択に依存することは明らかで
ある。さらに特定のタイミングは、リクエスタおよびメ
モリシステムのタイミングに関連する。

前記のようにマスク信号の発生は、ａつの部分に分割さ
れている。才ｌの部分は、アドレスワード内の開始ビッ
ト位置の評価を含み、かつ開始ビットより先行すべきマ
スク信号の決定を含む。

これらマスク信号の発生は、ＶＦＭシーケンスのＡ部分
において行われる。末尾ビットに次いで発生されるマス
クビットは、ＶＦＭシーケンスのＢ部分にｉいて発生さ
れる。“シーケンスが分割されているので、ＡＢＳＥＬ
で示す制御信号ＡＢ選択は、ＡとＢ制御機能を生じるＶ
ＦＭサイクルの分割を表わしている。

前記のように２つのデータワードが、奇数アドレスワー
ドと偶数アドレスワードを生じ、メモリから読取られる
。ワードはコ進符号でアドレスを付けられているので、
アドレス内の最下位ディジットは、アドレスが奇数か偶
数かを表わしている。

それによりどちらのワードに始めにアクセスするかが決
まる。ＡＤＲ８Ｏで示された最下位ビット位置のアドレ
スは、始めにどちらのワードを参照するかを選択する指
示機能を有する。最下位ビ°ットがコ進０ならば、始め
に偶数アドレスワードが選ばれ、またコ進／ならば、奇
数アドレスワードが選ばれる。

ワード境界交叉が生じることがあるので、ワード選択を
切換える付加的な制御信号を使わなければならない。こ
の制御信号は、ＷＤＳＥＬで示すワード選択である。ワ
ード境界交叉の生じない単一ワード参照状態において、
ワード選択は、アドレス内の最下位ビットの値と関連す
る。ワード境界交叉の生じる状態において、すなわち加
算器から桁上げが生じた時、またはＢフィールドが００
時、ワード選択信号は胃ツクされる。

才１３図に示された信号の平衡はタイミング信号である
。表Ｉは、図示されたタイミング記号を定義する。

Ｔ　　　　・・・・・・タイミング ＢＴ　　　　・・・・・・ビット ＢＹ　　　　・・・・・・バイト 人　　　　・・・・・・先行 ＢＴＡ　　　・・・・・・先行Ｏないし７ビツトマスク ＢＹ人　　・・・・・・先行Ｏないし７バイトマスクＢ
　　　　・・・・・・末尾 ＢＴＢ　　　・・・・・・末尾Ｏないし７ビツトマスク
ＢＹＢ　　　・・・・・・末尾Ｏないし７バイトマスク
ＡＢ　　　　・・・・・・ＡＢＳＥＬに対する先行また
は末尾 Ｂ　ＴＡＢ　　・・・・・・先行または末尾ｇビットＢ
￥ＡＢ　　・・・・・・先行または末尾バイト制御Ｏな
いし７ビツトマスク Ｍ　　　　・・・・・・マスク 表　　■ ＶＦＭサイクルのＡ部分の間、開始部分書込みデータバ
イトは、開始ビットの位置決めおよび開始バイトの位置
決めのため評価される。この最後ＫＴＢＹＡは、タイミ
ング記号を供給し、その間に開始バイトが識別され、か
つＴＢＴＡは、タイミングを提供し、その間忙開始ビッ
トが配置され、かつ先行ビットがマスクされる。

開始ビット位置に続いてＴＢＹＡＢおよびＴＢＴＡＢ信
号が、ＶＦＭサイクルのＡ部分の間発生される。Ｔ　Ｂ
　ＹＡ　Ｂ信号にようて先行読取りバイトがマスクされ
、かつＴＢＴＡＢによりて先行ビットがマスクされる。

λＢ選択ｔＶＦＭサイクルのＢ部分に切換る際、回路は
、マスクすべき後続ビットの評ｍｒｔｃ切換えられる。

ＴＢＹＢ信号は、末尾部分書込みデータバイトを評価す
るタイミングを提供し、かつＴＢＴＢ信号は、末尾ビッ
トの位置決めのタイミングを提供するＯ サイクルのＢ部分の閣のＴＢＹＡＢとＴＢＴＡＢ信号が
生じている間に、末尾読取りバイトおよび末尾ビットに
続くビットがマスクされる。

１７４図の５ち才／４１−ａ図は１，１′Ｐｌ参図内に
示されたものとして配置した場合、可変フィールド書込
みデータマージマスクシステムおよび入力制御部のブロ
ック図を含んでいる。前記の部品は同じ参照数字を有す
る。

ＡフィールドはＡレジスタ／３ｇに記憶され、かつフィ
ールド長は、Ｌレジスタ１４Ａｏに記憶され今。開始ビ
ットに対してビットマスクを発生するため必要な入力信
号は、開始ビット復号器／変換器コＯＯによりて発生さ
れる。ここでは線／１コ一〇を介してＡＯ傷信号、線、
Ｉｆ、２−／を介してＡ／信号が、また線／４Ｉ２−２
を介して人ユ信号が受信される。エネーブル信号は、線
コ０コを介し供給され、かつ線２０−鳳を介して開始ビ
ット復号器／変換器−〇〇に供給される。この回路コＯ
Ｏは、ｔつの内部線のうち１つの信号に対して開始ビッ
トを指定する３ビツト入力を復号する。それから回路２
００は、との°１号された信号を変換し、すべてのシー
ケンス出力線に供給する。従りで開始ビット変換のため
すべてのシーケンスビットが、書込むべきビットとして
表示される。その逆に選ばれなかったすべてのビットは
、先行マスク動作を受けるビットである。開始ビット復
号器／変換器回路２００は、ＢＴＡＯ，ＢＴＡ／、ＢＴ
Ａ２゜ＢＴＴａ２ＢＴＡ弘、ＢＴＡ＆およびＢＴ人６で
示す出力線を有し、これらすべての線は、ビットマスク
回弊２０ダに適用される。

Ａレジスタ７３ｇの内容は、並列入力として線ｌダ６を
介し【加算器ｌダｔ′に供給される。Ｌレジスタｌ’Ｉ
Ｏの内容は、別の組の入力として線１５０を介し【加算
器／’ＩｔＫ供給される。前記のよ５に、この加算の結
果Ｂフィールドが生じ、かつピッ）ＢＯ，Ｂ／およびＢ
２は、末尾ビット＋ｌを表わし、かつそれぞれ線／ｊコ
コ−，／！ｒコー７　および１５コーユを介して末尾ビ
ット復号器／変換器２０４に供給される。この回路２０
４は、ｇつの内部線の７つへの３ビツト入力を復号し、
一方これら内部線は、選ばれた線および後続のすべ℃の
出力線が起動されるように変換される。出力信号ＢＴＢ
Ｏ，ＢＴＢ／、ＢＴＢコ、ＢＴＢ、７．ＢＴＢ弘、ＢＴ
ＩＩ。

ＢＴＢ＆およびＢＴＢ７が供給され、これら出力信号は
、すべてビットマスク回路２０’ｌに転送される。この
構成において末尾ビット十／および後続のすべてのビッ
トの識別がマスクのため行われ、一方このマスクは、書
込みのため前のビットを識別する。

復号器／変換器回路コＯθおよび２０１．の特定の回路
構成と動作については、後でさらに詳細−に説明する。

ＴＢＴＡ信号は、線−０ｇを介して、ＴＢＴＢ信号は線
２１０を介して、またＴＢＴＡＢ信号は線２／コを介し
て、タインング制御信号としてビットマスク回路二〇ダ
に供給される。時間ＴＢＴ人の間復号されかつ変換され
た開始ビット復号器／変換器回路コＯＯの出力信号は、
ビットマスク状態を生じるため適当な出力線を選択する
ために使われる。出力信号は、　ＭＢＴＯ，ＭＢＴ／、
ＭＢＴ、２．ＭＢＴ３゜ＭＢＴｊ、ＭＢＴｊ、ＭＢＴＡ
およびＭＢＴ’７で示されたマスク出力線に供給される
。！スフビット信号は、複数のｇビットラッチ回路の同
様な配列の段に供給され、ｇビットラッチ回路のそれぞ
れは、ワード０とワード／内の特定のバイトに関連して
いる。

ワードＯのため使われるｔつのラッチ回路のうち３つだ
けが、ａｌｔで示すバイト０ツツチー〇１２／Ａで示す
バイト６ラツチー〇およびａｌｔで示すバイトクラッチ
−ＯＫ、よって示され【いる。

ワード０のバイト／ないし５のラッチ回路は、同様に構
成されているが、図示されていない。同様にワード／の
ｔビットラッチのうち３つだけが、２コ０で示すバイト
０ラッチ−７，２２−で示すバイト６９ツチー／および
２２’ｌで示すパイｔｌラッチ−／によりて示されてお
り、ワード／のバイトｌないしＳは示されていない。こ
れらｇビットラッチ回路のそれぞれは、市販の回路から
選択され、かつエネーブル信号が供給された時、ここに
供給されるセット信号を受信しかつ記憶するように動作
する。回路は、記憶された信号の組合せを出力端子に供
給し、これら出力端子は、ワードＯに対して全体に線ｉ
ｓ＋で示す６ダ本の線であり、ワードｌに対しては全体
に出力ｌ１１４０で示す６ダ本の線である。種々のラッ
チ回路を動作させるため使われるエネーブル信号は、後
で詳細に説明するバイトマスク回路！２６から供給され
る。

時間ＴＢＴ人の間ビットマスク回路２０１Ｉが、開始ビ
ットのため適当なマスクビット構造を提供し、かつすべ
てのラッチにビット構造を供給することは明りかである
。セットされる特定のラッチは、バイト選択の評価から
受信された適当なエネーブルによりて決められる。サイ
クルのＡ部分において線コ／コにＴＢＴｉｎを供給すれ
ば、ビットマスク回路−Ｏ亭は、フル読取りバイト全体
のマスク構造をセットするため、ｇビットラッチに供給
するすべての出力線にマスクビットを供給するように切
換えられ、これは、書込まれないすべての先行バイトで
ある。

線コｌＯに供給されるタイミングパルスＴＢＴＢの間、
ビットマスク回路５ｏｌＩは、末尾ビット復号器／変換
器＝０６の出力信号に応答し、かつ末尾ピッ）Ｋ対する
マスク構造を設定する。これらマスク信号は、再びすべ
てのラッチ回路の同様な配列のすべてのピット位置く供
給され、かつ適当にエネーブルされたラッチは、末尾ビ
ットに対して構成されたマスク構造に設定される。サイ
クルのＢ位置の間、ビットマスク回路コＯＩＩは、ｇビ
ットのマスク出力を生じるように切換えられ、かつラッ
チに適用され、このラッチは、すべての後−バイトに対
するマスク構造を選択しかつ設定する。

ビットマスク信号の発生がワード選択に関係ないことは
明らかである。同一バイト内に開始ビットと末尾ビット
が生じる特殊ケースについ【は後で説明する。

開始バイトと末尾バイトの評価は、Ａレジスタ１３ｇの
Ａ３．ＡＩＩおよびｈｓを含むバイトオツの評価、およ
びビットＢ３．Ｂ’ｌおよびＢ３を含む加算器／ＩＩｔ
出力におゆるＢフィール゛ドの末尾バイト部分の評価を
含む。開始／末尾バイト復号器／変換器コ３０は、線／
４コー３．／ダコーダおよび／ｌＩコー５を介して人レ
ジスタ／３ｇから、また線／３コー３．／！コーダおよ
び／Ｓコー！を介して加算器／１ｇから入力信号を受取
る。また線コ３２を介してλＢ選択信号も受取る。バイ
ト復号器／変換器２３０は、λＢ選択信号の状態に基い
て、Ａレタス２１３ｇから受歌ったバイトオフセットま
たは加算器ｌダざから礎取った末尾バイト指定な復号す
る。従りてこれらいずれかの場合に特定されるｔつの可
能な状態の７つを選択する３ビット復号器として動作す
る。

さらにその他すべての後続出力線と共に選択された出力
線に出力信号を供給するように復号信号を変換する。出
力信号は、連続的にＢＴＯないしＢＹ？で示す線に供給
され、かつ相補出力信号は、ＢＹＯないしＢＹＡで示す
＃！に供給される。

ＢＴＢＯ信号は、７つの入力信号とし【線ａ３亭に供給
され、かつバイト復号器／変換器コ３０は、線、２３４
に人選訳出力信号を、かつ線２３ｇにＢ選択信号を生じ
る。

Ａ選択信号の存在によりて示されるようにサイクルのＡ
部分の問およびｍｘａｏを介して受信されるタイミング
パルスＴＢＹ人の間、バイトマスク回路コールは、開始
ビットの生じるバイトを形成し、かつ開始バイトラッチ
をセットできる適当な山内を供給する。線ａダコを介し
て受信されるタイ建ング償号ＴＢＹＡＢが生じている間
、バイトマスク回路は、読取りバイトをマスクするすべ
ての線をエネーブルする。Ｂ選択信号によりて生じるサ
イクルのＢ部分および線コダダを介して受信されるタイ
ミングパルスＴＢＹＢの間、相応したラッチ回路は、末
尾ビットに対するビットマスク構造を生じるためエネー
ブルされる。サイクルのＢ部分の間にＴＢＹＡＢの生じ
た際、すべての後続読取りバイトがエネーブルされ、か
つこれらの全体的なマスクは、ビットマスク回路−〇４
！の出力信号を供給することによ−）′ｃ行われる。

バイトマスク回路−一６は、ワードＯとワードｌに適合
可能なラッチを制御するよう艮なりている。この制御を
行うため、付加的なａつの信号が必要である。これら信
号は、線コｌＩ６上のワード選択Ｏ信号と線コミｔ上の
ワード選択ｌ信号である。ワードＯを制御するためのバ
イトマスク回路コ２６出力信号は、ＭＢＹＯＯないしＭ
ＢＹ０７で示され、かつワード／ラッチを制御するマス
ク出力信号は、ＭＢＹｌｏないしＭＢＹ／’７として示
されている。

琳−バイト部分書込み検出器とワード選択器コＳＯは、
線ユ３二上のＳＢＹによって示される琳−バイト書込み
であるかどうか、または線コ３ダ上のＭＢＹ信号により
て示される多バイト書込みであるかどうかを決定する。

線ラダ６上のワード選択Ｏ信号および線コ４Ｉｔ上のワ
ード選択／、信号の供給によりてワード選択も行われる
。詳縦回路を考慮して詳細に説明するようにワード境界
交叉の間、ワード選択回路２３θは、可変書込みサイク
ルのＢ部分の間ワード選択をロックする。

初期ワード選択は、線ユ５乙の入力信号として受信され
るアドレスの最下位ビットを評価して行われる。最下位
ビット位置が０ならば、ワード０が選ばれ、かつ最下位
ビットがｌならば、ワードｌが選ばれる。

ワード境界交叉は、加算器／ダｇにより【線コ！ｆｊに
桁上げ信号が生じた時に行われる。アドレス指定された
ワード内に開始ビットが生じることがシステムの要求で
あるととに注意する。ビットオフセットに対するフィー
ルド長の加算の結果、桁上げが生じた場合、末尾ビット
が／　０３！ＩＡ４　ＩＩピットを越ていることが示さ
れ、それ故にアドレス＋７ワードに生じる。ワード選択
器２ＳＯは、線コロ０を介してＬレジスタ／’７０から
入力な受取り、かつＬレジスタの内容が０ＩＩＣなる時
ｔ−ｍ出する回路を含んでいる。前記のように全６参ビ
ット町変書込みフィールドな選択した結果、段ＬＯない
しＬ５はＯになる。それ故にいかなる開始ピット容動が
あっても、可変フィールドは、次のワードまで延び、か
つワード境界交叉が生じる。ワード選択な四ツクする時
間の選択は、線コ３２ａを介して受信されたλＢ選択信
号を利用して行われる。

可変フィールドが琳−バイト内に生じるか、ま些は複数
のバイトにわたりてζびているかを評価するため、琳−
バイト部分書込み検出器回路コ３０は、Ａレジスタ／３
ｇから入力信号を受取り、その−ム３は線ｌ弘コ−３１
を介し？、Ａダは線／４！コーｌＩａを介して、また人
３は線／弘コー３１を介して受信される。Ｂフィールド
からの信号も受信され、また段Ｂ３の信号は線／！ｒ２
−．３ｍを介し【、Ｂ４１−らに＊　１ｍ　／　！；　
：Ｚ　−’Ｉ　ａを介し【、まりＢＳからは線／！ｆコ
ー３１を介して受信される。ＡフィールドおよびＢフィ
ールドからのこれら入力信号は評価され、かつ開始ビッ
トと末尾ビットが同一バイト内にあることがわかると、
８８Ｙ信号が線コＳコ上発生される。開始ビットと末尾
ビットが別のバイトに生じることがわかると、ＭＢＹ信
号が線コ１４ｃ上生じる。これらの信号ＳＢＹとＭＢＹ
は、ビットマスクの発生を制御するためビットマスク回
路コθダで使用される。

システム動作をブロック図の形で示し、制御信号、タイ
電ング信号およびフィールド選択の相互関係を説明した
ので、本発明の有利な実施例の装置に使われた詳細論理
ブロック図の説明および表現を行う。論理ブロック図に
おいて種々のブロックは、論理機能を実行する市販の回
路で示される。

フラグ表示は、データおよび制御流の方向を示す。

定義のため二進Ｏは、低レベル信号で示され、以下にＬ
で示し、かつ−進ｌは、高レベル信号であり、以下にＨ
で示す。詳細論理ブロック図に使われた論理記号につい
て説明する。

、？７３図は、ＸとＹで示した入力信号を受取る低レベ
ルＯＲ回路の論理ブロック記号を示す。

真の出力端子はＴで示されており、かつ相補出力端子は
Ｃで示されている。この回路は、ＸとＹが両方共低レベ
ルの時、Ｔ出力端子に低レベル信号を生じる。この状態
においてＣ出力端子には高レベル信号が生じる。Ｘまた
はＹ、またはＸおよびＹが高レベルならば、Ｔ出力端子
は高レベル、かつＣ出力端子は低レベルである。

オフ６図は、ＸおよびＹで示す入力端子、Ｔで示す真の
出力端子およびＣで示す相補出力端子を有する低レベル
ＯＲ回路の論理ブロック図である。

この回路は、ＸまたはＹ、またはＸおよびＹが低レベル
の時、Ｔ出力層子に低レベル信号を供給する。ＸとＹが
両方残高レベルの時、Ｔ出力は高しベルであり、Ｃ出力
は低レベルである。

オフ７図は、高レベルＯＲ回路の論理ブロック図であり
、この回路は、ＸとＹ入力信号の一方または両方が高レ
ベルの時、Ｔ出力端子に高レベル信号を生じる。この回
路は、ＸとＹが共に低レベルの時、Ｃ出力端子から高レ
ベル信号を生じる。

才ｉｔ図は、入力端子Ｘと出力端子ＴおよびＣを有する
インバータ回路の論理プ四ツク図記号である。Ｘに低レ
ベル信号が加わると、真の出力信号は低レベルであり、
Ｃ出力が高レベルである。

入力信号が高しさルであると、Ｔ出力は高レベル、Ｃ出
力は低レベルである。

オフ９図は、入力信号ＸとＹおよび出力信号ＴとＣを有
するＥＸＯＲ回路あ論理ブロック図記号である。この回
路は、ＸまたはＹの一方が高レベルの時、Ｔ出力端子か
ら低レベル出力信号を生じる。ＸとＹが両方共像レベル
または両方残高レベルの時、Ｔ出力信号は高レベルであ
り、かつＣ出力信号が低レベルである。

１２０図は、組合せＯＲおよびＡＮＤ回路の論理ブロッ
ク図記号である。この構成においてそれぞれのＡＮＤ回
路の出力端子は、ＯＲ入力端子の１つに接続されている
が、接続は図示されていない。いちばん左のＡＮＤ回路
は、入力信号ＡとＢを受取り、中央のＡＮＤ回路は、入
力信号ＣとＤ／ を受取り、かついちばん右のＡＮＤ回路は、信号Ｅ、Ｆ
およびＧを受取る。それぞれのＡＮＤ回路は、前記のよ
うな低レベルＡＮＤ回路であり、かつＯＲ回路に低レベ
ル出力信号を供給するためには、それぞれ関連する入力
端子すべてに低レベル信号が必要である。動作中この回
路は、ＡＮＤ回路のどれかまたはすべてが条件を満たす
時に、Ｔ出力端子から低レベル信号を供給する。その逆
にどれかのＡＮＤ回路のいずれかの線に高レベル信号が
加わると、当該のＡＮＤ回路は禁止され、かつすべての
ＡＮＤ回路がこのようにして禁止されると、ＯＲ回路ｔ
ｔ、、Ｔ出力端子から高レベル出力信号を生じ、かつＣ
出力端子から低レベル出力信号を生じる。

前記の説明から明らかなように出力端子フラグ表示は、
素子に対して予期された真の入力信号を表わしている。

これら開いたおよび閉じたフラグ表示は、詳細論理をわ
かり易くするためのものであり、かつ本発明または本発
明の実施例で使用できる回路形式を制限するものではな
い。

装置に使われた論理素子の前記説明により、システム全
体の動作説明を考えた場合、当業者は、すでにこれから
説明する詳細論理における種々の組合せを追跡すること
ができる。本発明の理解にさ程役立つとは思われないの
で、可能なすべ【の組合せを詳細に説明するわけではな
い。

オス１図は、琳−バイト部分書込み検出器およびワード
選択回路の詳細論理ブロック図であり、かつ破線ブはツ
クコ３０内に囲んで示されている。

ワード選択は、始めにアドレスの最下位ビット位置によ
りて決められ、このアドレスは、線コ５６を介してイン
バータ３００によって受信される。

／対のＸＯＲ回路３０コと、？　０４ｃｉｔ、７−１”
Ｏとワードｌに対して選択信号を供給する。インバータ
３００の真の出力端子は、線３０４を介し【ＸＯＲ回路
３０コの一方の入力端子に接続され、かつ相補出力端子
は、線３０ｇを介してＸＯＲ回路３０ダに接続されてい
る。最下位アドレスピットがＯであり、それｋよりワー
ドＯの選択を表示した場合、低レベル信号が線ａｊＡｋ
供給され、その結果−レベル信号が線３０４に、かつ高
レベル信号が線３０ｇに供給される。サイクルのＡ部分
の量線コ３コ麿にＢ選択信号は生じず、それによりＡＮ
Ｄ回路３／θに高レベル信号が供給される。この高レベ
ル信号により線３１コに低レベル出力信号が生じ、ＸＯ
Ｒ回路３ｏコと３ｏダに供給される。この構成において
明らかなようにＸ。

Ｒ回路３０２は、両方の入力端子に低レベル信号を供給
され、その結果ＥＸＯに機能は行われず、真の出力端子
に高レベル信号を生じ、かつ低レベル信号を線２４！乙
に生じ、それによりワード選択０のためエネーブル′状
態を提供する。Ｘ０Ｒ３ｏ＋の入力端子における低レベ
ルおよび高レベル信号の組合せによれば、ＥＸＯＲ条件
が満たされ、かつ真の出力端子から低レベル信号が生じ
、かつ相れ、それによりワード選択ｌ線上の高レベル信
号によりワード１選択が禁止される。サイクルのＢ部分
の量線；１３２ａ上ｔｃＢ選択信号が生じ、かつＡＮＤ
回＃！３／θのその他の入力端子が低レベル信号を受取
るものとすれば、ＡＮＤ３１０は切換えられ、かつ線３
１ａｋ高レベル出力信号を供給する。この高レベル信号
はＸＯＲ回路３０コと３０４（Ｋ供給され、かつその結
果出力線２ダふと一１ｇの極性が反転され、それにより
実際にワード選択線がロックされる。アドレスの最下位
ピット位置が、始めに二進ｌであり、それにより奇数ア
ドレスワードの選択が表示されると、線３０４と３θｔ
の信号レベルは反転し、かつ同じ基本人力条件において
低レベル信号がワード選択ｌ出力端子２ダざに生じ、か
つ高レベル信号がワード選択０出力選択線２ダ６に生じ
る。

ワード選択をロックする別の効果は、線ａ３ｇを介して
ＯＲ回路３１ダに供給されるものとして加算器の桁上げ
信号の存在を検出することを含む。

桁上げ信号が存在すると、線２！ｌ；’ｔＫ高レベル信
号高レベル上れｋよりＯＲ＠略Ｊ／４ｋｔ、、１１１３
／６を介してＡＮＤ回路３１０Ｋ低レベル信号を供給す
る。従ってＢ選択信号がＩＩＡコ３ａａにある時、ＡＮ
Ｄ回路３１０は、線３／２に高レベル信号を供給し、そ
れにより前記のようにワード選択がロックされる。ＯＲ
回路３１ダの真の出方端子は、ＡＮＤ回路３／ｌにより
単一バイト書込みかまたは多バイト書込みかを決める際
、線３コ。ｋ真の出力信号を加えるととｋよって使われ
る。桁上げ信号がある時、ＯＲ向絡路３／ダ、ｙｉａｓ
コθに実際に人ＮＤ回路３１ｔを阻止する高レベル出方
信号を生じ、その結果線２３ダ上の低レベル出力信号は
、多バイト書込み状態を表わす。その結果線コ５ａ上の
出力信号８ＢＹは禁止される。

前記のよ５ＫＬフイールドが全体として０ならば１全６
４Ｉビツトワードを書込むことが示され、またいずれか
のピットオアーにットがあれば、ワード選択の必要なロ
ックが行われる。ピットオフセットなしで、フルワード
書込みがある場合、この回路が、特定のアドレスにワー
ド対ワードペースで通常のメモリ書込み動作を行５よ５
に動作することは明らかである。ピットオフセットが指
定され、かつ全６ダピツトである場合、位置ＬＯないし
Ｌ３は、入力信号として線コ１．Ｏａを介し″ＣＡＮＤ
回路３コｌＩｋ供給され、またすべ【がコ進Ｏ状態であ
る時には、低レベル信号な１つの入力信号として線３．
，２４を介してＡＮＤ回路３コｔに供給する。Ｌフィー
ルドの位置ＬｆとＢ３は、入力信号として線コｂｏｂを
介してＡＮＤ回路３コｔに供給される。すべてが２進Ｏ
である時、高レベル信号が、入力信号として線、３３０
を介してＯＲ回路、ｙｉ４Ｉ＜供給される。それ故に低
レベル信号が線３／４に供給されるようになりており、
それＫよりＡＮＤ回路３１０は、線３１コの選択をロッ
クし、同時にＭＢＹ状態であることを実際に検出するた
め、線３コ０に高レベル信号が生じる。

前記詳細な説明から明らかなようにワード、境界交叉用
ワード選択を行５システムを、６４Ｉビツトワード構造
について説明した。／Ａｔビットまでの容量を持りたメ
モリワードに適用するようにシステムを拡張したい場合
には、前記のようＫＡフィールド、Ｌフィールドおよび
Ｂフィールドに６ビツト位置を加えなければならない。

この拡張の結果Ｌ６信号は、線コロ００を介してＡＮＤ
回路３２ｇに供給され、かつ回路は、前記のように動作
する。ワード選択回路においてワード選択０信号は、入
力信号としてＩｍ！コｌＩ６暑を介してＡＮＤＯ路３３
コに供給され、ｌｌ−１６ｖ上の信号によって偶数アド
レスワードの０ないし６３ビット位置を選択するようく
し、またこの信号はＡＮＤ回路３３ダに供給され、線コ
１ＩＡＬ上の信号によりてビット位置６１Ｉないしｌコ
クを選択するようにする。同時に線コ’ＡｔＫ供給され
るワード選択ｌ信号は、線コ１Ｉｔｂを介し″ＣＡＮＤ
回路３３６に供給され、線ユダｔＶ上の出力信号により
て奇数アドレスワードのビット位置０ないし６３を選択
するよ５にし、またこの信号はＡＮＤ回路３．３ｔに供
給され、線−１Ｉ＆Ｌ上の出力信号によりて６ダないし
ｌａコクット位置を選択するようにする。

線ｌダニ−６を介して受信されたＡ６信号は、線１４４
２−４ｍ１　を介してインバータ３’１０１１Ｃ供給さ
れ、このインバータは、これに応じ【ワード選択を行５
゜ ＳＢＹ状態またはＭＢＹ状態の選択は、６４Ｉビツトワ
ードについ【はＸＯＲ回路３！ｒＯ，３！ｒコおよび３
Ｓダにより【行われ、かつｌユｔビットワード７オマツ
トに拡張する場合にはＸＯＲ回路３Ｓ６を加え１行われ
る。ＸＯＲ回路は、Ａフィー゛ルドとＢフィールドの同
様な配列のビット位置に応答するよ５になりており、か
つそれぞれ組合わされたビット位置が等しい時、ＡＮＤ
回路３／ｌに低レベル信号を供給する。同じ配列のビッ
ト位置のすべての比較の結果相違し【いたならば、ＡＮ
Ｄ回路ａｔｔｒは阻止され、かつＭＢＹ状態は、線コＳ
ダ上の低レベル信号により【選ばれる。これに関してＸ
ＯＲ回路３５０は、それぞれ線ｌダコー３ｍおよびｌよ
一−３ａを介して人３およびＢ３信号を受吹る。両方の
信号が高レベルであるか、または両方の信号が低レベル
であると、ＥＸＯＲ条件は満たされず、かつ８３！ｉｔ
上の出力信号は低レベルである。信号が相違していると
、ＸＯＲ回路は、線３３ｇ上に高レベル信号を生じ、そ
れによりＭＢＹ状態が示される。同様にＸＯＲ回路３３
コは、それぞれ線／ダコーダ麿と１Ｓ２−弘１を介して
受信したムダおよびＢ４’ビットを評価し、かつ線３６
０に出力信号を生じる。ＸＯＲ回路３！ｆＩＩは、それ
ぞれ線／Ｊココ−ａとｌｌｆ−一５１　を介して受信さ
れたＡ５およびＢ５ビット位置を評価し、かつ線３６コ
に出力信号を生じる。その代りに／コＳピッド位置デー
タワードに対しＣＸ０Ｒ３５６は、それぞれＩＩｌダー
ー６暑および１３−一６暑を介して受信されたＡ６およ
びＢ６信号を評価し、かつ線３６４ｃ上に出力信号を生
じる。すべてのＸＯＲ回路３！；０　、３！ｆ２　、３
！ｒダおよび使われた場合には３Ｓ６が、同じ配列のビ
ット位置の等価を表わす低レベル出力信号を生じた場合
、ＡＮＤ回路３／ｇは、条件を満たし、かつＳＢＹ条態
が選ばれ、それによりすべての書込みが単一バイト内に
あることが表示される。

オココ図のうち才２２１図は、オコー図に示すように配
置した際、開始ビット復号器／変換器−００、末尾ビッ
ト復号器／変換器コ０６およびビットマスク回路−〇４
！に関する詳細論理装置を含んでいる。

ビットオフセットは、ＡＮＤ回路３１０，３１２および
３ｇ４１によりて復号される。ＡＮＤ３ざ０は、線／ダ
ニー〇上のＡ７人力信号を受取り、ＡＮＤ、３ｇコは線
／ｉ−／上のＡ／入力信号を受取り、またＡＮＤ３１は
線ｌ≠コーコ上の人コ入力信号を受取る。これら復号器
ＡＮＤ回路の真のおよび相補出力端子は、回路の変換器
部分の入力信号として使われ、この女換器部分は、３ｔ
ｂで示すＡＮＤ回路ｈｏ、３ｒｇで示すＡＮＤ回路Ａ／
、３９０で示すＡＮＤ１０Ｒ回路Ａコ、回路ココ示すイ
ンバータ人３゜３９亭で示すＡ　Ｎ　Ｄｌｏ　１回路人
弘、３ゾロで示すＯＲ回路Ａ！、および３９ｇで示すＯ
Ｒ回路人４から成る。ＡＮＤ３ＫＯの真の出力端子は、
１つの入力信号とし【線ダＯＯによりてＡＮＤＡ＆、７
ｔＡ。

ＡＮＤ１０ＲＡコ３？θおよびＡＮＤ１０ＲＡ４’３ｑ
！　Ｋ接続されている。ＡＮＤ３ＩＯの相補出力端子は
、ｆｌＡＩＩθ−を介して０ＲＡ４．３９ｔ　Ｋ接続さ
れている。

ＡＮＤ３ｔ：１の真の出力端子は、ｌの入力として線ダ
０４ｔを介してＡＮＤＡＯ３ｔル、ＡＮＤＡＩ３１ｇ。

ＡＮＤ１０ＲＩ３？０＃よびＡ４ｃ３？ｌＣ接続されて
いる。ＡＮＤ３ｔ２の相補出力端子は、入力とし℃線４
！０６を介してＯＲＡ４３９ｇとＯＲ人ｂ３９１Ｗｃ接
続され【いる。ＡＮＤ３ｔ’ｌの真の出力端子は、線−
１ＩＯｇを介してＡＮＤ１０３ｔＡ、ＡＮＤＡＩ３１ｇ
。

ＡＮＤ１０ＲＡコ３ヂ０、インバータ１３３９２および
ＡＮＤ１０ＲＡ４！、？デｌＩ　Ｋ接続されている。ｋ
ＮＤ３ｔダの相補出力端子は、入力として線ダｌＯを介
してＯＲｋ！；３９１．およびＯＲＡ４３９ｇ・に接続
されている。

エネーブル信号は、エネーブル入力とじて線２０２１１
を介して復号１１ＡＮＤ回路３ＭＯ，３ｔコおよび３１
１Ｉ−に供給される。

例示のため７つの標本ビットオフセットが回路に加えら
れる。−進／１０である６つのビットオフセットを仮定
すると、人０が低レベル、Ａ／が高レベル、かつ人コが
高レベルであることは明らかである。先行ビットが復号
されているので、変換の結果位置６と７は、書込み状態
、位置０ないしょはマスク状態な示している。先行ビッ
トがバイト内に生じたならば、７ビツト位置は、必然的
に書込まれなければならず、かつ復号または変換なしに
書込み状態に強制される。０ＲＡ４３９ｔ　の制御によ
り６ビツト位置を考えれば、線１１０−の信号が高レベ
ル、線ダｌＯの信号が低レベル、かつ線ダ０６の信号が
低レベルであることがわかる。

どの回路は、どの入力端子に高レベル信号が生じても、
相補出力端子に高レベル信号が生じるように動作し、か
つ書込み状態が存在し、従りて信号表示ＢＴ人６が存在
することを表わす。次に０ＲＩＪ３９４によりて制御さ
れた５ピット位置を考えれば、１ｌＡｌｌ−１０に生じ
る信号が低レベルであり、かつ１ＩＩ４Ｉ−０４に生じ
る信号が低であることがわかリ、それにより低レベル信
号ＢＴＡ＆が生じ、かつマスク状態が存在することが示
される。ダビット位置は、ＡＮＤ１０ＲＡダ３デダ　に
よりて制御され、この人ＮＤ１０Ｒは、この例において
線ダ００の低レベル信号、線ダθダの高レベル信号およ
び線グＯｇの高レベル信号な受取る。これら入力ＡＮＤ
回路はいずれも条件を満たさず、その結果低レベルＢＴ
Ａ４’信号によりてダビット位置はマスクされる。３ピ
ット位置は、＠’Ｉθｔを介して高レベル信号な受取る
インバータＡ３３９コによりて決まり、その結果低レベ
ル出力信号ＢＴＡ３が生じる。

線ダＯざの高レベル信号およ廊線ダＯＯの低レベル信号
を受取る。入力ＡＮＤ回路のいずれも条件を満たさない
と、低レベル出力信号ＢＴＡコが生じる。ｌビット位置
は、ＡＮＤＡ／３ｇｇによりて制御され、このＡＮＤは
、線ダＯダの高レベル信号および線１Ｉｏｔの高レベル
信号を受取り、その結果低レベル出力信号ＢＴＡ／が生
じる。θビット位置はＡＮＤＡＯ，７ざ６によりて決ま
り、このＡＮＤは、線４ｃＯｇの高レベル入力信号、線
ｔＩＯダの高じる＠この例において明らかに７ビツト位
置は強制的に書込み状態になり、６ピツト位置は、書込
み状態を表わす高レベル信号を発生し【おり、かつビッ
ト位置Ｏないしょは、マスク状態を表わす低レベル信号
を生じる。当業者は、種々の信号組合せを図示した回路
に適応して所望の結果を得ることができるので、ビット
オフセットの全組合せを説明する必要はない。

矛／４！図のプ譚ツク図で説明した末尾ビット復号器／
変換０コ０６は、それぞれ線１！；２−０のＢＯ。

線／！ココ−のＢ／および線！３コーコのＢコを受取る
復号器ＡＮＤ回路ｌＩコ０．ｌＩココおよびｌＩコダ、
およびＡＮＤＢＯＩＩコ１ＡＮＤＢ／４ｔ＝ｆｆ、ＡＮ
Ｄ１０ＲＢａダ３０、インバータＢ３弘３コ、ＡＮＤ１
０ＲＢダ弘３１Ｉ。

０ＲＢｊ−ダ３１０ＲＢＡダ３ｔおよびインバータＢ７
　　。

ダｌＩＯを含む変換器回路から成る。エネーブル信号は
、線２０−１を介してすべての復号器ＡＮＤ回路ダコＯ
，ダココおよびダａ３に、かつ直接インバータＢ７弘４
１０に供給され、その結果低レベル出力信号ＢＴＢりが
生じる。λＮＭ−〇の真の出力信号は、線ダ４１２を介
してＡＮＤＢ０１コＡ、ＡＮＤ１０ＲＢコ４ｃ３０　、
　ｔ’ｊよびＡＮＤ１０ＲＢ４Ｃ１４ＣＫ供給される。

相補出力信号は、線ダダダを介して０ＲＢｂＱ−３１に
供給される。ＡＮＤダニ−の真の出力信号は、入力とし
てａｙ４Ｉｔを介Ｌ　てＡＮＤＢＯ’ｌ１４．ＡＮＤＢ
／ｌＩコｇ、ＡＮＤ１０ＲＢコダ３０およびＡＮＤ１０
ＲＢ４’４（、？ダに供給される。相補出力信号は、ｔ
ｓｌＩＩＩｔを介して０ＲＢｊダ３６および０ＲＢＡケ
３ｔに供給される。

ＡＮＤ回路ダコダの真の出力信号は、入力として線１Ｉ
ｓｏを介してＡＮＤＢＯダコ１ＡＮＤＢ／４！コｇ。

ＡＮＤ１０ＲＢコ１Ｉ３０．インバータＡ３３９コ　お
よびＡＮＤ１０ＲＢ＋＋３４’　に供給される。相補出
力信号は、入力としてＳダよコを介して０ＲＩＩダ３秦
および０ＲＢｂ／Ａ３ｇ　Ｋ供給される。

才９図に関して説明した末尾ビットの例を提供し、末尾
ビットがｌピット位置に生じるものとすれば、θビット
とｌピット位置につい【高レベル信号が生じ、これらａ
ビットの書込みを表示し、ビット位置ユないしりに対す
る低レベル信号は、マスク状態を表わす。Ａフィールド
とＬ７４−ルドの加算の結果、Ｂフィールドに末尾ピッ
）十／が生じる。その結果２進０１０が、それぞれＢＯ
。

Ｂ／およびＢｊとして得られる。願にビット位置を考察
すれば、ｌｓダＩＩ６の高レベル信号によって、それぞ
れθビットおよび７ビツト位置に対して、ＡＮＤＢＯ４
（２４が高レベル出力信号ＢＴＢＯを生じ、ＡＮＤ回路
Ｂ／ｌＩコｌが高レベル出力信号ＢＴＢ／を生じること
は明らかである。ａビット位置については線４Ｉ５０の
低レベル信号と１ｍ＋ダ一の低−レベル信号により【、
ＡＮＤ１０ＲＢユ弘３０が低レベル信号ＢＴＢコを生じ
る。ｍ４！ｓｏを介してインバータＢ３ダ３．２に供給
される低レベル信号によりて、低レベル出力信号ＢＴＢ
３が得られる。

同様に線ダ３０を介してＡＮＤ１０ＲＢ４！ダ３ダに供
給される低レベル信号によりて、低レベル出力信号ＢＴ
Ｂ４’が得られる。５ビット位置については信号によっ
て、低レベル出力信号ＢＴＢ５が得られる。同様に１１
１３２を介して０ＲＢ４’１３ｔ　Ｋ供給される高レベ
ル信号は、低レベル出力信号ＢＴＢ６を生じる。前記の
ようにエネーブル信号によってインバータＢｌダθは、
低レベル出力信号ＢＴＢりを生じる。回路の動作のその
他の例は、当業者にとりて明らかであり、かつあらゆる
組合せについて詳細に説明する必要はない。

このような説明から明らかなように、先行ビットと末尾
ビット＋ｌの復号および変換は、大体において同時に行
５ことができる。ビットマスク構造の実際の発生は、前
記のタイミングおよび制御パルスによって制御される。

オｌダ図のブロックで説明したビットマスク回路２０１
１−Ｔｔｔ、　ＡＮＤｌｏＲｌｆｆ１路；１０１１−０
．２０１１−／。

２０４Ｉ−コ、２０１７−３．−〇ダーク、コｏｔｉ、
−，ｔ　、コθダー６およびコＯ’ｌ−７から成る。そ
れぞれのビットマスク回路は、３つの入力ＡＮＤ回路を
有し、いちばん左のＡＮＤ回路は、先行ビットマスク構
造を発生するために使われ、中央のＡＮＤ回路は、ｔビ
ット読取りバイトマスクを生じ、かつ右側のＡＮＤ回路
は、末尾ビットマスク構造を生じるために使われる。こ
れらの回路装置は、左側ＡＮＤ回路のためどの入力信号
も使わない７ビツト位置を除いて同一である。・この信
号が無いので、出力信号ＭＢＴ７は、強制的に前記のよ
うに先行ビットの評価の間書込み状態を表わす高レベル
出力状態になり、それぞれの出力線ＭＢ　Ｔ　Ｏないし
ＭＢＴりは、すべてのｇビットラッチの同配列ビット位
置を供給するために使われ、動作のため選ばれたラッチ
は、バイトマスクに依存する。

ビットマスクの発生は、部分ワード書込みおよび７Ａ／
ワード書込み両方について行われる・ビットオツセット
がＯであり、かつＬフィールドにおいてツルワードが指
定された時、アドレスワードが書込まれ、かつアドレス
十ｌワード全体がマスクされる。部分ワード書込みビッ
トマスクは、書込むべきフィールドすべてが琳−バイト
に生じない場合、ａ段階に分けて発生される。拳−バイ
ト内に書込むべきフィールドについて、タイミングおよ
び制御は、後で詳細に説明するように、Ｂ相の間にビッ
トマスクな発生するように行われる。

前記の説明から明らかなようＫＳＢＹ信号は、人３とＢ
ｊが同一、かつＡダとＢ４Ａが同一、かつＡ！ｆとＢｊ
が同一である時にだけ低レベルである。

どこかのビット位置に相違があると、書込むべきフィー
ルドは、単一パイＦを越えて延びている。

この時ＳＢＹ信号は生じず、かつＭＢＹ信号が制御のた
め発生される。タイミング制御は、サイクルのＡ部分の
間タイミングを制御するＡＮＤ１０Ｒ弘６６、サイクル
のＢ相の間タイミングを制御する線ダク６、および読取
りバイトのためマスクを発生するＡまたはＢタイζフグ
を制御する線２１ユによって行われる。線ａｓ４！のＭ
ＢＹ信号が低レベルであり、かつ線−〇ｔのＴＢＴＡ信
号が低レベルである時、ｆｉｌＩ７コ上の回路１Ｉ６６
の出力は低レベルであり、それによりビットマスク回路
２０’ｌ−０ないし一〇ダー６の左側のＡＮＤ回路はす
べてエネーブルされ、それにより供給された入力信号ｋ
Ｏ，ＡＩおよび人、２に応答して出力信号ＭＢＴＯない
しＭＢＴりが発生できる。ＭＢＹ信号が高レベルであり
、それにより多バイト書込み動作ではないことが表示さ
れた場合、関連したＡＮＤ回路は阻止され、かつビット
マスク回路は、タイミングサイクルのＡ部分の量子動作
になる。例えあるにせよマスクが先行および末尾ビット
に対して同時に発生されるように、先行ビットと末尾ビ
ットが同じバイト内にあるので、このことが必要である
。サイクルのＡ部分の量線２／コにＴＢＴＡＢ信号が生
じると、ビットマスク回路のすべての中央ＡＮＤ入力端
子にエネーブル信号が生じ、かつ先行読取りバイトに対
してｇビットマスクが発生される。同様にサイクルのＢ
部分の間ＴＢＴＡＢ信号が生じると、末尾読暇りバイト
に対し【ｇビットマスク信号が発生される。線コノ０Ｋ
ＴＢＴＢ信号が生じると、ビットマスク回路のすべての
右側ＡＮＤ入力回路に線ダク６を介してエネーブル信号
が発生され、それにより変換された末尾ビット＋／！ス
ク状態の転送が可能になる。単一バイト書込み状態であ
ることが検出された場合、ＳＢＹ信号が、回路ダ６６の
入力として線コＳコに生じる。ＴＢＴＢ時間の開回路ダ
６６は、エネーブルされ、かつ線ダクコに低レベル信号
を生じ、それにより線１Ｉ７４の信号によりてエネーブ
ルされた末尾ビットマスク状態の設定と同時に、先行ビ
ットに対するマスク状態の設定が可能になる。

これまでに先行読東りデータバイト、開始ビットが配置
された開始部分書込みデータバイト、末尾ビットが配置
された末尾部全書込みデータバイトおよび末尾読取りデ
ータバイトを発生するための種々のマスクビット構造お
よびタイミング制御について詳細に説明した。バイトマ
スク発生の詳細についての説明が残りている。

才２３図を通してオニ３麿図は、１２３図に示すように
配置すれば、才／４’図に関して説明した開始／末尾バ
イト復号器／変換器２３０およびバイトマスク回路コニ
ｔ６の詳細論理回路図を含んでいる。回路の復号器／変
換器部分は、供給されたタイミングおよび制御信号に応
答して、マスクすべき先行ビットおよびマスクすべき末
尾ビット両方についてマスク発生制御信号を供給するよ
うに動作する。これは、バイトマスク信号がｇビットラ
ッチ回路をエネーブルするために便われ、かつ琳−バイ
ト書込み状態には関連しないので、回路の重複なしに動
作する。

回路の復号部分は、線／ダコー３のＡ３信号または線／
！ｒ２−３のＢ３信号を変換するＡＮＤ１０Ｒ回路３０
０，１１１／Ｑコーダの人ダ信号または線／ｊコーダの
Ｂダ信号に応答するＡＮＤ１０ＲｊＯコ、および線／ｌ
Ｉコー！の人！信号または線１３コーＳのＢ３信号に応
答するＡＮＤｌｏＲｊＯＩＩから成る。エネープル信号
は、入力として線２０コを介してこれら復号回路すべて
に供給され、かつインバータＳ０６の出力信号は、先行
バイトオフセットを復号するか、または末尾ビットを復
号するかを制御する。

インバータ！；０６は、線コ３コ上のＡＢ選択信号を受
信し、この信号は、サイクルのＡ部分の間高レベル信号
である。その結果線３０ｇの相補出力は低レベルであり
、かつ信号Ａ３．Ａ＋およびＡ３の復号を可能にする。

この時間中に線Ｓ１０の信号は高レベルであり、かつＢ
フィール・ドの復号を禁止する。ＡＢ選択信号が変化の
際サイクルのＢ部分に切換わりた時、出力信号は反転し
、かつ線５１０上の低レベル信号は、この時Ｂフィール
ドの復号な可能にし、かつＡフィールドを禁止する。

回路の変換器部分は、ＡＮＤＢＹＯ＆／２．ＡＮＤＢＹ
／！；／’１．ｋＮＤ１０ＲＢＹ２Ａ；／＆、イｙ　／
＜　−ｆｉ　ＢＹ３！ｒｌｔ。

ＡＮＤ１０ＲＢＹｌ！２０．０’ＥＬＢＹ！ｆ！ｆココ
、０ＲＢｉ、ｔコダおよびインバータＢＹ７！ｉ’２Ａ
の回路から成る。

ＡＮＤｌｏＲｌｏｏの真の出力は、入力として線３コｔ
を介してＡＮＤＢＹＯ＆／コ、ＡＮＤ１０ＲＢＹ２ｊ／
ＡおよびＡＮＤ１０ＲＢＹＩコＯに供給される。相補出
力は、１つの入力信号として線Ｓ３０を介して０ＲＢｉ
＆コダに供給される。ＡＮＤｌｏＲ，Ｉ−Ｏコの真の出
力信号は、入力信号として線３３２を介し【ＡＮＤＢＹ
７．ＡＮＤＢＹ／、ＡＮＤ１０１’ＬＢＹユ　およびＡ
ＮＤ１０ＲＢｙ＋＜供給される。相補出力は、入力信号
として線！；３１Ｉを介して０ＲＢＹ、ｔおよび０ＲＢ
Ｙ＆に供給される。ＡＮＤ１０Ｒ５０＋の真の出力信号
は、入力信号とし【線Ｓ３６を介してＡＮＤＢＹＯ，Ａ
ＮＤＢＹ／、ＡＮＤ１０ＲＢＹコ、インバータＢＹ３お
よびＡＮＤｌｏＲＢＹＩＩに供給される。相補出力は、
入力信号として線！；３ｇを介して０ＲＢＹ５およびＯ
ＲＢ’ｌｌに供給される。インバータＢＹ７Ａ；２４は
、エネーブル信号を受取り、かつ先行バイトマスクな発
生するため使われる変換器回路の相補出力信号および末
尾バイトマスクな発生するため使われる相補出力信号を
通過させる。

バイトマスク発生回路は、一つの入力ＡＮＤ回路を持っ
た５１Ｉりを除いてそれぞれ人力に３つのＡＮＤ回路を
持９たｇつの人ＮＤ１０Ｒ回路２１Ｉ０、！；４！／、
！ｒ’Ａコ、Ｓダ３．Ｓダダ、Ｓダｔｕｔダ６およびｊ
ダ７から成る。

先行ベイトマスクまたは末尾バイトマスクの発生の選択
は、ＡＮＤ１０Ｒ回路ｊｊＯ，ＡＮＤ　回路！！２およ
びＡＮＤ回路よよダに制御されて行われる。エネーブル
信号は、これらすべ【の制御回路に供給され、これら回
路の動作をエネーブルする。

ＡＮＤｊ；！！−２は、線ユ３６のＡ選択信号および線
コダコのＴＢＹＡＢ信号を受取る。線ＳＳ６の合成出力
制御信号は、それぞれのバイトマスク回路の右側のＡＮ
Ｄ回路に供給され、かつ先行読覗りバイトのためバイト
マスク位置の発生をエネーブルする。ＡＮ］ｌ！ｆ４ｃ
ハ、線２３ｇ（１）Ｂ選択信号および線コ１ＩＪＩＦ）
ＴＢＹＴＢ信号を受取ケ、合成出力信号は、線５−ｓｒ
を介してバイトマスク回路の左側のＡＮＤ回路に供給さ
れる。ＡＮＤｊ、ｔ！は、サイクルの部分の間エネーブ
ルされ、かつこの出力信号は、末尾読取りバイトの発生
をエネーブルする。

ＡＮＤ１０Ｒ回路ＳＳＯは、線コダＯのＴＢＹＡを受取
り、この信号は、線２３４のＡ選択信号と組合せて、出
力線３６θにエネーブル信号を生じ、それにより先行ビ
ットが配置されたバイトの選択ができる。信号は、バイ
トマスク回路の中央のＡＮＤ回路に供給される。サイク
ルのＢ部分の間線コｌＩ４！のＴＢＹＢ信号と線コ、３
ｔのＢ選択信号によりて、エネーブル信号が線３６θに
供給され、それにより末尾ビ・ットが配置されたバイト
の識別が行われる。

それぞれの変換器回路の相補出力信号は、バイトマスク
回路の関連段の右側のＡＮＤ回路、および次の順のバイ
トマスク回路の中央のＡＮＤ回路に供給され、但しこれ
は最終状態なのでインバータＢＹ？、Ｉｉ’、２Ａは除
外する。それぞれの変換器回路の真の出力端子は、バイ
トマスク回路の関連した段の左側ＡＮＤ回路と中央ＡＮ
Ｄ回路、および次に高次のバイトマスク回路の左側ＡＮ
Ｄ回路に接続されており、ここでもこれ以上高次の関連
バイトマスク回路はないのでインバータＢＹ７ｊコロは
除外する。前記以外に装置は対称的であり、かつ図を参
照する以外のそれぞれの接続を識別する必要はなく、当
業者にとつて回路が互いにどのような関係を有しかつ動
作するかは明らかである。その他の終了状態は、最低次
のバイトマスク回路３ダ０に線コ３・参の信号ＢＴＢＯ
を供給することによりて生じる。

バイトマスク回路が前記のように起動された時、信号は
、ｔビットラッチ回路を種々のマスクビット状ａｒｃ応
じてセットできるようにする。前記のよ５にシステムは
ワード境界交叉を提供するので、２つのワードのどちら
が今考瀘されて（ζるかを選択しなければならない。偶
数ワードに対する出力）選択は、ＡＮＤ回路！ｇｏ、ｓ
ｇｉ、；ざコ、３ざ３゜３ｇダ、ｓｔｓ、ｓｔｂ、ｓｔ
りによりて行われ、これらそれぞれのＡＮＤ回路は、線
、２＋Ａ上のワード選択θ信号によりてエネーブルされ
る。同様にそれぞれのマスクバイト回路５グＯないしょ
ダクは、オコ組のＡＮＤ回路！９０．！；９／、！デコ
、３デ３゜！９’ｌ、！ｌ；９！ｆ、！ゾロ、３９７に
接続きれたそれぞれの出力端子を有する。この後者の岨
のＡＮＤ回路は、線２’ｌｔに供給されるワード選択／
によりてエネーブルされる。ワードアドレスの評価によ
りて得られた初期ワード選択によりマスクバイト回路の
出力の選択が行われ、かつこの選択が前記のようなワー
ド選択線のロックにより別のワードに変化できることは
明らかである。

本発明の実施例の前記の詳細な説明から明らかなように
、種々の状態の目的が達成されている。

例えば１２ｇピットワード容量にシステム容量を拡張す
るため、前記のようＫＡフィールド、　Ｌフィールドお
よびＢフィールド［ビット位置を加えることが必要であ
る。バイト内のビット数を変化ないものとすれば、回路
は図示されたものとしてそのままである。しかしバイト
マスク回路は、変形し、付加的な数の回路を加え、選ば
れたワード容量に会わせなければならない。′必要なｔ
ビットラッチ回路も加えなければならない。余分な容量
のための付加的な復号および変換は、前記のものと同じ
システムに従い、かつ当業者にとってはすでに明らかで
ある。従りて付加容量についての詳細な回路は示されて
いない。もちろん一層少ない容量しか必要ないならば、
部品の省略によりて回路は筒塔になる。

図示した実施例は、マスク構造を保持するためｔビット
ラッチ出力回路を使用する。システムは、読取り動作の
間、読取りデータビットとマスクビットを混合するよう
に等しく動作でき、かつ合成ビット組合せを記憶鉄量の
入力信号として使用できる。本発明の実施例について説
明したが、特許によって保接すべきものは、特許請求の
範囲に記載されている。

【図面の簡単な説明】

ＩＰ／図は、一つのメモリ・ワード又は複数のメモリ・
ワードに於けるデータ・ビットの可変フィールド部分書
込みマーリングな行なう、本発明を組込んだデータ処理
システムの簡略化されたブロック図である。 オコ図は、ワード境界が交叉しない場合の、可変フィー
ルド部分書込みマーリングのためのデータの流れを示す
。 才３図は、ワード境界が交叉する場合の、可変フィール
ド部分書込み動作を示す。 才り図は、本発明の具体例に於て用いられるデータ会ワ
ードのフォーマットを示す。 才Ｓ図は、大制御又は人フィールドとして特定されたビ
ット・オフセット指建のフォーマットを示し、それは書
込まれるべき可変フィールドのスターティング・ビット
のデータ・ワードに於ける位置を特定する。 オ６図は、Ｌ制御のフォーマットを示し、それは書込み
ビット・フィールド長を規定し、Ｌフィールドと称する
。 才り図は、Ｂフィールドと称するＢ制御のフォーマット
を示し、マスクされるべき追従するビット位置のスター
トを規定する。 才ｇ図は、人フィールド、Ｌフィールド及びＢフィール
ドの相互関係を示す。 オデ図は、−データ・ワード内での選択された可変フィ
ールドの書込みを示す一例である。 オフ０図は、人フィールドに於て特定されたビット・オ
フセット及びＢフィールドに於て特定された後続ビット
＋ｌのためのビット・マスク構成、ＩｐＨ図は、Ａフィ
ールドのバイト・オフセラ列されて、本発明を組込んだ
データ処理システムの部分の簡略化されたブロック図を
示す。 才１３図は、プログラム可能なリクエストの際−メそり
・ワード又は複数ワードに於°けるデータ・ビットの可
変フィールド部分書込みマーリングな行なうための改良
されたシステムの機能を行なうのに用いられる様々な制
御及びタイぐング信号た如くに配列されて、可変フィー
ルド部分書込みデータ・マージ・マスク・システム及び
入力制御のプ四ツク図を示す。 、ＩＦｉｓ図は、低ＡＮＤ回路のための論理プ党ツク符
号である。 オフ６図は、低ＯＲ回路のための論理ブロック図である
。 才ｌり図は、高ＯＲ回路のための論理ブロック図である
。 才／を図は、インバータ回路の論理ブロック図である。 才ｌ？図は、婢他的ＯＲ回路のための論理プ諺ツク図で
ある。 、？−〇図は、ＯＲ及びＡＮＤ回路の結合のためた如く
配列されて、畢−バイト部分書込み検知器とワード選択
回路網の詳細な論理プ四ツク図を構配列されて、スター
ティング・ビット・デ為−ダ／翻訳器、後続ビット・デ
コーダ／翻訳器、及びビット・マスク回路網のための詳
細な論理配列を配列されて、スターティング／後続バイ
ト・デコーダ／翻訳器及びバイト・マスク回路網の詳細
な論理回路図を構成する。 符号の説明 ＩＯ＝プロセッサおよび制御部、ｌコニメモリＶＸｆ１
、／ｌ：制御部、／ｌ：ＶＦＭ、／１０ニアドレス選択
回路、ｌ／コニ読取りレジスタＥ１／／ダニ読取りレジ
スタＯ％／／、ｆ：Ｙルチプレクサ、／ＪＩＩ：読取り
データインターフェース、／２６：書込みデータマルチ
プレクサＥ、／−３：書込みデータマルチプレクサθ％
／３０　：書込みデータインターフェース、／３’ｌ：
書込みデータレジスタ、７３ざ：Ａレジスタ、／ｌＩＯ
：Ｌレジｘｐｓ　／１Ｉ４４：ＶＦＭ％／ｌＩｔ　：加
算器、ｉｓｔ：書込みレジスタＥ、／４４Ｉ：書込みレ
ジスタ０、−〇〇：ＷＪ始ビット複ビット復号器／変換
器Ｉ：ピットマスク回路、２０１．：末尾ビット復号器
／変換器、２／’Ｉ、コ／４．２／ざ、２−〇、コλコ
。 ２２Ｑ−：バイ・トラッチ回路、−一６：バイトマスク
回路、コ３０：開始／末尾バイト復号器／変換器１．Ｚ
＆Ｏ：琳−バイト部分書込み検出器およびワード選択器
、 査１を矢罫′し７．ｌワーに　　　　　　　　　　　　
　　　　　　イ島竜欠７匹λ！ワーＵ′Ｍ！ｌＹＯ２Ｍ
ＢＹ０３　　　　　　　　Ｍ８ＹＯ４＾８８！Ｌ Ｍ８ＹＯ５Ｍ８ＹＯＧ　　　　　　　　ＭＢＹ０７ＦＩ
Ｇ、２３ｃ 手続補正書（方式） ％式％ １、事件の表示 特願昭５７−５５１号 ２、発明の名称 可変フィールド部分書込みデータ・マージ・マスク・シ
ステム ３、補正をする者 事件との関係　　　特許出願人 東京建物ビル（電話２７１−８５０６・８７０９）５補
正命令の日付 昭和５７年４月９日（５７・４・２７発送）７補正の内
容

Claims (1)

1. 【特許請求の範囲】 〔ｌ〕３メモリ・ワードを読取り、そして書込むための
   読取り及び書込み回路網を有するアドレス可能な主メモ
   リを持ったメモリ・システムに於て、予定されたアドレ
   ス可能なメモリ位置に記録されたデータ・ワードに於て
   読取られるべきデータ・ビットのフィールドを示すフィ
   ールド規定信号を受信する入力手段、 上記入力手段に接続されて、上記フィールド規定信号に
   よりて指定されたとぎ、上記データ・ワードに於て変罠
   されるぺぎでない全てのピット位置に関してマスク信号
   を与える、マスク・ビット発生手段、及び 上記マスク・ビット発生手段に接続されて、上記マスク
   信号に対応して上記メモリ位置に於けるデータ・ビット
   に、書込まれるべきデータ・ビットをマージするマージ
   ング手段、 を含んでいる可変フィールド書込み制御システム。 〔コ〕　上記入力手段が、 アドレスされたメモリ・ワードに書込まれるべき可変ビ
   ット・フィールドに於けるスターティング・ビットの選
   択されたビット位置を表示するスターティング・ビット
   ・オフセット信号を受信するスターティング・ビット受
   信手段、 書込まれるべき選択された可変フィールドに於けるピッ
   ト位置の数を表示するフィールド長信号を受信するフィ
   ールド長受信手段、 上記スターティング・ビット受信手段と上記フィールド
   長受信手段とに接続されて、書込まれるべき選択された
   可変フィールド長ビット・グルービングに於けるラスト
   ・ビットを表示する後続ビット信号を与える、後続ビッ
   ト決定手段、を有する上記（１）記載の可変フィールド
   書込み制御システム。 〔３〕　　上記後続ビット決定手段が、スターティング
   ・ビット・オフセット信号と上記フィールド長信号とを
   数置的に加算して、後続ビット＋７位置を表示する合計
   信号と、上記選択された可変フィールドに関するキャリ
   イ信号とを与える加算手段、 選択された可変フィールートがアドレスされたデータ・
   ワードのビット位置の限界を越えて延長し、且つ次の遂
   次アドレスに記録されたデータ嗜ワードに対するワード
   境界の交叉カー化ずることを表示するキャリイ信号を与
   えるキャリイ信号出力手段、上記加算手段に接続されて
   、書込まれるべき上記選択された可変ビット・フィール
   ドに追従する最初のピット位置の選択されたバイトに於
   けるピット位置を表示する後続ビット＋ノ信号な与える
   後続ビット十／出力手段、及び 上記加算手段に接続されて、選択されたアドレスされた
   データ・ワード又は次順位の選択されたデータ・ワード
   の、上記後続ビット＋／が位置づけられているバイトの
   バイト位置を表示する後続バイト信号を与える後続バイ
   ト出力手段、を含んでいる上記（９）記載の可変フィー
   ルド書込み制御システム。 〔リ　上記スターティング・ビット受信手段が、書込ま
   れるべき上記選択された可変ピット・フィールドの選択
   されたバイトに於けるスターティング・ピット位置を表
   示する上記スターティング・ビット信号の内の選択され
   た最初のものを受信するビット・オフセット手段、及び 上記スターティング・ビットが書込まれるべきバイトの
   選択されたデータ・ワードに於けるバイト位置を表示す
   る上記スターティング・ビット信号の内の選択された１
   −，２のものを受信するバイト・オフセット手段、 を含んでいる上記〔Ｊ記載の可変フィールド・書込み制
   御システム。 〔９上記マスク・ビット発生手段が、 上記スターティング・ビット受信手段に接続されて、上
   記スターティング・ビットに先立つ【生ずる上記アドレ
   スされたメモリ会ワードに於ける全てのピット位置く関
   してリーディング・マスク信号（ｌｅａｄｉｎｇ　ｍａ
   ｓｋ　ｓｌｇｎａｌｇ）　　を発生するリーディング・
   マスク発生手段、 上記後続ビット決定手段に接続されて、上記後続ビット
   の後に生ずる上記アドレスされたメモリ・ワードに於け
   る全てのピット位置に関して後続マスク信号（ｔｒａｉ
   ｌｉｎｇ　ｍａｓｋ　ｓｉｇｎａｌｍ）を発生する後続
   マスク発生手段、 を含んでいる上記（９）記載の可変フィールド書込み制
   御システム。 〔６〕　　上記リーディング・マスク発牢手段が、上記
   スターチイングミビット受信手段に接続されて、スター
   ティング・バイト内でのスターティング・ビットに先立
   つ全てのピット位置に関してリーディング・ビット・マ
   スク信号を与えるリーディング・ビット・マスク発生手
   段、 上記スターティング・ビット受信手段に接続されて、上
   記スターティング・ピッ）Ｋ先立つ全てのバイトに関し
   てリーディング書バイト・マスク信号を与えるリーディ
   ング・バイト・マスク発生手段、及び 上記リーディング・ビット・マスク発生手段及び上記リ
   ーディング・バイト・マスク発生手段とによって、リー
   ディング・マスクφビット発生を制御するためのリーデ
   ィング・マスク・タイミング信号を受信するリーディン
   グ・マスク・タイミング受信手段、 を含んでいる上記（３）記載の可変フィールド書込み制
   御システム。 〔７〕　　上記リーディング・ビット・マスク発生手段
   及び上記リーディング・バイト・マスク発生手段が、 上記スターティング・ビット受信手段に接続されて、リ
   ーディング・ビット・マスク可能化信号を与えるスター
   ティング・ビット・デコーディング及び翻訳手段、 上記スターティング・ビット・デコーディング及び翻訳
   手段及び上記リーディング・マスク・タイミング受信手
   段に接続されて、上記リーディング・ビット・マスク信
   号を与えるビット・マスク手段、 上記スターティング−ビット受信手段に接続されて、リ
   ーディング・バイト・マスク可能化信号を与えるスター
   ティング・バイト・デコーディング及び翻訳手段、及び 上記スターティング・ビット・デコーディング及び翻訳
   手段と上記−リーディング・マスク・タイミング受信手
   段に接続されて、上記リーディング・バイト・マスク信
   号を与えるバイト・マスク手段、 を含んでいる上記〔６〕記載の可変フィールド書込制御
   システム。 Ｃｌ３　　上記後続マスク発生手段が、上記後続ビット
   決定手段に接続されて、後続バイト内で上記後続ビット
   に追従する全てのビットに関して後続ビット・マスク信
   号を与える後続ビット・マスク発生手段、 上記後続ビット決定手段に接続されて、上記−後続ピッ
   ）に追従する全てのバイトに関して後続バイト・マスク
   信号を与える後続バイト・マスク発生手段、及び 上記後続ビット・マスク発生手段と上記後続バイト・マ
   スク発生手段とによって、後続マスク・ビットの発生を
   制御するための、後続マスク・タイミング信号を受信す
   る後続ビット・マスク・タイミング受信手段、 を含んでいる上記（３）記載の可変フィールド書込続バ
   イト・マスク発生手段とが、 上記後続ビット決定手段に接続されて、後続ビット・マ
   スク可能化信号を与える後続ビット・デコーディング及
   び翻訳手段、 上記後続ビット・デコーディング及び翻訳手段と上記後
   続マスク・タイミング受信手段とに接続されており、上
   記後続ビット・マスク信号を与えるビット・マスク手段
   、 上記後続ビット決定手段に接続されており、後続バイト
   番マスク可能化信号を与える後続バイト・デコーディン
   グ及び翻訳手段、 上記後続ビット・デコーディング及び翻訳手段と上記後
   続タイミング受信手段とに接続されて、上記後続バイト
   ６１スク信号を与えるバイト・マスク手段、 を含む上記（３）記載の可変フィールド書込み制御手段
   。 〔勿、上記リーディング・マスク発生手段と上記後続マ
   スク発生手段とに接続されて、上記リーディング・ビッ
   ト・マスク信号と上記後続ビット・マスク信号とを受信
   して記録するラッチ手段を更に含んでいる上記（６）記
   載の可変フィールド書込み制御システム。 〔〃〕　　アクセスされるべきメモリ・ワードの才／も
   しくは才コのアドレスのイニシャル選択を表示する信号
   を受信するアドレス手段、 上記アドレス手段、上記キャリイ信号出力手段。 上記フィールド長受信手段、上記スターティング・ビッ
   ト受信手段及び上記後続バイト出力手段に接続されて、
   上記スターティング・ビット及び上記後続ビットが本−
   バイト内にあるとき上記マージング手段に琳−バイト選
   択信号を与える本−バイト部分書込み手段、 を更に含む上記（３記載の可変フィールド書込み制御シ
   ステム。 〔ン〕　上記フィールド長受信手段、上記キャリイ信号
   出力手段及び上記アドレス手段に接続されて、マージさ
   れるべき可変ビット・フィールドがアドレスされたデー
   タ・ワードに完全に書込まれ得ないとき、上記マージン
   グ手段にワード選択信号を与えてワード境界交叉を与え
   るワード選択手段を更に含む上記（／／）記載の可変フ
   ィールド書込み制御システム。 〔／３〕　読取り及び書込み回路網を持りていてアドレ
   ス可能なメモリ・ワードを読取り及び書込むアドレス可
   能な主メモリーと、アドレスされたメモリ位置に記録さ
   れたデータ・ビットにプ京グラム可能な可変データ・ビ
   ット・フィールドを！−ジするためにデータ処理システ
   ムに於て用いるメモリ・アドレクシング選択回路とを有
   するメモリ・システムに於て、 書込まれるべき選択されたビット・フィールドの位置の
   場所と数とを表示する書込みフィールド規定信号を受信
   する入力手段、 上記入力手段に接続されて、選択されたデーターワード
   に書込まれるべき上記ビット・フィールドに先立つ全て
   のリーディング・ビット位置に関してマスキング信号を
   与えるリーディング・ビット・マスキング手段、 上記入力手段に接続されて、上記選択されたデータ・ワ
   ードに書込まれるべき上記ビット・フィールドに追従す
   る全ての後続ビット位置に関してマスキング信号を与え
   る後続ビット・マスキング手段、 書込まれるべぎデータ・ビットの選択されたフィールド
   を表示する書込み楡号な受信する可変フィールド書込み
   受信手段、 上記アドレスされたデータ・ワードをメモリ・システム
   から読取る読取り手段、 上記読取り手段、上記可変フィールド書込み受信手段、
   上記リーディング・ビット・マスキング手段及び上記後
   続ビット・マスキング手段に接続されて、上記書込まれ
   るべき選択されたデータ・ビットを、上記リーディング
   ・ビット・マスキング手段によって決定されるとき上記
   アドレスされたデータ・ワードからのリーディングｌｌ
   ｌ！取りデ−タ・ビットに、また上記後続ビット・マス
   キング手段によって決定されたとき上記アドレスされた
   データ・ワードからの後続読取りデータ・ビットにマー
   ジするマージング手段、及び 上記マージング手段に接続され、メモリ・システムに於
   けるｉ−ジされたデータ・ワードを書込む書込み手段、 を含んでいる可変フィールド書込み制御システム・ 〔μ〕オｌフェース制御時間の間、リーディング・マス
   キング手段を可能化し、オコフェース制御時間の間上記
   後続マスキング手段を可能化する７工−ス制御信号を受
   信するフェース制御信号受信手段、 参照されるべき二つのアドレスされたデータ・ワードの
   内の一つの選外を表示するワード選択信を受信するワー
   ド選択受信手段、 上記リーディング・ビット・マスキング手段をタイミン
   グするリーディング・タイミング信号を受信するリーデ
   ィング・タイミング受信手段、上記後続ビット・マスキ
   ング手段をタイミングする後続タイミング信号を受信す
   る後続タイミング受信手段、 を更に含んでいる上記１〔１３〕記載の可変フィールド
   書込み制御システム。 〔朗　上記リーディング・タイミング受信手段が、リー
   ディング・ピッ、トの選択を制御し、リーディング・バ
   イト内の上記リーディング・ビットに先立つ全てのビッ
   トをマスキングするリーディング・ビット・タイミング
   信号を受信するリーディングｅビット・タイミング受信
   手段、及び上記リーディング・ビットに先立つ全てのバ
   イトの選択とマスキングとを制御するリーディング・バ
   イト・タイミング信号を受信するリーディング・バイト
   ・タイミング受信手段、 を含んでいる上記〔滓〕記載の可変フィールド書込み制
   御システム。 〔ン〕　上記後続タイミング受信手段が、後続ビットの
   選択を制御し、後続バイト内の上記後続ビットに引続く
   全てのビットをマスキングする後続ビット・タイミング
   信号を受信する後続ビット・タイミング受信手段、及び 上記後続ビットに引続く全てのバイトの選択とマスキン
   グとを制御する後続バイト・タイミング信号を受信する
   後続バイト・り碕ミング受信手段、を含んでいる上記〔
   ｌ幻記載の可変フィールド書込み制御システム。 〔１７〕　　上記−−ジングｉＲｋ接続されて、上記ワ
   ード選択信号とワード境界交叉とが上記書込み信号に於
   けるビット数を完全に収容することが要求されることに
   よりワード選択の選択をスイッチングするワード選択ス
   イッチング手段を更に含む上記〔／６〕記載の可変フィ
   ールド書込み制御システム。 ３〔Ｉ〕　上記入力手段が、 上記書込み信号によりて規定され、アドレスされたメモ
   リ・ワード内に書込まれるべき可変ビット・フィールド
   １１）ｆｆるリーディング・ビットの選択されたビット
   位置を表示するリーディング・ビット・オフセット信号
   を受信するリーディング・ビット受信手段、 書込まれるべき上記選択された可変フィールドに於ける
   ピット位置の数を表示するフィールド長信号を受信する
   フィールド長受信手段、上晶リーディング・（ビット受
   信手ＩＲＡ上記フイ　　１−ルド艮受信手段とに接続さ
   れ、書込まれるべき上記可変ビット・フィールドに於け
   るラスト・ビットを表示する後続ビット信号を与える後
   続ビット決定手段、 とを含む上記〔／６〕記載の可変フィールド書込み制御
   システム。 〔ｌデ〕上記後続ビット決定手段が、 上記リーディング・ビット・オフセット信号と上記フィ
   ールド長信号とを数値的に加算し、後続ピッ）＋／位置
   を表示する合計信号と上記選択された可変フィールドに
   関するキャリイ信号とを与る加算手段、 選択された可変フィニルドがアドレスされたデー！・ワ
   ードのビット位置限界を越えて延長し、他のデータ・ワ
   ードに対する境界交叉が生することを表示するキャリイ
   信号を与えるキャリイ信号出力手段、 上記加算手段に接続されて、書込まれるべき上記選択さ
   れた可変ビット・フィールドに追従するオフビット位置
   の選択されたバイトに於ゆるビット位置を表示する後続
   ビット中／信号を与える後続ビット＋７出力手段、及び 上記加算手段に接続されて、選択されたアドレスされた
   データ・ワードもしくは上記後続ビット十／が位置する
   バイトの一つｉきの選択されたデータ・ワードに於ける
   バイト位置を表示する後続バイト信号を与える後続バイ
   ト出力手段、〔〃〕　上記リーディング・ビット受信手
   段が、書込まれるべき上記選択された可変ビット・フィ
   ールドの選択されたバイトに於けるリーディング・ビッ
   ト位置を表示する上記スターティング・ビット信号の内
   の選択されたＩＰｌのものを受信するビット・オフセッ
   ト手段、及び リーディングｅビットが書込まれるべきバイトの選択さ
   れたデータ・ワードに於けるバイト位置を表示する上記
   スターティング・ビット信号の内の選択された才コのも
   のを受信するバイト・オフセット手段、 を含んでいる上記〔β〕記載の可変７アールド書込み制
   候システム。 〔１帖　　上記リーディング・ビット・マスク手段が、
   上記リーディング・ビット受信手段に接続されて、上記
   リーディング・タイミング信号に応答してリーディング
   ・バイト内の上記リーディング・ビットに先立つ全ての
   ビット位置に関してリーディング・ビット・マスク信号
   を与えるリーディング・ビット・マスク発生手段、 上記リーディング・ビット受信手段に接続されて、上記
   リーディング・タイミング信号に先立つ全てのバイトに
   関してリーディング・バイト・マスク信号を与えるリー
   ディング・バイト・マスク発生手段、 を含んでいる上記（４）記載の可変フィールド書込み制
   御システム。 〔割　上記リーディング・ビット・マスク発生手段及び
   上記リーディング・バイト・マスク発生手段が、 リーディング・ビット・マスク可能化信号を与える上記
   リーディング・ビット受信手段に接続されているリーデ
   ィング・ビット・デコーディング及び翻訳手段、 上記゛リーディング・ビット・デコーディング及び翻訳
   手段と上記リーディング・ビット受信手段とに接続され
   て、上記リーディング・ビット・タイミング信号の制御
   の下に上記リーディング・ビット・マスク信号を与える
   ビット・マスク手段、上記リーディング・ピット受信手
   段に接続されて、リーディング・バイト・マスク可能化
   信号を与えるスターティング・バイト・デコーディング
   及び翻訳手段、及び 上記リーディング・ビット・デコーディング及び翻訳手
   段と上記リーディング・バイト・タイミング受信手段と
   罠接続されて、上記リーディング・バイト・タイミング
   信号の制御の下に上記リーディング・バイト・マスク信
   号を与えるバイト・マスク手段、 を含んでいる上記（Ｊ／）記載の可変フィールド書込み
   制御システム。 （２）〕上記後続ピット・マスキング手段が、上記後続
   ビット決定手段に接続されそ、上記後続タイミング信号
   に応答して、後続バイト内で上記後続ビットに追従する
   全てのビットに関して後続ビット・マスク信号を与える
   後続ビット・マスク発生手段、及び 上記後続ビット決定手段に接続されて、上記後続タイミ
   ング信号に応答して　上記後続ビットに追従する全ての
   バイトに関して後続バイト・マースフ信号Ｖ与える後続
   バイト・マスク発生手段、を含んでいる上記〔初記載の
   可変フィールド書込み制御システム。 〔副　上記後続ビット・マスク発生手段と上記後続バイ
   ト・マスク発生手段とが、 上記後続ビット決定手段に接続されて、後続ビット・マ
   スク可能化信号を与える後続ビット・デコーディング及
   び翻訳手段、 上記後続ビット・デコーディング及び翻訳手段と上記後
   続ビット・タイミング受信手段とに接続されて、上記後
   続ビット・タイミング信号の制御の下に上記後続ビット
   ・マスク信号を与えるビット・マスク手段、 上記後続ビット決定手段に接続されて、後続バイト・マ
   スク可能化信号を与える後続バイト・デコーディング及
   び翻訳手段、及び 上記後続バイト・デコーディング及び翻訳手段と上記後
   続バイト・タイミング受信手段とに接続されて、上記後
   続バイト・タイミング信号の制御の下に上記後続バイト
   ・マスク信号を与える）（イト・マスク手段、 な含んでいる上記〔初記載の可変フィールド書込み制御
   システム。 〔９上記リーデイング・ビット・マスキング手段と上記
   後続ビット・マスキング手段とに接続されて、上記リー
   ディング・ビット・マスク信号と上記後続ビット・マス
   ク信号とを受信して記録するラッチ手段を更に含んでい
   る上記〔ρ記載の可変フィールド書込み制御システム。 〔１〕上記ワ一ド選択受信手段に接続されて、アクセス
   されるべきメモリ・ワードの才／の又は才コのアドレス
   の初期選択を行なうアドレス手段、上記アドレス手段、
   上記キャリイ信号出力手ジ。 上記フィールド長受信手段、上記リーディング・ピット
   受信手段及び上記後続バイト出力手段に接続されて、上
   記リーディング・ビット及び上記後続ビットが巣−のバ
   イト内に存在することを表示する暎−バイト選択信号を
   上記リーディング・ビット・マスキング手段と上記後続
   ビット・マスキング手段とに与える一一バイト部分書込
   み手段、とを更に含む上記■〕記載の可変フィールド書
   込み制御システム。 （２７）　　上記フィールド長受信手段、上記キャリイ
   信号出力手段及び上記アドレス手段に接続されて、マー
   ジされるべき可変ビット・フィールドがアドレスされた
   データ・ワード内に完全に書込まれ得ないとき、ワード
   選択信号を上記マージング手段に与えてワード境界交叉
   を与えるワード選択手段な更に含む上記膓〕記載の可変
   フィールド書込み制御システム。 （Ｊ）　　同一メモリ・リファレンス・サイクルの間、
   各バイトが予じめ定められた数のビットを有し、記録さ
   れた各データ・ワードが予じめ定められた数のバイトか
   ら成っており、アドレスされた偶数アドレス・データ・
   ワードと、アドレスされた奇談アドレス・データ・ワー
   ドとを読取り及び書込みするための読取り及び書込み回
   路を有するアドレス可能な主メそすと、核メモリから読
   取られた偶数と奇数のアドレスされたデータ・ワードを
   記録するだめの偶数アドレス及び奇数アドレス読取りレ
   ジスタと、メモリに記録されるべき偶数及び奇数のアド
   レスされたデータ・ワードを記録するための偶数及び奇
   数アドレス・データ・ワード書込みレジスタと、書込ま
   れるべきデータ・ビットのフィールドを記録するための
   書込みレジスタと、・偶数アドレスもしくは奇数アドレ
   スもしくはそれら両方のデータ・ワードの内の選択され
   た一つの内でデータ・ビットのプログラム可能に選択さ
   れたフィールドをマージし、他方で該メモリから読取ら
   れるとき選択された可変ビット・フィールド内にない全
   てのビットを変更されない状轢に保持する可変フィール
   ド書込み制御システムとち有するメモリ・システムに於
   て、 書込まれるべき可変ビット・フィールドに於けるリーデ
   ィング・ビットのビット位置を表示するリーディング・
   ビット信号であって、リーディング・バイトに於けるビ
   ット・オフセット信号とデータ・ワードに於けるバイト
   ・オフセット信号とを含んでいる上記リーディング・ビ
   ット信号を受信するリーディング・ビット受信手段、書
   込まれるべきビット・フィールド内のピット位置の数を
   表示するフィールド長信号を受信するフィールド長受信
   手段、 上記リーディング・ビット受信手段と上記フィールド長
   受信手段とに接続され、上記ビット・フィールドに含ま
   れていない最初のピット位置を一ケートすることにより
   書込まれるべき上記ビット・フィールドに於ける後続マ
   ットのビット位置ロケーシ菖ンの後続ビット信号であっ
   て、後続バイトに焚ける後続ビット＋ノ信号と、データ
   ・ワードに於ける後続バイト信号とを含む上記後続ビッ
   ト信号を与える加算手段であって、キャリイ信号を与え
   るためのキャリイ出力手段を含む上記加算手段、 リープイン！・ビット・マスク信号とリーディングφバ
   イト・マスク信号とのタイミング発生のためのリーディ
   ング・タイミング信号を受信するリーディング・タイ之
   ング受信手段、 後続ビット・マスク信号及び後続バイト・マスク信号の
   タイミング発生のための後続タイミング信号を受信する
   ための後続タイミング受信手段、上記リーディング・ビ
   ット・マスク信号と上記リーディング・バイト・マスク
   信号の可能化発生のだめの、１−７の７工−ス制御信号
   と、上記後続ビット・マスク信号と上記後続バイト・マ
   スク信号との可能化発生のための、１′Ｆ２の７工−ス
   制御信号とを受信するためのフェース受信手段、奇数ア
   ドレス・データ・ワードもしくは偶数アドレス・データ
   ・ワードの選択を表示するアドレス選択信号を受信する
   アドレス選択手信号手段、上記リーディング・ビット受
   信手段に接続され、上記ビット・オフセット信号に応答
   して、上記リーディング・ビット信号によって指示され
   たビット位置に先立つ全てのビット位置に関して、リー
   ディング・ビット・マスク可能化信号を発生するリーデ
   ィング・ビット・デコーダ翻訳手段、上記加算手段に接
   続され、上記後続ビット＋７信号に応答して、上記後続
   ビット信号によって指示されたビット位置に追従する全
   てのビット位置に関して後続ビット・マスク可能化信号
   を発生する後続ビット・デコーダ翻訳手段、 才／と才コの組のバイト・ラッチ手段であって、各々が
   アドレス可能なメモリ・ワードに於けるバイトの数を含
   み、且つ各々が可能化入力手段と。 アドレス可能なメモリ・ワードに於けるバイト内のビッ
   ト数と対応する予定数のラッチ入力端子と。 同様の数の出力端子とを有する上記才ｌと才コの組のバ
   イト・ラッチ手段、 上記フェース受信手段、上記リーディング・ビット受信
   手段及び上記加算手段に接・続され、上記オ／のフェー
   スの間上記リーディング・バイト・オフセット信号に応
   答してリーディング・バイト可能化信号を発生し、上記
   才コの７エースの間上記後続バイト信号に応答して後続
   バイト可能化信号を発生するバイト・デコーダ翻訳手段
   、上記リーディング・ビット・デコーダ翻訳手段、上記
   後続ビット・デコーダ翻訳手段、上記リーディング・タ
   イミング受信手段、上記後続タイミング受信手段に接続
   された入力端子、及びアドレス可能なメモリ・ワードに
   於ける／バイトのピット数に対応し、各々が上記ラッチ
   入力端子の内の全ての同様の順位のものに接続されて、
   矛／のフェースの間上記リーディング・ビット・マスク
   信号を発生し、才コの７エースの間上記後続ビット・マ
   スク信号を発生する多数の出力端子を有するビット・マ
   スク手段、− 上記キャリイ出力手段忙接続されて、上記可変ビット・
   フィールドが上記アドレスされたメモリ・ワード内に完
   全に書込まれ得ムいとき一つおきのワード選択信号を与
   えるワード選択手段、上記ワード選択手段、上記バイト
   ・デコーダ翻訳手段、上記リーディング・タイミング受
   信手段及び上記後続タイミング受信手段に接続された入
   力端子と、上記、ＩＦ／と才コの組のバイト・ラッチ手
   段に対応する数の出力端子であって夫々と関連するバイ
   ト・ラッチ手段に接続されている上記多数の出力端子と
   を有し、上記オ／と才コの組のバイト・ラッチ手段に於
   て、上記才／のフェースの間上記リーディング・ビット
   ・マスク信号のセツティングを可能化し、上記才コのフ
   ェースの間後続ビット・マスク信号のセツティングな可
   能化するバイト・マスク手段、 を含んでいる可変ビット・フィールド書込み制御システ
   ム。 （Ｊ）上記リーディング・ビット受信手段と、上記フィ
   ールド長受信手段とに接続され、上記ピッ′ト・マスク
   手段に対して書込まれるべき上記ビット・フィールドが
   導−バイト内に全部あることを表示する単一バイト制御
   信号を与え、上記ビット・マスク手段に書込まれるべき
   上記ビット・フィールドが単一バイトを越えて拡張する
   ことを表示する多重バイト制御信号を与える単一バイト
   部分書込み手段を更に含んでいる上記（Ｊ）記載の可変
   フィールド書込み制御システム。