JPS5896440A - 識別再生クロツク発生回路 - Google Patents
識別再生クロツク発生回路Info
- Publication number
- JPS5896440A JPS5896440A JP56195294A JP19529481A JPS5896440A JP S5896440 A JPS5896440 A JP S5896440A JP 56195294 A JP56195294 A JP 56195294A JP 19529481 A JP19529481 A JP 19529481A JP S5896440 A JPS5896440 A JP S5896440A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- pulse
- clock
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
- H04L25/491—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes
- H04L25/4912—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes using 1B2B codes using CMI or 2-HDB-3 code
Landscapes
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（１） 発明の技術分野
本発明はＣＭＩ符号を用いたデータを受信し、受信デー
タより識別再生クロックを抽出し、骸クロックにて受信
データを識別してユニポーラ符号に変換する伝送装置の
符号変換回路に係り受信データのジッタが１タイムスロ
ット当り十π／６以下である場合に回路規模が小＃＜Ｌ
ＳＩ化の容易な識別再生クロック発生回路に関する。 （２） 従来技術と問題点 第１図に従来例の符号変換回路のブロック図を示し、第
２図にＣＭＩ符号の波形を示す。 図中１はラインレシーバ、２はタイミング抽出回路、３
は位相調節回路、４は識別回路、５は復号化回路である
。 ＣＭＩ符号とは二値符号であること、バイポーラ符号の
ように零連続に弱いという問題がないこと等の特長を有
し第２図に示す如く１０＃がｄｕｔｙ５０−で前半ロウ
後半ハイの波形であり１１１はｄｕｔｙ １００−で１
ビツト毎に極性が反転する符号である。第１図に示す符
号変換回路で７はこのＣＭＩ符号を用いた受信データを
ラインシーバｌにて増巾し、タイミング抽出回路２によ
って受信データに同期したクロックを抽出し、これを受
信データの前半及び後半のパルスの真中で打抜くよう位
相節節回路３で位相を調節して識別再生クロックを発生
し、受信データを識別回路４で識別
タより識別再生クロックを抽出し、骸クロックにて受信
データを識別してユニポーラ符号に変換する伝送装置の
符号変換回路に係り受信データのジッタが１タイムスロ
ット当り十π／６以下である場合に回路規模が小＃＜Ｌ
ＳＩ化の容易な識別再生クロック発生回路に関する。 （２） 従来技術と問題点 第１図に従来例の符号変換回路のブロック図を示し、第
２図にＣＭＩ符号の波形を示す。 図中１はラインレシーバ、２はタイミング抽出回路、３
は位相調節回路、４は識別回路、５は復号化回路である
。 ＣＭＩ符号とは二値符号であること、バイポーラ符号の
ように零連続に弱いという問題がないこと等の特長を有
し第２図に示す如く１０＃がｄｕｔｙ５０−で前半ロウ
後半ハイの波形であり１１１はｄｕｔｙ １００−で１
ビツト毎に極性が反転する符号である。第１図に示す符
号変換回路で７はこのＣＭＩ符号を用いた受信データを
ラインシーバｌにて増巾し、タイミング抽出回路２によ
って受信データに同期したクロックを抽出し、これを受
信データの前半及び後半のパルスの真中で打抜くよう位
相節節回路３で位相を調節して識別再生クロックを発生
し、受信データを識別回路４で識別
【２復号化回路５で
ユニポーラ符号に変換１１．ている。 しかし従来例では位相調整回路３が必要であり又タイミ
ング抽出回路２は、アナログの場合ａタンク回路を用い
るために、これはコイルやコンデンサを含むためＬＳＩ
化して小形に出来ない欠点があり、ディジタルの場合は
ディジタル位相同期方式（ＤＰＬＬｌ ｆ用いるが、こ
れは２個の水晶発振器、ゲート回路１分局器、排他的論
理和回路等を用いたり、１個の水晶発振器、パルス除去
回路。 点がある。 （３） 発明の目的 本発明の目的に上記の欠点をなく［５回路規模が小ざ〈
ＩＪＳ工化の容易な識別再生クロック発生回路の提供に
ある。 （４）発明の構成 本発明は上記の目的を達成するためにＣＭＩ符号の立下
り点が基本繰り返し周期の整数倍の位置にあることを利
用１．、ＣＭＩ符号の立ち）り点毎ニ微分ハルスを発生
し、とわをｎ’１１カウンタ（ｎ＝＝ ２ Ｎ ）のリ
セットパルスとし、このカウンタのの反転波形を得るデ
コーダを用い、該デコーダの出力を受信データ識別用ク
ロックとすることを特徴とする。 （５）発明の実施例 以下本発明の１実施例につき図に従って説明するＣ 第３図は本発明の実施例の識別クロック発生回路のブロ
ック図で２Ｎ進カウンタとして１／１６カウンタを用い
た例である。第４図は第３図の場合の各部の波形のタイ
ムチャートでＧＡ）Ｕ基本繰り返し周期（ｆｏ）の１６
倍の周波数のクロック波形、の）は受信データの波形、
（Ｏは１／１６カウンタのリセットパルスの波形、（Ｄ
＠Ｆ′ｉｉ／ｌ ６カウンタのＱｌｌＱｌの出力波形、
（Ｆ）、（Ｇｌ−ｆｆＤ形エッジトリカのフリップ７０
ツブのＱＱの出力波形、第５図は第３図の場合のジッタ
許容値の説明図で（ＡはＣＭＩ符号の立下り点の現れる
間隔が最大になる場合の波形、■（０け前半及び後半識
別クロックを示す。 図中６は微分回路、７は１／１６カウンタ、８はＤ形エ
ッジトーリガのフリップフロップ、９．３０はノット回
路、１１＃″ｔＤ形フリツプフロツグ、１２けナンド回
路である。 ここに用いる微分回路６．１／３６カウンタ、デコーダ
のＤ形エツジトリガのＦＦは各々公知の回路である。即
ち第４図＠に示す如き受信データと第４１囚に示す基本
繰り返し周期（ｆｏ）の１６倍の周波数１６ｆ０のクロ
ックを微分回路６に入力【１、各々の信号をノット回路
９．１０にて反転しＤ形ＦＦ１１のり、 Ｃ，入力に加
えると共にノット回路９の出力とＤ形ＦＦのＱの出力を
ナンド回路１２に加えるとナンド回路１２の出力は、第
４図０に示す如き、第４図（ト）の受信データの立下φ
点を微分しタハルスが得られる。このパルスを１／１６
カウンタ７のクリヤ端子に入力する８一方ｌ／１６カウ
ンタフのクロック入力には第４図ＣＡに示す１６ｆ、の
クロック印加する。こわにより１／１６カウンタ７はリ
セットパルスに−ｊ期り、て分周ｔｍり返す。 １／Ｊ６カウンタ７の第４図［Ｆ］に示すＱ１出力をＤ
形エツジトリガのＦＦ８のＤ入力に、第４図α杆Ｃ示す
Ｑ、出力をクロック入力に印加すれば、Ｄ形エツジトリ
ガのＦＦ８のＱＱの出力は第４図のｎに示すクロックが
得られる。矢印で示すこのクロックの立上り点かのに示
す受信データの前半及び後半のパルスの真中で打抜く所
望の識別再生クロックとなり従って、第１図の位相調整
回路３は不要となる。符号変換回路としての他の回路は
第１図と同様であるＯＣＭＩ符号の性質としてその立ち
下がり点は基本繰り返し周期の整数倍の位相にあり、し
かも立ち下がり点の現われる間隔が最大になるのは第５
１囚に示す如＜ １．０．１のパターンの時であり３タ
イムスロツト（３’Ｉ’ Ｓ ）分である。 これは最長でも３タイムスロツト毎には１／】６カウン
タ７に必ずリセットパルスが印加されることを示してい
る〇一方１／１６カウンタ７の１周期が受１６データの
基本繰り返し周期となるように選んであるので、このカ
ウンタ７はリセットパルス入力がなくても１周期毎に元
に戻る。従って受信データｒＣ全くジッタがなければリ
セットパルスの出るタイミングとカウンタ７が元ＶＣ戻
るタイミングとは完全に一致する。しかし一般的には受
信データは伝送路を通ってくるためジッタを含むので上
記の如くＫｔゴならない。し力・し本発明の構成によれ
ばリセットパルスを出力する最大間隔は第５１囚に示す
如く３タイムスロツトであり、ジッタがない場合の第５
図＠０に示す前半後半の識別クロックは受信データの真
、中即ちン０所′なって“るので３タイムスロット当り
士π乃以下のジッタ即ち１タイムスロット当り士騎迄の
ジッタならは復号化に際し誤動作に起こざない。 以上によりＬＳ’ｆ化の容易な微分回路６．しｉカウン
タ？、Ｄ形エツジトリガのフリップフロップ８のみの小
規模な回路で識別再生クロック発生回路が構成出来る。 （６）発明の効果 以上詳細に説明］、た如く本発明によれば識別再生クロ
４ツク発生回路がＬＳＩ化の容易な微分回路。 ２Ｎ進カンタ、デコーダの小規模な回路構成で得られる
効果があるＣ
ユニポーラ符号に変換１１．ている。 しかし従来例では位相調整回路３が必要であり又タイミ
ング抽出回路２は、アナログの場合ａタンク回路を用い
るために、これはコイルやコンデンサを含むためＬＳＩ
化して小形に出来ない欠点があり、ディジタルの場合は
ディジタル位相同期方式（ＤＰＬＬｌ ｆ用いるが、こ
れは２個の水晶発振器、ゲート回路１分局器、排他的論
理和回路等を用いたり、１個の水晶発振器、パルス除去
回路。 点がある。 （３） 発明の目的 本発明の目的に上記の欠点をなく［５回路規模が小ざ〈
ＩＪＳ工化の容易な識別再生クロック発生回路の提供に
ある。 （４）発明の構成 本発明は上記の目的を達成するためにＣＭＩ符号の立下
り点が基本繰り返し周期の整数倍の位置にあることを利
用１．、ＣＭＩ符号の立ち）り点毎ニ微分ハルスを発生
し、とわをｎ’１１カウンタ（ｎ＝＝ ２ Ｎ ）のリ
セットパルスとし、このカウンタのの反転波形を得るデ
コーダを用い、該デコーダの出力を受信データ識別用ク
ロックとすることを特徴とする。 （５）発明の実施例 以下本発明の１実施例につき図に従って説明するＣ 第３図は本発明の実施例の識別クロック発生回路のブロ
ック図で２Ｎ進カウンタとして１／１６カウンタを用い
た例である。第４図は第３図の場合の各部の波形のタイ
ムチャートでＧＡ）Ｕ基本繰り返し周期（ｆｏ）の１６
倍の周波数のクロック波形、の）は受信データの波形、
（Ｏは１／１６カウンタのリセットパルスの波形、（Ｄ
＠Ｆ′ｉｉ／ｌ ６カウンタのＱｌｌＱｌの出力波形、
（Ｆ）、（Ｇｌ−ｆｆＤ形エッジトリカのフリップ７０
ツブのＱＱの出力波形、第５図は第３図の場合のジッタ
許容値の説明図で（ＡはＣＭＩ符号の立下り点の現れる
間隔が最大になる場合の波形、■（０け前半及び後半識
別クロックを示す。 図中６は微分回路、７は１／１６カウンタ、８はＤ形エ
ッジトーリガのフリップフロップ、９．３０はノット回
路、１１＃″ｔＤ形フリツプフロツグ、１２けナンド回
路である。 ここに用いる微分回路６．１／３６カウンタ、デコーダ
のＤ形エツジトリガのＦＦは各々公知の回路である。即
ち第４図＠に示す如き受信データと第４１囚に示す基本
繰り返し周期（ｆｏ）の１６倍の周波数１６ｆ０のクロ
ックを微分回路６に入力【１、各々の信号をノット回路
９．１０にて反転しＤ形ＦＦ１１のり、 Ｃ，入力に加
えると共にノット回路９の出力とＤ形ＦＦのＱの出力を
ナンド回路１２に加えるとナンド回路１２の出力は、第
４図０に示す如き、第４図（ト）の受信データの立下φ
点を微分しタハルスが得られる。このパルスを１／１６
カウンタ７のクリヤ端子に入力する８一方ｌ／１６カウ
ンタフのクロック入力には第４図ＣＡに示す１６ｆ、の
クロック印加する。こわにより１／１６カウンタ７はリ
セットパルスに−ｊ期り、て分周ｔｍり返す。 １／Ｊ６カウンタ７の第４図［Ｆ］に示すＱ１出力をＤ
形エツジトリガのＦＦ８のＤ入力に、第４図α杆Ｃ示す
Ｑ、出力をクロック入力に印加すれば、Ｄ形エツジトリ
ガのＦＦ８のＱＱの出力は第４図のｎに示すクロックが
得られる。矢印で示すこのクロックの立上り点かのに示
す受信データの前半及び後半のパルスの真中で打抜く所
望の識別再生クロックとなり従って、第１図の位相調整
回路３は不要となる。符号変換回路としての他の回路は
第１図と同様であるＯＣＭＩ符号の性質としてその立ち
下がり点は基本繰り返し周期の整数倍の位相にあり、し
かも立ち下がり点の現われる間隔が最大になるのは第５
１囚に示す如＜ １．０．１のパターンの時であり３タ
イムスロツト（３’Ｉ’ Ｓ ）分である。 これは最長でも３タイムスロツト毎には１／】６カウン
タ７に必ずリセットパルスが印加されることを示してい
る〇一方１／１６カウンタ７の１周期が受１６データの
基本繰り返し周期となるように選んであるので、このカ
ウンタ７はリセットパルス入力がなくても１周期毎に元
に戻る。従って受信データｒＣ全くジッタがなければリ
セットパルスの出るタイミングとカウンタ７が元ＶＣ戻
るタイミングとは完全に一致する。しかし一般的には受
信データは伝送路を通ってくるためジッタを含むので上
記の如くＫｔゴならない。し力・し本発明の構成によれ
ばリセットパルスを出力する最大間隔は第５１囚に示す
如く３タイムスロツトであり、ジッタがない場合の第５
図＠０に示す前半後半の識別クロックは受信データの真
、中即ちン０所′なって“るので３タイムスロット当り
士π乃以下のジッタ即ち１タイムスロット当り士騎迄の
ジッタならは復号化に際し誤動作に起こざない。 以上によりＬＳ’ｆ化の容易な微分回路６．しｉカウン
タ？、Ｄ形エツジトリガのフリップフロップ８のみの小
規模な回路で識別再生クロック発生回路が構成出来る。 （６）発明の効果 以上詳細に説明］、た如く本発明によれば識別再生クロ
４ツク発生回路がＬＳＩ化の容易な微分回路。 ２Ｎ進カンタ、デコーダの小規模な回路構成で得られる
効果があるＣ
第１図は従来の符号変換回路のブロック図、第２図はＣ
ＭＩ符号の波形を示す図、第３図に本発明の実施例の識
別クロック発生回路のブロック図、図中１はラインレシ
ーバ、２番ゴタイミング抽出回路、３は位相調節回路、
４は識別回路、５は復号化回路、６は微分回路、７に１
／１６カウンタ、８はＤ形エツジトリガの７リツプフロ
ツプ、９゜１０けノット回路、１１けＤ形フリップフロ
ップ、１２はナンド回路である。
ＭＩ符号の波形を示す図、第３図に本発明の実施例の識
別クロック発生回路のブロック図、図中１はラインレシ
ーバ、２番ゴタイミング抽出回路、３は位相調節回路、
４は識別回路、５は復号化回路、６は微分回路、７に１
／１６カウンタ、８はＤ形エツジトリガの７リツプフロ
ツプ、９゜１０けノット回路、１１けＤ形フリップフロ
ップ、１２はナンド回路である。
Claims (1)
- ＣＭＩ符号を用いたデータを受信し、受信データより識
別再生クロックを抽出し、該クロックにて受信データを
識別してユニポーラ符号に変換す＝２Ｎ）のリセット人
力に印加し、該カウンタの出力からｎ／４をカウントし
た時ノくルスが立上り更にｎ／２カウントした時パルス
が立下る波形及び其の反転波形を得るデコーダの出力を
受信データ識別用クロックとすることを特徴とする識別
再生クロック発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195294A JPS5896440A (ja) | 1981-12-04 | 1981-12-04 | 識別再生クロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56195294A JPS5896440A (ja) | 1981-12-04 | 1981-12-04 | 識別再生クロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5896440A true JPS5896440A (ja) | 1983-06-08 |
Family
ID=16338758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56195294A Pending JPS5896440A (ja) | 1981-12-04 | 1981-12-04 | 識別再生クロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5896440A (ja) |
-
1981
- 1981-12-04 JP JP56195294A patent/JPS5896440A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR880003238A (ko) | 클럭 재생 장치 | |
| JPS61296843A (ja) | コ−ド化デイジタル・デ−タ用信号対雑音比指数生成装置および方法 | |
| CA1154165A (en) | Manchester decoder | |
| US4786823A (en) | Noise pulse suppressing circuit in digital system | |
| EP0170454B1 (en) | Fsk demodulator | |
| JPS6016145B2 (ja) | クロツク信号抽出方式 | |
| JPH05236031A (ja) | データ伝送方式 | |
| JP2771354B2 (ja) | 復調器 | |
| US8044744B2 (en) | Time modulation with cosine function | |
| US4599736A (en) | Wide band constant duty cycle pulse train processing circuit | |
| JPS5896440A (ja) | 識別再生クロツク発生回路 | |
| US5999577A (en) | Clock reproducing circuit for packet FSK signal receiver | |
| US4599735A (en) | Timing recovery circuit for synchronous data transmission using combination of L Bi phase and modified biphase codes | |
| US4281292A (en) | Sampling system for decoding biphase-coded data messages | |
| US5850161A (en) | Digital FM demodulator using pulse generators | |
| JPH08331186A (ja) | 周波数復調回路 | |
| JPH0323714Y2 (ja) | ||
| JP3107968B2 (ja) | Ｎｒｚ−ｒｚ信号変換回路 | |
| JPS5922466A (ja) | バイ・フエ−ズ・デジタル変調信号の復調方法 | |
| US7558339B2 (en) | Asynchronous ZCD demodulator/decoder | |
| SU896789A1 (ru) | Квазикогерентный демодул тор сигналов фазовой телеграфии | |
| JPH0225303B2 (ja) | ||
| JPS60151876A (ja) | 情報再生装置 | |
| JPS6337990B2 (ja) | ||
| JPH10135838A (ja) | Ｃｍｉ／ｎｒｚ変換回路 |