JPS5890765A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5890765A JPS5890765A JP19110381A JP19110381A JPS5890765A JP S5890765 A JPS5890765 A JP S5890765A JP 19110381 A JP19110381 A JP 19110381A JP 19110381 A JP19110381 A JP 19110381A JP S5890765 A JPS5890765 A JP S5890765A
- Authority
- JP
- Japan
- Prior art keywords
- circuit element
- dimensional circuit
- layer
- film
- flat plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数の能＃素子、これらを分離する納置（以下
、３次元回路素子と呼ぶ）に係り、その歪みによる破壊
を避ける半導体装置に関するものである。
、３次元回路素子と呼ぶ）に係り、その歪みによる破壊
を避ける半導体装置に関するものである。
一般に蒸着、ＣＶＤ等で成長させた導体膜や絶らの膜を
利用する素子ではこの歪みによる応力が上記の成長させ
た膜に亀裂や剥離を生じさせないように注意を払う必要
が有つ九。
利用する素子ではこの歪みによる応力が上記の成長させ
た膜に亀裂や剥離を生じさせないように注意を払う必要
が有つ九。
従来の例としては３次元回路素子はまだないので、２次
元回路素子の範チュク（６）に入る現在の工Ｃの技術で
３次元回路素子を作るとどうなるかを以下に説明する。
元回路素子の範チュク（６）に入る現在の工Ｃの技術で
３次元回路素子を作るとどうなるかを以下に説明する。
そこで、ＭＯ８工Ｃを例に七って、ＩＣの断面横板（わ
と反対の伝導型を持つ拡散領域（３）、ポリシリコン膜
（４）、上積み酸化シリコン膜（５）、アルミニクム（
８Ｂ）と工Ｃパツクージの足へ接続するワイヤ・ボンデ
ィング用のボンディング・パッド（９）が示され、 Ｍ
ＯＥＩ Ｔ （８Ａ）は２コの拡散領域（３）をソー
ス・ドレインとし、その間のポリシリコン膜（４）をゲ
ートとして構成され、Ｍ ＯＢ Ｔ （８Ｂ）は丁度Ｍ
Ｏ日で（８Ａ）のソースドレインの中間の断面を横から
見た状態を現わし、導体膜（６）がポンディングパッド
（９）とＭ ＯＳ Ｔ （８Ａ）のソース（或いはドレ
イン）を１．Ｊ ＯＳ Ｔ （８Ａ）のドレイン（或い
はソース）とＭＯ６Ｔ （８ｊ：＋）のゲートを接続し
ている様子を示している。この図では、示していないが
ＭＯ日Ｔ （８Ａ）のゲート、Ｍ Ｏ８Ｔ （８Ｂ）の
ソースドレインも上記と同様の方法でＩＣ中の他のＭＯ
８Ｔやポンディングパッドに接続されている。このよう
な方法で多数のＭＯ８Ｔの間を回路回通りに接続するこ
とにより実際のＩＣは構成されている。
と反対の伝導型を持つ拡散領域（３）、ポリシリコン膜
（４）、上積み酸化シリコン膜（５）、アルミニクム（
８Ｂ）と工Ｃパツクージの足へ接続するワイヤ・ボンデ
ィング用のボンディング・パッド（９）が示され、 Ｍ
ＯＥＩ Ｔ （８Ａ）は２コの拡散領域（３）をソー
ス・ドレインとし、その間のポリシリコン膜（４）をゲ
ートとして構成され、Ｍ ＯＢ Ｔ （８Ｂ）は丁度Ｍ
Ｏ日で（８Ａ）のソースドレインの中間の断面を横から
見た状態を現わし、導体膜（６）がポンディングパッド
（９）とＭ ＯＳ Ｔ （８Ａ）のソース（或いはドレ
イン）を１．Ｊ ＯＳ Ｔ （８Ａ）のドレイン（或い
はソース）とＭＯ６Ｔ （８ｊ：＋）のゲートを接続し
ている様子を示している。この図では、示していないが
ＭＯ日Ｔ （８Ａ）のゲート、Ｍ Ｏ８Ｔ （８Ｂ）の
ソースドレインも上記と同様の方法でＩＣ中の他のＭＯ
８Ｔやポンディングパッドに接続されている。このよう
な方法で多数のＭＯ８Ｔの間を回路回通りに接続するこ
とにより実際のＩＣは構成されている。
そして、３次元回路素子は概念として、第１図のＩＣの
ごく表面の平板（Ｐｌ）を何層にも重ねた構造と考えら
れている。
ごく表面の平板（Ｐｌ）を何層にも重ねた構造と考えら
れている。
すなわち、第２図に示す如く３次元回路素子は第１図の
能動領域相当の部分（１０５’と層間膜（７Ａ）とから
なる平板（Ｐｌ） 、（Ｐ２） 、（Ｐ３）を３層に重
ねた構造になっており、各平板間は層間ｄ （７Ａ）の
一部にスルーホール（１１）を設けることにより接続さ
れている。
能動領域相当の部分（１０５’と層間膜（７Ａ）とから
なる平板（Ｐｌ） 、（Ｐ２） 、（Ｐ３）を３層に重
ねた構造になっており、各平板間は層間ｄ （７Ａ）の
一部にスルーホール（１１）を設けることにより接続さ
れている。
第２図は３層の場合で原理的には何層でも考えられる。
さて、最初に述べた歪みによる亀裂や剥離の点から考え
ると次のようなことが云える。
ると次のようなことが云える。
一般に、同じ成分の膜ならば膜の厚さが増すと応力集中
個所におけるその応力も増大し、ある膜厚以上になると
亀裂や剥離が生ずる。
個所におけるその応力も増大し、ある膜厚以上になると
亀裂や剥離が生ずる。
従来のＩＣの場合でも現状より膜厚が５割も増すと、亀
裂や剥離が生じる。
裂や剥離が生じる。
従って、３次元回路素子では第２図の３層構造の場合束
なくともＩＣの３倍の膜厚となり単純に従来の工Ｃの技
術を用いたのでは亀裂や剥離か生ずる欠点が有った。
なくともＩＣの３倍の膜厚となり単純に従来の工Ｃの技
術を用いたのでは亀裂や剥離か生ずる欠点が有った。
本発明は、上記のような従来のものの欠点を除去するた
めになされたもので、３次元回路素子において２層以上
の上記で定義した平板（Ｐ２） 、（Ｐ３）・・・を細
分することにより、亀裂や剥離を生じさせない３次元回
路素子を提供することを目的としている。
めになされたもので、３次元回路素子において２層以上
の上記で定義した平板（Ｐ２） 、（Ｐ３）・・・を細
分することにより、亀裂や剥離を生じさせない３次元回
路素子を提供することを目的としている。
以下、本発明の一実施例を図面を用いて説明する。第３
図に示す如く、２層目以上の平板（Ｐ２） （ｐ３）を
分割した構造とする。
図に示す如く、２層目以上の平板（Ｐ２） （ｐ３）を
分割した構造とする。
このような構造としたので、応力集中個所のその応力は
従来のものに比して本発明の３次元回路素子では、充分
小さく出来、亀裂や剥離の発生といった欠点を除くこと
ができる。尚、本発明のものは２層目以上の平板（Ｐ２
） 、（Ｐ３’）を第３図の如く細分しても支障のない
３次元回路素子に適用するものである。また第３図では
、細分化された平板（Ｐ２） 、 （Ｐ３） Ｉ Ｉｌ
ｌにスルーホールは各１個だけ示されているが、複数個
Ｍつてもよく、また細分化された２層目平板（Ｐ２）
１ Ｉｌｌに３層目平板（Ｐ３）は１個だけ示されてい
るが複数個有ってもよいことは言うまでもない。
従来のものに比して本発明の３次元回路素子では、充分
小さく出来、亀裂や剥離の発生といった欠点を除くこと
ができる。尚、本発明のものは２層目以上の平板（Ｐ２
） 、（Ｐ３’）を第３図の如く細分しても支障のない
３次元回路素子に適用するものである。また第３図では
、細分化された平板（Ｐ２） 、 （Ｐ３） Ｉ Ｉｌ
ｌにスルーホールは各１個だけ示されているが、複数個
Ｍつてもよく、また細分化された２層目平板（Ｐ２）
１ Ｉｌｌに３層目平板（Ｐ３）は１個だけ示されてい
るが複数個有ってもよいことは言うまでもない。
本発明の構造は、以上のように歪みの影響を除くのが第
１の目的であるが、第３図の構造かられかる９口〈従来
の構造より冷却効果を大とすることも出来る。
１の目的であるが、第３図の構造かられかる９口〈従来
の構造より冷却効果を大とすることも出来る。
以上のように本発明によれば３次元回路素子の構造にお
ける２層目以上の部分を細分することにより、第１に歪
による破壊の発生を除去し、第２に冷却効果を大にする
上で効果がある。
ける２層目以上の部分を細分することにより、第１に歪
による破壊の発生を除去し、第２に冷却効果を大にする
上で効果がある。
第１図は現在のＭＯ８ＩＣを示す断面構造図、第２図１
−ｔ３次元回路素子の概念的断面構造図、第３図は従来
のＩＣ技術を用いても問題を生じない本発明の３次元回
路素子の概念的断面構造図である。 （１）・・・シリコン基板、（２）・・・熱酸化シリコ
ン膜、（３）・・・シリコン基板（１）と反対の伝導型
′ｌ！−持つ拡散領域、（４）・・・ポリシリコン膜、
（５）・・・上積み酸化シリコン膜、（６）・・導体膜
、（７）・・・回路保護膜、（７Ａ）・・・層間膜、
（８Ａ） 、（８Ｂ）・・・ＭＯＳ）ランジスタ、（９
）・・・ボンティング・パッド、（１０）・・・第１図
の能動領域相補部分、（１１）・・・スルーホール なお、各図中同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −第１図 第２図 第３図
−ｔ３次元回路素子の概念的断面構造図、第３図は従来
のＩＣ技術を用いても問題を生じない本発明の３次元回
路素子の概念的断面構造図である。 （１）・・・シリコン基板、（２）・・・熱酸化シリコ
ン膜、（３）・・・シリコン基板（１）と反対の伝導型
′ｌ！−持つ拡散領域、（４）・・・ポリシリコン膜、
（５）・・・上積み酸化シリコン膜、（６）・・導体膜
、（７）・・・回路保護膜、（７Ａ）・・・層間膜、
（８Ａ） 、（８Ｂ）・・・ＭＯＳ）ランジスタ、（９
）・・・ボンティング・パッド、（１０）・・・第１図
の能動領域相補部分、（１１）・・・スルーホール なお、各図中同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −第１図 第２図 第３図
Claims (1)
- １！［数の能前素子これらを分離する絶縁膜、及び上記
複数の能動素子の各端子を接続する導体膜から平板状の
集積回路を複数積み重ねた半導体装置において、上記平
板状の集積回路のうちの最下層のものを除き、細分化し
たることを４Ｉ徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19110381A JPS5890765A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19110381A JPS5890765A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5890765A true JPS5890765A (ja) | 1983-05-30 |
Family
ID=16268900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19110381A Pending JPS5890765A (ja) | 1981-11-25 | 1981-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5890765A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007099754A1 (ja) * | 2006-03-03 | 2009-07-16 | コニカミノルタオプト株式会社 | 磁気記録媒体用基板及びその製造方法 |
-
1981
- 1981-11-25 JP JP19110381A patent/JPS5890765A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007099754A1 (ja) * | 2006-03-03 | 2009-07-16 | コニカミノルタオプト株式会社 | 磁気記録媒体用基板及びその製造方法 |
| JP5062167B2 (ja) * | 2006-03-03 | 2012-10-31 | コニカミノルタアドバンストレイヤー株式会社 | 磁気記録媒体用基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050087807A1 (en) | Integrated circuit bond pad structures and methods of making | |
| JP3116916B2 (ja) | 回路装置、その製造方法 | |
| US11063035B2 (en) | Semiconductor integrated circuit device | |
| US5208658A (en) | Semiconductor integrated circuit provided with contact for inter-layer connection and method of inter-layer connection therefor | |
| JPS5890765A (ja) | 半導体装置 | |
| JP4041873B2 (ja) | 静電気放電保護回路及び静電気放電保護回路を形成する方法 | |
| JP2840150B2 (ja) | 半導体集積回路及びその層間接続方法 | |
| JP3366480B2 (ja) | 半導体チップ | |
| JPH01262654A (ja) | 半導体装置 | |
| WO2023167083A1 (ja) | 半導体集積回路装置 | |
| KR20030093115A (ko) | 반도체 집적 회로 장치 | |
| JP3242478B2 (ja) | 高耐圧半導体装置 | |
| JPS61210668A (ja) | 半導体装置 | |
| JPS62111451A (ja) | 半導体集積回路 | |
| JP3356197B2 (ja) | サージ保護回路 | |
| JPS59154056A (ja) | 半導体装置 | |
| JPS61170068A (ja) | Ｍｏｓトランジスタ | |
| JPH04125969A (ja) | Ｍｏｓ型パワー半導体素子およびその製造方法 | |
| JPH04111360A (ja) | Ｍｏｓトランジスター | |
| JPS6159749A (ja) | 半導体集積回路装置 | |
| JPH043980A (ja) | 半導体装置 | |
| JPH07120709B2 (ja) | 半導体集積回路の配線方式 | |
| JPH04345052A (ja) | 半導体装置 | |
| JPS63111669A (ja) | Ｍｏｓ型トランジスタ | |
| JPS5835981A (ja) | 半導体装置 |