JPS5887833A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPS5887833A
JPS5887833A JP18541881A JP18541881A JPS5887833A JP S5887833 A JPS5887833 A JP S5887833A JP 18541881 A JP18541881 A JP 18541881A JP 18541881 A JP18541881 A JP 18541881A JP S5887833 A JPS5887833 A JP S5887833A
Authority
JP
Japan
Prior art keywords
temperature
semiconductor substrate
defect
wafer
nuclei
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18541881A
Other languages
Japanese (ja)
Inventor
Takaaki Aoshima
青島 孝明
Akira Yoshinaka
吉中 明
Masatake Kishino
岸野 正剛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP18541881A priority Critical patent/JPS5887833A/en
Publication of JPS5887833A publication Critical patent/JPS5887833A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

PURPOSE:To form unclei of crystal defect inside of the bulk according to the heat treatment of a comparatively short time at the low temperature treatment to make the crystal defect nuclei to grow by a method wherein the temperature of a semiconductor substrate is made to rise from the starting temperature of 450-950 deg.C up to a high temperature. CONSTITUTION:A single crystal silicon wafer 1 manufactured according to the Czochralski method is treated in dry nitrogen gas for one hour at about 1,200 deg.C, a solid solution of oxygen at the neighborhood of the surface to form an element is made to diffuse outward, and a no defect region (denuded zone) 2 of about 10mum thickness is formed in the surface of the wafer. After the wafer 1 thereof is treated for 3hr in dry nitrogen gas at 650 deg.C, the temperature is made to rise by 1 deg.C/min up to 900 deg.C, and the nuclei 3 of crystal defect are formed only inside of the bulk. After then, a polycrystalline silicon layer is formed on the whole surface of the silicon wafer according to the deposition technique, and it is formed into a gate electrode 7 and the other wirings according to the etching technique.

Description

【発明の詳細な説明】 本発明は、IC,LSI等の集積回路をはじめとする各
種半導体装置の製造方法に関し、特に、半導体装置を構
成する単結晶半導体基体の処理方法に関するものである
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method of manufacturing various semiconductor devices including integrated circuits such as ICs and LSIs, and particularly relates to a method of processing a single crystal semiconductor substrate constituting a semiconductor device.

半導体装置の特性を劣化させるものの中に、製造プロセ
ス中に半導体基体内に誘起される欠陥や有害不純物があ
る。これらを除去するために、素材となる単結晶半導体
基体に対する種々のゲッタリング法が提案されている。
Among the things that degrade the characteristics of semiconductor devices are defects and harmful impurities that are induced within the semiconductor substrate during the manufacturing process. In order to remove these, various gettering methods have been proposed for the single crystal semiconductor base material.

その代表的なものに、半導体ウェーハ(基体)裏面に機
械的損傷を与える方法、ウェーハ裏面へ高濃度イオン注
入あるいは高濃度不純物拡散をする方法、JJ C、e
酸化法があり、更に最近ではシリコンウェーハの内部に
だけ意図的に結晶欠陥を形成ずイ)イントリンシック・
ゲッタリング法などかあ;り。
Typical examples include methods of mechanically damaging the backside of a semiconductor wafer (substrate), methods of high-concentration ion implantation or high-concentration impurity diffusion into the backside of the wafer, and JJC, e.
There is an oxidation method, and more recently there is a) intrinsic method that does not intentionally create crystal defects only inside the silicon wafer.
Maybe gettering method.

しかし、これら半導体基体に対゛44)従来のゲッタリ
ング手法は、イントリンシック拳ゲッタリングを除き、
汚染等の製造」二の問題や「ψ用にAr)たっての熱処
理条件上で制約が漆)る。また、イン) IJンシソク
争ゲッタリング法では、熱処]!11時間が長いこと、
特にバルク内部に結晶欠陥の核を形成する低温処理が長
いことが問題である。
However, for these semiconductor substrates, conventional gettering methods (44), except for intrinsic fist gettering,
There are problems in the production of contamination, etc. and constraints on the heat treatment conditions for ψ.Also, in the IJ method, the heat treatment time is long,
Particularly problematic is the long low-temperature treatment that forms crystal defect nuclei within the bulk.

従って、本発明は、−ヒ記した従来のイントリンシック
・ゲッタ1ノング法の欠点を無くし、比較的短時間の熱
処理でバルク内部に結晶欠陥の核を形成する半導体基体
の熱処理方法を提供することを目的とし、さらには、こ
れらの半導体基体を使用l−だ特性のよい半導体装[、
に得るための製造方法を提供することにある。
Therefore, it is an object of the present invention to provide a heat treatment method for a semiconductor substrate that eliminates the disadvantages of the conventional intrinsic getter 1-Nong method mentioned above and forms crystal defect nuclei within the bulk with a relatively short heat treatment. In addition, we aim to develop semiconductor devices with good characteristics using these semiconductor substrates.
The objective is to provide a manufacturing method for obtaining.

この目的を達成するために、本発明によれば、結晶欠陥
核を成長させろための低温熱処理において、450〜9
50Cの開始温度から高温にまで半導体基体の?li[
を−1−昇させることを特徴としている。
In order to achieve this objective, according to the present invention, in a low temperature heat treatment for growing crystal defect nuclei,
For semiconductor substrates from a starting temperature of 50C to high temperatures? li [
It is characterized by increasing -1-.

一般に、チョクラルスキー法で成長させたシリコン単結
晶を加工(−7だ半導体基板において、バルク内部での
結晶欠陥の核形成は、過飽和に含まれている固溶酸素原
子θ)析出現象を利用1.たものであって、バルク欠陥
密度を高くするために過飽和度の大きな低温で処理して
いる。しかし、この低温処理では充分な径の欠陥核を形
成するために、例えば16時間以上の一定の温度に長時
間保持することが必要である。しかも、半導体装置の製
造工程中に入る熱処理等を含むその後の高温処理でウェ
ーハ表面領域を酸素原子の外方拡散により欠陥フリーに
する場合にも、充分に安定な大きさにまで欠陥核を成長
させるために長時間(例えば16時間以上)の熱処理を
必要とする。これに対し、本発明は欠陥核の成長が、温
度を高くすると早くなることに着目して、低温で形成さ
れる欠陥核が消滅しない程度の早さで半導体基体な昇温
し、核の成長を促進させることを特徴としている。こσ
)ように昇温処理を行なうことによって、欠陥核の成長
のための熱処理時間を大幅に短縮させ、しかも充分なゲ
ッタリング効果を発揮させることができるのである。
In general, silicon single crystals grown by the Czochralski method are processed (-7) In semiconductor substrates, the nucleation of crystal defects inside the bulk takes advantage of the precipitation phenomenon of solid solute oxygen atoms θ contained in supersaturation. 1. In order to increase the bulk defect density, the process is carried out at a low temperature with a high degree of supersaturation. However, in this low-temperature treatment, in order to form defect nuclei with a sufficient diameter, it is necessary to maintain the temperature at a constant temperature for a long time, for example, 16 hours or more. Furthermore, defect nuclei grow to a sufficiently stable size even when the wafer surface area is made defect-free by outward diffusion of oxygen atoms during subsequent high-temperature treatments, including heat treatment during the semiconductor device manufacturing process. In order to achieve this, long-term heat treatment (for example, 16 hours or more) is required. On the other hand, the present invention focuses on the fact that the growth of defect nuclei becomes faster when the temperature is raised, and increases the temperature of the semiconductor substrate at a rate that does not eliminate the defect nuclei formed at low temperatures, thereby allowing the nuclei to grow. It is characterized by promoting This σ
) By performing the temperature raising treatment, it is possible to significantly shorten the heat treatment time for the growth of defect nuclei, and moreover, it is possible to exhibit a sufficient gettering effect.

本発明の処理方法においては、450〜950Cの開始
温度からの昇温速度は5C/mm以下とするのが望まし
く、1〜3C/mmが更に望ましい。
In the treatment method of the present invention, the rate of temperature increase from a starting temperature of 450 to 950 C is preferably 5 C/mm or less, more preferably 1 to 3 C/mm.

この昇温速度は、本発明の目的である処理時間の短縮と
、充分なサイズの欠陥核の成長との双方を満足させるこ
とができる。即ち、昇温によってバルク中での酸素拡散
速度が向上するが、あまり昇温速度が大きすぎると、温
度で決ま2)欠陥核の臨界核半径よりも実際の核半径が
小さくなり、欠陥核が不安定となって溶融・消滅し易い
。この現象は、昇温速度5C/mmを越えると生じる傾
向が強いので、その上限は5C/馴とするのがよく、速
度範囲としては1〜3C/m1lfiが好適である。
This temperature increase rate can satisfy both the objectives of the present invention, which are shortening of processing time and growth of defect nuclei of sufficient size. In other words, increasing the temperature improves the oxygen diffusion rate in the bulk, but if the temperature increasing rate is too high, the actual nuclear radius will be smaller than the critical radius determined by the temperature, and the defective nuclei will It becomes unstable and easily melts and disappears. This phenomenon has a strong tendency to occur when the temperature increase rate exceeds 5 C/mm, so the upper limit is preferably 5 C/ml, and the preferable rate range is 1 to 3 C/mlfi.

また、この熱処理は450〜950Cという比較的低温
度を開始温度とすべきである。何故なら、450C未満
では、低温すぎて酸素拡散速度が非常に小さくなってし
まい、また950Cを越えると、02の過飽和度が不足
してその核成長が期待できず、核が生じてもすぐに消滅
するからである。
Further, this heat treatment should start at a relatively low temperature of 450 to 950C. This is because at temperatures below 450C, the temperature is too low and the oxygen diffusion rate becomes extremely low, and at temperatures above 950C, the supersaturation of 02 is insufficient and its nucleus growth cannot be expected; This is because it disappears.

そこで、本発明の方法のように、欠陥核を充分に成長さ
せ得るように、450〜950Cを開始温度とし、これ
から基体を昇温(温度変化)させれば、10時間以内の
短時間内(例えば、5〜6時間)にゲッタリング作用に
とって充分な核サイズを得ることができ、その後の10
00 C以上の特別に設けられた高温処理或いはデバイ
スの製造プロセス中の高温処理時にSin、析出物、転
位、積層欠陥等の微小欠陥の層を生せしめ、この微小欠
陥層によって不要な不純物をゲッタ1)ングさせ、半導
体基体の表面近傍に無欠陥層を形成することができる。
Therefore, as in the method of the present invention, if the starting temperature is set at 450 to 950C and the temperature of the substrate is increased (temperature change) in order to sufficiently grow defect nuclei, the temperature can be increased within a short time (within 10 hours). For example, a sufficient nucleus size for gettering action can be obtained in 5-6 hours) and then 10
A layer of minute defects such as Sin, precipitates, dislocations, stacking faults, etc. is generated during specially provided high-temperature treatment of 00 C or more or during high-temperature treatment during the device manufacturing process, and this minute defect layer serves as a getter for unnecessary impurities. 1) A defect-free layer can be formed in the vicinity of the surface of the semiconductor substrate.

以下、本発明を図面に示した実施例について更に詳細に
説明する。
Hereinafter, embodiments of the present invention shown in the drawings will be described in more detail.

第1図(a)〜(h)は、本発明を適用したMO8IC
の製造方法を示す断面図である。
FIGS. 1(a) to (h) show MO8IC to which the present invention is applied.
FIG. 2 is a cross-sectional view showing a manufacturing method.

まず、第1図(a)に示1ように、チョクラルスキー法
によって製造された単結晶のシリコンウェーハ1を約1
200C11時間乾燥窒素中で処理し、素子を形成する
表面近傍il/)固溶酸素を外方拡散さぜ、ウェーハ表
面に約10μmの無欠陥領域(デヌーデインド・ゾーン
)2な形成する。
First, as shown in FIG. 1(a), a single crystal silicon wafer 1 manufactured by the Czochralski method is
The wafer is treated with 200C for 11 hours in dry nitrogen to diffuse out the solid solution oxygen in the vicinity of the surface forming the device, thereby forming a defect-free region (denuded zone) 2 of about 10 μm on the wafer surface.

次に、第1図(b)に示したように、このウェーハ1を
6501Z、乾燥窒素中で3時間処理後、900Cまで
1 ’Q 、/ mmで昇温させ、バルク内部にだけ結
晶欠陥の核3を形成する3、 次に、第1図fc)に示すように、l 1 f’I O
Cのスチームの高温中にて4時間の熱酸化な′i1い、
約700OAのシリコン酸化膜4を形成する。こθ)後
、第1図(d)に示すように、M OS FIル′l゛
(絶縁ゲート型゛醒界効果トランジスタ)が形成されど
・べき領域部のシリコンeKtJ4をエツチング技術に
より除去し、シリコン酸化膜4の中に孔fNli 5 
’a”形成する。
Next, as shown in FIG. 1(b), this wafer 1 was treated at 6501Z in dry nitrogen for 3 hours, and then heated to 900C at a rate of 1'Q,/mm to eliminate crystal defects only inside the bulk. 3 to form a nucleus 3, then l 1 f'I O as shown in Figure 1 fc)
Thermal oxidation for 4 hours in the high temperature of C steam,
A silicon oxide film 4 of about 700 OA is formed. After this θ), as shown in FIG. 1(d), the silicon eKtJ4 in the area where the MOS FIl (insulated gate type ``superior field effect transistor'') is to be formed is removed by etching technology. Hole fNli 5 in silicon oxide film 4
Form 'a'.

引続いて、シリコンウェーハ1を100OCのドライ酸
素雰囲気中にて50分間熱酸化処理を行なうことによっ
て、厚さ約50OAのゲート用シリコン酸化膜6を形成
する。
Subsequently, the silicon wafer 1 is thermally oxidized for 50 minutes in a dry oxygen atmosphere of 100 OC to form a gate silicon oxide film 6 having a thickness of about 50 OA.

さらに、この後、第1図fe)に示すように、デポジシ
ョン技術によりシリコンウェーハ全面に多結晶シリコン
層を形成t7、これをエツチング技術によってゲートを
極の形状および他の配線の形状に従ってバタンニングを
行ない、ゲー+−′を極7およびその他の配線(図示さ
れていない)を形成する。
Furthermore, as shown in Fig. 1(fe), a polycrystalline silicon layer is formed on the entire surface of the silicon wafer using a deposition technique (t7), and then the gate is patterned according to the shape of the pole and other interconnections using an etching technique. The electrodes 7 and other interconnections (not shown) are formed on the gate +-'.

次に、第1図if)に示すように、シリコン酸化膜6お
よび4の表面を、ゲート電極7から露出された薄いシリ
コン酸化膜6が除去される程度に、エツチング技術によ
って除去する。これによって、ソースおよびドレインが
形成されるべきシリコンウェーハ表面が露出される。
Next, as shown in FIG. 1(if), the surfaces of the silicon oxide films 6 and 4 are removed by an etching technique to the extent that the thin silicon oxide film 6 exposed from the gate electrode 7 is removed. This exposes the silicon wafer surface where the source and drain are to be formed.

さらに、第1図(e)に示すように、露出された部分を
通して約10001:l’の温度にて、N型不純物であ
るリンをデポジションし、これを拡散して、ソースおよ
びドレイン領域8.9を形成する。
Further, as shown in FIG. 1(e), phosphorus, which is an N-type impurity, is deposited at a temperature of about 10,001:1' through the exposed portion, and is diffused into the source and drain regions 8. Form .9.

次に、第1図(h)に示すように、全面にリンシリゲー
トガラス(PSG)膜10を形成し、その後のエツチン
グ処理によってこのυンシリゲートガラス膜10のコン
タクト用の孔部な形成12、通常のアルミニウムの蒸着
技術およびアルミニウムのエツチング技術を使用して、
ソー×オdよびドレイン領域にそれぞれオーミックコン
タクトしたアルミニウム電極11および12、j〔らび
にその他のアルミニウム配線(図示されてい7′l(い
)な形成する。これによってM OS l’ E ’I
’が形成される。
Next, as shown in FIG. 1(h), a phosphorus siligate glass (PSG) film 10 is formed on the entire surface, and a hole for a contact in this phosphorus siligate glass film 10 is formed by a subsequent etching process. 12. Using ordinary aluminum vapor deposition technology and aluminum etching technology,
Aluminum electrodes 11 and 12, j and other aluminum interconnections (not shown) are formed in ohmic contact with the source and drain regions, respectively.
' is formed.

上記した製造工程によれば、素子形成用の表面領域を欠
陥フリーにl−た(第1a図)状態で欠陥核3を短時間
の低温処理(第1b図)に1つ成長させ、しかる後更に
、IC製造プロセス自体の熱酸化、拡散等の熱処理で結
晶欠陥3る・形成12、これによってウェーハの表面近
傍の素子形成領域を無欠陥層とするゲッタリング作用を
行える。従って、素子領域の結晶欠陥や有害不純物を除
去し、逆耐圧、リーク、雑音等の特性及び歩留が向上す
る。
According to the above manufacturing process, one defect nucleus 3 is grown in a short-time low temperature treatment (Fig. 1b) while the surface area for forming the element is made defect-free (Fig. 1a), and then Further, heat treatments such as thermal oxidation and diffusion in the IC manufacturing process itself form crystal defects 3 and 12, thereby providing a gettering effect to make the element formation region near the surface of the wafer a defect-free layer. Therefore, crystal defects and harmful impurities in the element region are removed, and characteristics such as reverse breakdown voltage, leakage, and noise, and yield are improved.

第2図は実験結果を示すもθ)で、低温処理条件とバル
ク結晶欠陥密度の関係を表わす図である。
FIG. 2 shows the experimental results and is a diagram showing the relationship between low temperature treatment conditions and bulk crystal defect density.

この図は、第3図(bjに示すように高温処理として]
 200 tr、乾燥窒素中で熱処理した後、低温処理
を650C1乾燥窒素中で1〜3時間保持後、900C
まで温度上昇率1′c又は3C/mで昇温し、さらに1
000C1乾燥酸素中で16時間熱処理した時のバルク
欠陥密度を示したもので、曲線AがIC/IMnの場合
、曲線Bが3 U 7mm (n場合である。昇温速度
がI C/mvrの時には、650Cの保持時間によら
ず高密度のバルク欠陥が発生するが、昇温速度が3C/
minの場合には、650Cでの保持時間の増加ととも
に、バルク欠陥密度も増加する。このようにして形成し
た高密度σ)バルク欠陥は、650Cの一定温度で低温
処理を16時間行なって核形成した場合(熱処理シーケ
ンス第3図(a))のバルク欠陥と同程度の密度である
。したがって、本発明の方法を用いれば、イン) IJ
ンシック・ゲッタリングに必要なバルク結晶欠陥の形成
を従来より短時間の熱処理で行なうことができる。
This figure is shown in Figure 3 (as shown in bj for high temperature treatment)
After heat treatment in 200 tr, dry nitrogen, low temperature treatment was kept in 650C1 dry nitrogen for 1-3 hours, then 900C
The temperature was increased at a rate of 1'c or 3C/m until
It shows the bulk defect density when heat treated in 000C1 dry oxygen for 16 hours, where curve A is IC/IMn and curve B is 3U 7mm (n).When the heating rate is IC/mvr Sometimes, a high density of bulk defects occurs regardless of the holding time at 650C, but when the heating rate is 3C/
In the case of min, the bulk defect density also increases as the holding time at 650C increases. The high-density σ) bulk defects formed in this way have a density similar to that of bulk defects when nucleation is performed by low-temperature treatment at a constant temperature of 650 C for 16 hours (heat treatment sequence Figure 3 (a)). . Therefore, using the method of the present invention, in) IJ
The formation of bulk crystal defects required for non-thick gettering can be achieved with a shorter heat treatment time than conventional methods.

本発明はイントリンシック・ゲッタリングにおける低温
処理の方法を提供することを目的としているが、本発明
を適用して半導体装置を完成させるまでの温度シーケン
スの一例を第3図(b)について述べる。
The present invention aims to provide a method of low temperature processing in intrinsic gettering, and an example of a temperature sequence until the completion of a semiconductor device by applying the present invention will be described with reference to FIG. 3(b).

第3図(b)の時間T1の間、用意されたシリコンウェ
ーハは1200t:’の高温中で1時間熱処理を行ない
、ウェーハの表面近傍の格子間酸素の外方拡散を行う。
During time T1 in FIG. 3(b), the prepared silicon wafer is heat treated at a high temperature of 1200 t:' for 1 hour to cause out-diffusion of interstitial oxygen near the surface of the wafer.

この処理を行うと表面近傍には微小欠陥が発生しない。If this treatment is performed, no minute defects will be generated near the surface.

次に、時間′r、のt…に、本発明に従って、初め65
0Cの温度で1時間加熱処理を行ない、引続いて650
Cから900 Cに除々に昇温させる。この所鯖’I’
 2の低温処理肋間において析出核を形成する。その後
、′I′3の期間において、素子を形成するための熱酸
化、拡散等の所MLデバイスのプロセス]二程において
、1000iC〜1250Cの高温が断続的又は連続的
に加えられ、核の成長によって微小欠陥を発生さ・欧、
ウェーハの表面近傍の表面層は無欠陥となり、結果的に
ウェー・・内の無欠陥層内に半導体装置が完成されるこ
とになる。なお、rr、の熱処理の期間は、デバイスを
形成する前にウェーハを特別に熱処理してもよいし、加
熱時間は連続的又は断続的であって良い。なお、第3図
(b)の1゛、の時間は、製造プロセス中の加熱時間の
総計時間(例えば16時間)として略式的に示したもの
である。
Then, at t... of time 'r, initially 65
Heat treatment was carried out at a temperature of 0C for 1 hour, followed by 650C.
Gradually raise the temperature from C to 900 C. This place mackerel 'I'
Precipitation nuclei are formed in the cold-treated intercostals of 2. Thereafter, in the period 'I'3, thermal oxidation, diffusion, etc. are performed to form the element. In the second stage, high temperature of 1000iC to 1250C is applied intermittently or continuously to grow the nucleus.・Europe, where micro defects are generated by
The surface layer near the surface of the wafer becomes defect-free, and as a result, semiconductor devices are completed within the defect-free layer within the wafer. Note that during the heat treatment period rr, the wafer may be specially heat-treated before forming devices, and the heating time may be continuous or intermittent. Note that the time 1'' in FIG. 3(b) is schematically shown as the total heating time (for example, 16 hours) during the manufacturing process.

このような、第3図(b)に示すような本発明に従う温
度シーケンスに従うと、第3図(a)に示すような、低
温処理を、期間′■゛、において、一定の温度で長時間
(例えば16時間)行うものに対して処理時間を極めて
大幅に節減することが出来る。第3図(b)のウェーハ
と同一製造条件で製造されたウェーハを、第3図(a)
の温度シーケンスで低温処理を行う場合、第3図(b)
と同等なゲッタリング効果を得るために、650Cの一
定温度で16時間以上の加熱処理を要する。これは第3
図(b)の低温処理が10時間以内で良いものに対して
処理時間を極めて多く必要とする欠点がある。
According to the temperature sequence according to the present invention as shown in FIG. 3(b), the low temperature treatment is carried out at a constant temperature for a long period of time as shown in FIG. 3(a). (for example, 16 hours), the processing time can be significantly reduced. A wafer manufactured under the same manufacturing conditions as the wafer in FIG. 3(b) is shown in FIG. 3(a).
When performing low-temperature treatment with the temperature sequence shown in Figure 3(b)
In order to obtain a gettering effect equivalent to the above, heat treatment at a constant temperature of 650C for 16 hours or more is required. This is the third
In contrast to the low-temperature treatment shown in Figure (b), which requires less than 10 hours, there is a drawback in that it requires an extremely long treatment time.

第3図(a)および第3図(b)に示す温度シーケンス
から明らかなように、第3図(ム)に示す本発明の方法
は核形成のための低温処理時間な昇温操作によって著し
く短縮できる。その場合の耐湿速度は、代表的には1〜
3C/mmであって、■−い、、また昇温前に一定時間
開始温度(650C)&保持しているが、この保持時間
内に欠陥核を充分安定なサイズにまで成長させ、次の昇
温時に核半径(サイズ)を増大させるようにしている(
第2図参照)。また、この昇温の最終温度は第31)図
V)ように900C程度であってよいし、或いは引続い
て積極的に欠陥をも成長させようとすれば、更に100
0〜1250t?の製造プロセス温度(例えば100O
U)へ連続的に昇温させてもよい。同図において、期間
11NI において削具って酸素の外方拡散のために行
なう高温熱処理は1000〜1300Cで1〜4時間、
期間T、における欠陥核成長のための低温熱処理時間は
10時間以内(兵型的には5〜6時間)、低温処理後の
期間′r、におげろ内部欠陥層形成および表面の無欠陥
層形成のための高温処理は、1000〜1250Cの温
度で、10〜20時間(例えば16時間)であってよい
。低温処理後の高温処理は、半導体装置(素子)の製造
プロセスを利用する場合には同プロセスの処理時間およ
び処理温度によって規定されるが、上述したように、製
造プロセスとは別に付加した熱処理工程としてもよい。
As is clear from the temperature sequences shown in FIGS. 3(a) and 3(b), the method of the present invention shown in FIG. Can be shortened. In that case, the moisture resistance speed is typically 1~
The starting temperature (650C) is maintained for a certain period of time before increasing the temperature, and the defect nuclei are allowed to grow to a sufficiently stable size within this holding time. The nuclear radius (size) is increased when the temperature is increased (
(See Figure 2). Further, the final temperature of this temperature increase may be about 900C as shown in Fig.
0~1250t? manufacturing process temperature (e.g. 100O
The temperature may be raised continuously to U). In the figure, in period 11NI, the cutting tool was subjected to high-temperature heat treatment for outward diffusion of oxygen at 1000-1300C for 1-4 hours.
The low-temperature heat treatment time for defect nucleus growth in period T is within 10 hours (5 to 6 hours in military form), and in the period 'r after low-temperature treatment, the formation of a defect-free layer on the surface and the formation of a defect-free layer on the surface. The high temperature treatment for formation may be at a temperature of 1000-1250C for 10-20 hours (eg 16 hours). When using a semiconductor device (element) manufacturing process, high-temperature treatment after low-temperature treatment is defined by the treatment time and temperature of the same process, but as mentioned above, it is a heat treatment process added separately from the manufacturing process. You can also use it as

なお、ヒ紀各温度シーケンスでは、各処理の開始及び最
終温度の立上り及び立下りは実際にはある時間範囲で徐
々に行なわれるが、図面では簡略化して表している。
Incidentally, in each temperature sequence, the start of each process and the rise and fall of the final temperature are actually performed gradually over a certain time range, but are simplified in the drawings.

本発明における核析出のための基体の低温処理は、上述
した昇温あるいは温度プロファイルに対して他の変形を
とることができる。第5図に示すように、例えば、上記
したプロファイルAに対して、破線Bσ)如くに開始か
らすぐに昇温させると更に時間短縮を図れ、一点鎖線C
の如くに二次曲線的に昇温すれば初期に充分な核成長を
行なわせ、次の急勾配の昇温でも充分な核サイズを得る
ことができる。また、二点鎖線りの如くにすれば、核成
長から更に欠陥成長も実現し祷るから、核成長から欠陥
成長までを連続的に行なえる。なお、この低温処理の開
始温度は上記の65 (I Cに市まらず、600〜8
0 (I Uが実際的であり、450〜950Cの範囲
において許容される1、要は450〜950Cの範囲で
核成長のためのJJ1温を行なうようにすればよい。
The low-temperature treatment of the substrate for nucleation in the present invention can be performed by increasing the temperature or by other variations on the temperature profile described above. As shown in FIG. 5, for example, for the profile A described above, if the temperature is raised immediately from the start as shown by the broken line Bσ), the time can be further shortened, and the time can be further shortened by the dashed line C
If the temperature is raised in a quadratic curve like this, sufficient nucleus growth will occur at the initial stage, and a sufficient size of the nuclei can be obtained even when the temperature is raised at a steep slope thereafter. Moreover, if the structure is set as shown by the two-dot chain line, defect growth is also realized from the nucleus growth, so that the process from the nucleus growth to the defect growth can be carried out continuously. The starting temperature of this low-temperature treatment is 65 (not limited to IC), 600 to 8
0 (IU) is practical and allowable in the range of 450 to 950C.In short, JJ1 temperature for nuclear growth may be performed in the range of 450 to 950C.

第4図は、第3図(b)とは異なり、酸素02の外方拡
散のための高温熱処理を低温処理後に行なった場合の例
を示している。この場合も、欠陥成長によるゲッタリン
グ効果を期待できる。ただし、最初の低温処理で成長し
た核(この時点では未だ微小サイズ)が次の高温処理時
に溶は易くなるので、最初の低温処理を充分性なって核
サイズを大きくしておく必要があり、そのために第3図
(b)に比べて処理時間は長くなる。なお、第4図の工
程で上記高温処理を省略し、低温処理後に素子の製造プ
ロセスによる高温処理を行なり−(もよい。このときに
は、その製造プロセスの高温処理によってウェーノ・表
面の02外方拡散と内部の欠陥成長とを同時に行なうこ
とになり、プロセス自体も簡単となる。
Unlike FIG. 3(b), FIG. 4 shows an example in which high-temperature heat treatment for outward diffusion of oxygen 02 is performed after low-temperature treatment. In this case as well, gettering effects due to defect growth can be expected. However, the nuclei grown in the first low-temperature treatment (still minute in size at this point) will easily dissolve during the next high-temperature treatment, so it is necessary to ensure that the first low-temperature treatment is sufficient to increase the size of the nuclei. Therefore, the processing time becomes longer than in FIG. 3(b). It is also possible to omit the above-mentioned high-temperature treatment in the process shown in FIG. Diffusion and internal defect growth are performed at the same time, which simplifies the process itself.

(19 本発明は、前述した実施例に限定されることなく、素子
製造工程中に組込んでも良い。fた、低温からの半導体
基板の昇温は、炉熱だけでなく、温度勾配を持つ炉の中
で、半導体基板を移動させることによっても実現できる
(19) The present invention is not limited to the embodiments described above, and may be incorporated into the device manufacturing process. This can also be achieved by moving the semiconductor substrate in a furnace.

【図面の簡単な説明】[Brief explanation of drawings]

第1図(a)〜第1図(h)は本発明の一実施例である
MO8ICの製造方法を工程順に示す各断面図、第2図
は低温熱処理条件とバルク結晶欠陥密度の関係を表わす
図、第3図(a)、第3図(b)および第4図は処理時
間による温度プロファイルを示すグラフ、第5図は低温
処理中の昇温状況な示すグラフである。 1・・・シリコンウェーハ、2・・・無欠陥領域(デヌ
ーディッド・ゾーン)、3・・・欠陥核又はバルク結晶
欠陥、4・・熱酸化膜、5・・孔部、6−・・ゲート用
絶縁膜、7・・・ゲート電極、8・・ソース領域、9・
・・ドレイン領域、10・・リンフ11ケートガラス膜
、11・・・ソース電極、12 ・ドレイン領域。 !!  轄  と ?1%  矢 と
FIGS. 1(a) to 1(h) are cross-sectional views showing the manufacturing method of MO8IC, which is an embodiment of the present invention, in order of process, and FIG. 2 shows the relationship between low-temperature heat treatment conditions and bulk crystal defect density. 3(a), 3(b), and 4 are graphs showing the temperature profile depending on the processing time, and FIG. 5 is a graph showing the temperature increase during the low temperature processing. 1... Silicon wafer, 2... Defect-free region (denuded zone), 3... Defect nucleus or bulk crystal defect, 4... Thermal oxide film, 5... Hole, 6-... For gate Insulating film, 7... Gate electrode, 8... Source region, 9...
...Drain region, 10.. Rinph 11 Kate glass film, 11.. Source electrode, 12. Drain region. ! ! Jurisdiction? 1% arrow and

Claims (1)

【特許請求の範囲】 1.450〜950cの範囲内の開始温度から高温度へ
半導体基体を昇温させながら熱処理する工程を含み、こ
の工程中に少なくとも前、記半導体基体の内部に結晶欠
陥核を成長させることを特徴とする半導体装置の製造方
法。 2、半導体基体の昇温速度を5C/mi以下とする、特
許請求の範囲の第1項に記載した方法。 3 半導体基体を開始温度に一定時間保持した後、高温
度へ連続的に昇温する、特許請求の範囲の第1項又は第
2項九記載した方法。 4、半導体基体を処理開始時から終了時まで連続的に昇
温する、特許請求の範囲の第1項又は第2項に記載した
方法。 5 半導体基体の内部に結晶欠陥核を成長させ、更にこ
の成長を促進してゲッタ11ング作用のある結晶欠陥を
生ぜしめる、特許請求の範囲の第1項〜第4項のいずれ
か1項に記載した方法。 6、半導体基体を950C以下の高温度まで昇温した後
、更に1oooc以上に保持して結晶欠陥を充分に生ぜ
しめる熱処理工程を特徴する特許請求の範囲の第5項に
記載した方法。 7.450〜950Cの開始温度から、結晶欠陥を充分
に生せしめる1000C以上の高温度まで半導体基体を
連続的に昇温し、この高温度に保持する。特許請求の範
囲の第5項に記載した方法。 8、半導体基体に1000C以上の熱処理を予め施して
おく、特許請求の範囲の第1項〜第7項のいずれか1項
に記載した方法。
[Scope of Claims] A step of heat-treating the semiconductor substrate while raising the temperature from a starting temperature in the range of 1.450 to 950 C, and during this step, at least before, crystal defect nuclei are formed inside the semiconductor substrate. 1. A method for manufacturing a semiconductor device, comprising growing a semiconductor device. 2. The method according to claim 1, wherein the temperature increase rate of the semiconductor substrate is 5 C/mi or less. 3. The method described in claim 1 or 2, wherein the semiconductor substrate is held at a starting temperature for a certain period of time and then continuously raised to a high temperature. 4. The method according to claim 1 or 2, in which the temperature of the semiconductor substrate is raised continuously from the start of the process to the end of the process. 5. A method according to any one of claims 1 to 4, which grows crystal defect nuclei inside a semiconductor substrate and further promotes this growth to produce crystal defects that have a gettering effect. The method described. 6. The method according to claim 5, which comprises a heat treatment step of raising the temperature of the semiconductor substrate to a high temperature of 950C or lower and then maintaining the temperature at 1OOOC or higher to sufficiently generate crystal defects. 7. The temperature of the semiconductor substrate is continuously raised from a starting temperature of 450 to 950 C to a high temperature of 1000 C or more that sufficiently generates crystal defects, and maintained at this high temperature. A method according to claim 5. 8. The method described in any one of claims 1 to 7, wherein the semiconductor substrate is previously subjected to heat treatment at 1000C or higher.
JP18541881A 1981-11-20 1981-11-20 Manufacture of semiconductor device Pending JPS5887833A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP18541881A JPS5887833A (en) 1981-11-20 1981-11-20 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP18541881A JPS5887833A (en) 1981-11-20 1981-11-20 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JPS5887833A true JPS5887833A (en) 1983-05-25

Family

ID=16170435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP18541881A Pending JPS5887833A (en) 1981-11-20 1981-11-20 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPS5887833A (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171826A (en) * 1982-03-26 1983-10-08 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション Method of regulating density and distribution of oxygen precipitate particle
JPS6184075A (en) * 1984-09-18 1986-04-28 イギリス国 Photovoltaic solar cell
WO2002097875A1 (en) * 2001-05-28 2002-12-05 Shin-Etsu Handotai Co.,Ltd. Method for preparing nitrogen-doped and annealed wafer and nitrogen-doped and annealed wafer
WO2003009365A1 (en) * 2001-07-10 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Silicon wafer manufacturing method, silicon epitaxial wafer manufacturing method, and silicon epitaxial wafer
JP2005524228A (en) * 2002-04-23 2005-08-11 エス オー イ テク シリコン オン インシュレータ テクノロジース Method for producing substrate having useful layer on high resistance support

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856343A (en) * 1981-09-29 1983-04-04 Fujitsu Ltd Manufacture of semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856343A (en) * 1981-09-29 1983-04-04 Fujitsu Ltd Manufacture of semiconductor device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171826A (en) * 1982-03-26 1983-10-08 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション Method of regulating density and distribution of oxygen precipitate particle
JPH0319699B2 (en) * 1982-03-26 1991-03-15 Intaanashonaru Bijinesu Mashiinzu Corp
JPS6184075A (en) * 1984-09-18 1986-04-28 イギリス国 Photovoltaic solar cell
WO2002097875A1 (en) * 2001-05-28 2002-12-05 Shin-Etsu Handotai Co.,Ltd. Method for preparing nitrogen-doped and annealed wafer and nitrogen-doped and annealed wafer
JP2002353225A (en) * 2001-05-28 2002-12-06 Shin Etsu Handotai Co Ltd Nitrogen doped annealed wafer and manufacture thereof
US7326658B2 (en) 2001-05-28 2008-02-05 Shin-Etsu Handotai Co., Ltd. Method for preparing nitrogen-doped annealed wafer and nitrogen-doped and annealed wafer
JP4646440B2 (en) * 2001-05-28 2011-03-09 信越半導体株式会社 Method for manufacturing nitrogen-doped annealed wafer
WO2003009365A1 (en) * 2001-07-10 2003-01-30 Shin-Etsu Handotai Co.,Ltd. Silicon wafer manufacturing method, silicon epitaxial wafer manufacturing method, and silicon epitaxial wafer
JPWO2003009365A1 (en) * 2001-07-10 2004-11-11 信越半導体株式会社 Method for manufacturing silicon wafer, method for manufacturing silicon epitaxial wafer, and silicon epitaxial wafer
US7033962B2 (en) 2001-07-10 2006-04-25 Shin-Etsu Handotai Co., Ltd. Methods for manufacturing silicon wafer and silicone epitaxial wafer, and silicon epitaxial wafer
JP2005524228A (en) * 2002-04-23 2005-08-11 エス オー イ テク シリコン オン インシュレータ テクノロジース Method for producing substrate having useful layer on high resistance support

Similar Documents

Publication Publication Date Title
US4437922A (en) Method for tailoring oxygen precipitate particle density and distribution silicon wafers
KR20000006046A (en) Production method for silicon epitaxial wafer
JPS5887833A (en) Manufacture of semiconductor device
JPS59124136A (en) Process of semiconductor wafer
JPS63227026A (en) Gettering method for silicon crystal substrate
JP3287524B2 (en) Method for manufacturing SOI substrate
US7084459B2 (en) SOI substrate
JPH023539B2 (en)
JPS5821829A (en) Manufacture of semiconductor device
JP4647732B2 (en) Manufacturing method of P / P-epitaxial wafer
JPH0119265B2 (en)
JPH01298726A (en) Manufacture of semiconductor wafer and semiconductor device using the semiconductor wafer
JP2734034B2 (en) Processing method of silicon semiconductor substrate
JPH11288942A (en) Manufacture of semiconductor device
JPH0443646A (en) Semiconductor device and its preparation
JPS60198735A (en) Manufacture of semiconductor device
JPS6151930A (en) Manufacture of semiconductor device
JPS6326541B2 (en)
JPH03166733A (en) Manufacture of semiconductor device
JP2004056132A (en) Method for fabricating semiconductor wafer
JPH1092761A (en) Manufacture of silicon wafer
JPH01209729A (en) Manufacture of semiconductor device
JPS6216539B2 (en)
JPS60176241A (en) Manufacture of semiconductor substrate
JPS62219529A (en) Manufacture of semiconductor device