JPS5884332A - バス・システム - Google Patents

バス・システム

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JPS5884332A
JPS5884332A JP57159712A JP15971282A JPS5884332A JP S5884332 A JPS5884332 A JP S5884332A JP 57159712 A JP57159712 A JP 57159712A JP 15971282 A JP15971282 A JP 15971282A JP S5884332 A JPS5884332 A JP S5884332A
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ドナルド・ジヨ−ジ・グライス
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明の分野 本発明は相互接続された処理エレメント(例えばプロセ
ッサ、データ・ストア、ストレージ・コントローラ、I
10プロセッサなど)のシステムに関し、更に具体的に
はそのような処理エレメント・システムのためのバス及
びバス・アクセス制菌装置に関する。
本発明が有効に使用されるデータ処理システムにおいて
、例えばプロセッサ及びメモリは、アドレス及びデータ
金搬送するバスによって相互接続される。本発明は、バ
ス上で相互接続される任意のコンポーネント又はエレメ
ントに適用できる。
バスへ接続されるエレメントは、一般的に処理工レメン
ト又はPEと呼ばれる。本発明は、データ及びアドレス
、又は状況ビット及び劃−ビットのような情報を搬送す
る各種のバスと共に使用することができる。一般的に、
これらの信号を搬送する線は情報バスと呼ばれる。
それぞれのPEはアドレスを有し、かつ情報バスの上で
そのアドレスを認識すると共にPEへアドレスされたメ
ツセージを受入れる通常の手段を有する。更に、それぞ
れのPEは、池の処理エレメントへメツセージを送るた
め、それが情報バスへアクセスする必要かあ−る時、内
部信号を発生する通常の手段を有する。Nえば、処理エ
レメントは状況信号を読1!i!シ、この信号は、情報
バスが使用される何らかの動作が要求されていることを
示すかも知れな凶゛。一般的には、このローカル信号は
ニード(NEED)信号と呼ばれる。更にPEは、バス
上の他の処理エレメントと通信するための池の同期又は
制御信号と共に、アドレス及びデータを情報バス上に置
く通常め手段を有する。
いくつかのPEがバス上で相互に接続されている時、分
配型競争又は優先順位装置及びプロトコルが設けられる
。それは、各PEに対する優先1@位岬当てを含む基準
に基き、バス上の処理エレメントへアクセスを割当てる
ためである。通常、各PEは独特の多ビット・コードを
割当てられ、処理エレメントの優先順位はコードの数値
の順序に従って走る。
情報バスに対するアクセスの競争時間が始った時、競争
するPEは、優先順位バスと呼ばれる多重線バス上にそ
れらの優先順位コードを置くことによって、相互にそれ
らのコ、−ドを伝達する。優先順位バスは情報バスとは
別間のものであってよく、その場合、情報バスに対する
優先順位決定シーケンスは、情報バスが先行する競争時
間から最高優先順位PEによって使用されている間に、
起ることができる。それぞれの競争しているPEは、そ
の優先順位コードを優先順位バス上の優先順位コードと
比較し、池の優先1@位の高いPEがそのコードをバス
上に置いたかどうかを検出する。もし置いていれば、ロ
ーカルのPEは競、争から脱落する。これに関しては、
米国特許第3983540号を参照されたいJ 先行技術は、多数のPKが少数の線よシ成る優先順位バ
スと共に動作できるようにするため、PEが優先順位バ
ス上の線の数よシも多いビットを有するコードと共に動
作できるようにするいくつかの方法を示唆している。こ
れについては、米国特許出願第108069号を参照さ
れたい。
本発明°の要約 本発明の目的は、多数のPEが独立している同じような
装置及びプロトコルを使用して、情報バスへのアクセス
を競争するシステムを提供することである。本発明の他
の目的は、PEの数をWN唾に増加又は減少させ、また
データ・バスの幅を簡単に増大又は縮小させ、しに特性
の異ったいくつかのPEを容易に使用するととっできる
システムを提供することである。
各PEの競争装置はトップ(TOP)、グループ(GR
OUP)、タスク(T’ASK)と呼ばれる3つの動作
モードを与える。トップ・モードは、最高優先順位の競
争しているPEが、他のファクタを顧慮することなく、
バスへのアクセスを獲得する普通の動作を与える。グル
ープ・モードは、全てのPEがグループのために同時に
競争に入シ、グループの各エレメントが、PFJの矢の
グループが、競争に入ることを許される前に、情報バス
へのアクセスを与えられる普通の動作を与える。タスク
・モードは、PEのグループが特定のタスクのために協
動する場合に有用である。これらのPEは、優先順位コ
ードの1部として、共通のタスク優先順位コードを割当
てられ、かつタスク・グループ内の他の独特のコードを
割当てられる。競争の第1段階として、最高タスク優先
順位を有する競争グループが決定され、次の競争段階で
、タスク・グループの最高優先順位のPEが情報バスへ
のアクセスを与えられる。このタスク・グループの初め
から競争していた全てのPEは、競争が再び全てのPE
へ許される前に(グループ・モードにおけるように)、
優先順位に従って情報バスヘのアクセスを与えられる。
PEの優先順位コードは、例えばA、B、Cと呼ば五る
3つの部分として配列され、競争時間は同様にA、B、
Cの名称で呼ばれる3つの段階で進行する(3の数は、
特定の数のPE及び競争バス線がある場合に便宜的な数
である。選択された数Nの競争線及び選択された数Mの
競争段階があって、(N+1)M又はそれよシ少ないP
Eを処理する一般的場合を説明する。)。各競争段1階
において、競争するPKは、その優先順位コードの対応
する部分を優先順位バス上に置く。もしPEが最後の段
階を除く任意の段階で高でなければ(NOT  HIG
H)、それはその競争段階シーケンスで競争から脱落す
る。/1lkvkの段階(ステージC)で高(HIGH
)である111!のPEが、次に情報バスへのアクセス
を与えられる。グループ・モード及びタスク・モードで
は、最後の段階における他のPEが別個の競争シーケン
スを経ることなしに順次にバスへのアクセスを敬る。競
争するPEの最後のものが情轢バスへのアクセスを受暇
つた時、グループ中の他のPEは新しい競争シーケンス
を開始してよい。
これらの動作を実行するに当って、PEは競争i!ll
j!1、競争Iw2、及び決定線と呼ばれる線を使用す
る。本発明は、これらの線に沿って信号を転送する時の
遅延を補償するタイミング手段を各PEに含むので、シ
ステムは、別個の同期手段又は監視手段を必要としない
第1図は本発明を例示する2@のPEを示す。
これらのPEはPE(J)及びPE(K)で示されるが
、その各々は飼えば数百に達する多数のPEff:Wわ
す。PEは、他のコンポーネント又はサブシステムと通
信するためバスを使用するコンポーネント又はサブシス
テムであることができる。
例えば、PE(J)及びPE(K)の各々は、ターミナ
ル又はストレージ・コントローラのために通温を処理す
るプロセッサと同等のものと考えてよい。
PEはデータ及び/又はアドレス、状況、命令などを搬
送するバス上で通信を行うため、通常の非同期通信回路
を有する。一般的に上記のバスは情報バスと呼ばれる。
情報バスは、通常、「有効」(VALID)制御信号及
び「肯fC答J(ACKN’owt、EDcg)制御信
号のような信号を搬送する他のバスを有する。本発明は
、このような一般形式の非常に多様な通信システムに対
しても有用である。
PEによるバスへのアクセスは競争回路によって制御さ
れる。競争回路は、例えば5本のspa、−P4を有す
る優先順位バス及び3本のiI(決定線、競争線1及び
競争112)を介して通信する。
更に、各PE及び競争回路によって、いくつかの信号が
内部的に発生される。これらのコンポーネントは、信号
及び関係した動作に関する以下の説明に出てきた時に説
明する。
内部的に発生される信号 「ニード」信号は、内部的に発生された2通信号であっ
て、情報バスへのアクセスが何らかの理由で必要である
ことをPEへ知らせる。他の装置と通信する任意のデー
タ処理装置において、適当な信号が共通に使用可能であ
る。例えば、プロセッサPEは、それが′a信する任意
のPEのアドレスを含む命令と共に動作し、プロセッサ
の71タロコード又は池の命令デコード手段は、NEE
D信号を与えるマイクロステップを°含む。更にNEE
D信号は、通常、バッファ・ストアが一杯である時や、
ターミナル・オペレータがアテンション・キーを押した
りする時に発生される。
トップ・モード、グループ・モード、タスク・モードに
ついては前に説明した。動作モードは各PEのための状
況レジスタで限足される。それは、3つのモードの各々
に対する状況ピットによって表わされるか、現モードの
ための信号を与えるためにデコードされる2個のビット
によって表わされる。この状況レジスタは、システムの
特定のPEによって直接又は間接にアドレス可能であシ
、このPEは、動作モードを選択しかつ対応するコ−ド
を各PKのレジスタヘロードするため、プログラムを実
行する。通常、PEは全て同一時間に同一モードで動作
するが、混合モードも有用である。モードは、システム
のタスク変更がモード又はモードの混合を変更するのが
望ましいとする時、頻繁に変更することができる。他方
、モードは、操作要員によって選択されるとともにセッ
トされることができ、また製造段階で汎用システムを個
性化するためセットされることができる。
同様に、各PEは優先順位コードを保持する優先順位コ
ード・レジスタを有する。これについては前に言及した
。このコードは、モード・コードについて説明したよう
にしてレジスタヘロードされる。
この回路は、5ビツトのローカル優先順位コード(P″
OL P1j% P2j% P3j% P4j)を優先
順位バス上の5@のビットPO1P1、P2、P3、P
4と比較する。5(ットの各々は、15ビツトの循環シ
フト・レジスタとして考えられる回路によって形成され
る。このシフト・レジスタは15ビツトのローカル優先
順位コードを保持し、選択された部分の5ビツトを出力
として発生する。回路は、線上の信号をローカル信号か
ら分離する駆動器を含み、かつ5ビツトのシーケンスを
検出する回路を有する。第2図の回路は、これらの一般
的な機能を実行し、かつストレージ要件を減少させるた
めローカル優先順位をエンコードする。
第2図の回路において、コンポーネント18の群はd−
カル優先順位コードを形成し、駆動器19の組はこのコ
ードを優先順位バスの5本の線へ印加し、コンポーネン
ト22の群はバス上の優先順位コードをローカル・コー
ドと比較して、ローカルPEが高い優先順位を有する時
、「高J(HIGH)信号を発生する。
コンポーネント18は、レジスタ23によって与えられ
る3ビツト・コードから5ビット優先順位コードを形成
する。レジスタにある3ビツトは、デコーダの動作を示
すためW、X、Yとして示される。デコーダは、次の表
に従って動作する。
000  1  1  1  1  1  最高優先順
位001 01 1 1 1 0100011.1 01100011 10000001 iot   o   o   o   on@低優先順
位110000000e用されず 11100000 02用されず 表1において、最高優先順位は5ビツト・コード111
11である。一般的見地からは、1ビツトは、優先順位
バス上の低い優先順位コードt−1き換えるアップ・レ
ベル又はダウン・レベルによって表わされる。アップ・
レベル又はダウン・レベルは線駆動器の形式に依存する
5ビツト・コードを形成するコンポーネント18は、次
の例から理解される。PF、は優先順位コードPO1P
1、P2、P3、P4=00111を有し、エンコード
された対応する3ビツトはWlX、Y=010であると
仮定する。レジスタ位置XKある1ビツトは、それが人
力される各OR反転回路(具体的には優先順位ビットP
Oj及びPljを発生する2個のOR反転回路)の出力
にゼロ・ビットを発生する。他のゲートは全てゼロの人
力を受@シ、線P 2 jXP 35% P 4 jに
1の出力を発生する。
PEがその優先順位コードを優先順位バスの上に置いて
いない時、それは駆動器をデゲートし、W、XXY=1
01をレジスタ23にロードするか、又はそれと同等の
動作を実行する。
コンポーネント(比較回路)22は、優先順位バス上に
池の信号がない場合を先ず考えることによって容易に理
解することができる。比較回路はローカル優先順位コー
ドと優先順位バスから読出された同じコードとを比較す
る。インバータ24は、優先順位バスから読出された論
理値を反転する。比較回路において、優先順位コードの
各ビットに対するOR反転回路は、ローカル優先順位コ
ードの対応するビットと、優先順位バスの対応する線か
ら来る信号を受取る。筒先順位バス上に他の信号がない
この例において、各OR反転回路は、ローカル優先順位
コード(P2j、P3j、P4j=111)又は線から
の補数(NOT  POj、NOT、  p11=11
)のいずれかから1ビツトを受取る。この例において、
各OR反転回路は1ピツトを受取り、0の出力ビットを
発生する。優先順位バス上に他の優先順位コードがある
場合の回路の動作は、次の表から理解することができる
表  2 1  0  0 0  1   PNj=PNj   
 02  0 1 1   OPM高    1310
10PN・、j高   0 4  1  1 1  0   PNJ=PNj   
 0表2の中のPは5本の優先順位線の任意の1本を表
わす。
これらの@能は、各種の論B1m成によって達成され得
ることは明らかである。
第3図のシーケンサ回路はグレイ・コード・カウンタを
含む。このカウンタはSl、S2、S3、S4の4つの
ステージを有する。ステージの出力は、そのステージの
表示(81、S2、S3、S4)又はその補数(ノット
S1、ノットS2、ノットS3、ノットS4 )によっ
て表わされる。グレトコード・カウンタは、計数遷移の
間に1ビツト位置だけ変「ヒするから、カウントのパリ
ティは通常の2aカウンタの低順位ビットのように交替
し、排他的OR回路30は寄数(ODD)及び偶数(E
VEN)の信号を発生する。これらの出1 力は、グレイ・カウンタ又は2進カウンタの出力よシも
デコードするのに簡単である。
4つのカウンタ・ステージは、通常のクロックから入力
CKへ与えられた入力パルスに応答して、16fiの状
態(そのいくつかは使用されない)を表わすようにカウ
ントを進める。状態を5IS2S 3S4 (偶数)の
如く表わすのが便宜である。
例えば、状態又はステップ1については8182S3S
4(偶数)=ooto(0)と表わす。表3は使用され
ない状態を含む状態シーケンスを示す。
表   3 ステップ    5IS2S、5S4  (偶数)(リ
セット)   1             oolo
  (0)−2ollo  (1) 3         0111  (0)4     
     olot  (1)5         0
100  (0)6         1100  (
1)7         1101  (0)8   
      1111  (1)9         
 1110  (0)10          101
0  (1)11         1011 (0)
12          1001  (1)15  
        1000  (0)14      
   0000  (1)15          0
001  (0)1=6         0011 
 (1)カウンタ動作の詳細は、第3図及び表3から容
易に理解することができる。1つの例として、ステップ
1の状態on1o(o)からステップ2の状態、011
0 (1)へ進む動作を考える。ラッチS4は、ステッ
プ1でダウンである「偶数」信号に応答し、その状態を
ステップ2のために維持する。ランチS3はステップ2
で上昇する「全数」信号及びステップ2でダウンのまま
であるS4信号の一致に応答し、その状態を維持する。
ラッチS2は「全数」信号、S3信号、ノット(NOT
)S4信号に応答する。これらの各々はステップ1の間
にアップであるから、ランチS2は状態を変「ヒさせる
。ラッチS1はその状態を維持する。何故ならば、その
人力の1つ(ノットS3)がダウンだからである。
シーケンサの各カウントは、競争シーケンス中のステッ
プに対応する。ステップ1はリセット・ステップであシ
、112回路の全ての動作が禁止される。シーケンサ起
動線上のリセット・パルスはステージS1、S2、S4
をゼロへリセットし、ステージS3を1ヘセツトする(
第3図では、図面を開学にするため、クロック線及びリ
セットaのいずれも切断されている)。シーケンサは、
それが競争シーケンスから脱落するか、競争シーケンス
で勝った結果として情報バスへのアクセスを受けた時、
リセット又は起動化される。これについては、後に詳細
に説明する。
タロツクは、1つのステップから次のステップヘシーケ
ンスを進めるためにゲートされるか、いくつかのクロッ
ク・す1クルの遅延動作が実行される時停止される。停
止の陵、カウンタを次のステップへ進めるため、クロッ
クはオンにゲートされる。
シーケンサ、クロツタ・ケート回路、リセット回路の動
作は、これらのコンポーネントが本発明の池の動作中に
現われる時に説明する。
決定(RESOL、UTION)@号 決定信号は、情報バスがビジ1であることを知らせるこ
の限シにおいて、この信号は通常のものである。PEは
、それが情報バス上で転送を開始する時決定信号を上昇
させ、その転送が完了した時決定信号を降下させる。大
部分のシステムでは、PEが決定信号を上昇させた時、
それは受信PEへの論@接続を作る処頃を開始する。転
送中のPEは、情報バスが安定していることを知らせる
ため、「他のバス」上で通常の「有効」信号を上昇させ
てよい。大部分のシステムにおいて、PEが決定信号を
降下させる前に1それは終了シーケンスを取る。このシ
ーケンスでは、受信PEは、「他のバス」にある肯定応
答線上で信号を上昇させることによって、それがメツセ
ージを受暇ったことを知らせ、送信PEは、「有効」線
上の信号を降下させることによって、このi号に応答す
る。
これらの説明から、決定信号の多くのl!l!aが通常
のシステムで利用できることが明らかである。
競争シーケンスは、情報バスが使用中である時に起るこ
とができるが、新しい競争シーケンスは、競争線1がダ
ウンである時にのみ始まることができる。情報バ・スへ
のアクセスを必要とするPEは(NEED信号=1)、
それが競争線1がダウンであることを感知した時、その
優先順位コードを優先順位バスの上に置くことによって
、競争シーケンスを開始す゛る(後に説明するように、
池の信号が感知され、他の動作が起る)。
決定信号の他の@能は、後に説明する。
PEは、NEED信号=1であシ、競争線1及び競争線
2の双方がダウンであるか、競争線1がダウンであって
競争線2がアップである時、競争線1を(更に競争11
2をも)上昇させる。(説明している特定の実施例にお
いて、PEはこれらの論畦積に応答してステップ2へ進
み、かつステップ1を表わすコントローラ信号に応答し
て競争線1及び競争iI2を上昇させる。)PEは、ス
テージCを除く任意の競争ステージでそれがN0THI
GHであれば、競争INを降下させる(しかし、必ずし
も競争1!2を降下させない)。ステージCの終シにH
IGHであるPEは、それが情報バスへのアクセスを獲
得し、かつ決定信号を上昇させた後に、競争1i1(及
び競争1!2)を降下させ名。ステージCでNOT  
HIGHであるPEのもつと複雑な動作は、後に説明す
る。
実m例の装置において、競争i11の信号は、シーケン
サの出力で論理和S1+82として形成され、従ってス
テ・ツブ2の始めからステップ11までアップであり、
シーケンサがステップ1ヘリセツトされた時に降下する
(表3を参照されたい)。
競争線2け、競争I11と共に上昇させられ、かつPE
が情報バスへアクセスした時それによって降下させられ
る。その降下は、PEが競争i!1を降下させる場合と
同じ条件による。しかし、NOT  HIGHであるP
EFi、異った条件の下で競争@2を降下させる。この
条件は動作モードに依存スル。トップ・モードにおいて
、競争i11が降下される時には、常にPEは競5争@
2を降下させる。タスク・モードK>いて、もしPEが
ステージAでNOT  HIGHであれば、それは競争
線2t−降下させる。PEがタスク・モードでステージ
Bの競争状態へ入った後、それは情報バスへのアクセス
を達成し決定信号を上昇させるまで、競争112のアッ
プを維持する。グループ・モードにおけるPEは、それ
が情報バスへのアクセスを達成するまで、競争1fIj
2を降下させない。
本発明のシステムは、早い段階で競争から脱落した(競
争wj1を降下させた)PEと、競争していないPEと
を識別するため、グループ・モード又はタスク・モード
で競争IIj1及び競争線2を使用する。競争はステー
ジCにおいて全てのPEの間で進行するが、その進行は
、これらPEの各々が情報バスへのアクセスを達成し競
争線1を降下きせるまで続けられる。次いで、グループ
の全ての残シのPEのために、グループ競争シーケンス
がステージAで開始される。
第4図は競争@12の信号を形成する論理回路を示す。
(競争線2の信号は、前述した線駆動器の震成に適合化
させるため、補数形式ノット競争線2で示される。)ラ
ッチ33は、競争線1が上昇する時競争線2を上昇させ
るためセットされる。
それかリセットされるのは、競争I11がゲート34.
35.36への入力によって劃−される条件の下で降下
する時である。ゲート34への入力は。
もしPEがタスク・モードにあシかつステージAでNO
T  HIGHであれば、競争線2を競争線1と共に降
下させる。論理和「ノット・タスク」+「高」二〇は、
PEがタスク・モードにあシかつNOT  HIGHで
あることを知らせる。論理和S1+/ツトS2+/ツト
S4+EVIN=0は、ステップ3を限定し、ノット・
シフトダン(NOT  5HIFTDOγE)=0は、
遅延1の終りにおけるサンプル時間を限定する。ゲート
35への入力は、PEがトップ・モードにある時、競争
@2を競争線1と共に降下させる。但し、決定縁がアッ
プである時を除く。この条件は、タスク・モード又はグ
ループ・モードにおけるように、最高優先順位のPEに
情報バスの劃−を取らせ、その後直ちに次の優先順位の
PEに、競争シーケンスを経ることなく優先権を取らせ
る。ゲート36への他の入力は、NEED信号が降下し
た時(例えば、PEが何らかの理由で競争シーケンスを
終了した呼)、及びPKが決定線を上昇させて情報バス
の制御を暇った後に、競争Wj2を競争*iと共に下降
させる。第4図の回路で実行される機能は、他の多くの
異った論理回路の配列によっても達成することができよ
う。
曝純な例(第5図の説#J) 主たる信号及び回路の紹介を終ったので、これ  。
からPE(J)が唯一の競争PEであシ、決定線が降下
している非常に拳純な場合の動作を説明する。PIF(
J)は、シーケンサがリセットされているステップ1に
ある。信号の論理積「ニード」・「ノット競争@1」・
「ノット競争線2」・「ノット決定信号」=1に応答し
て、PE(J)はシーケンサをステップ2へ進める。ス
テップ2のためのシーケンサ信号0110(1)に応答
して、PE(J)はそのステージA優先順位コードを優
先順位バス上に置き、競争i11及び競争線2f:上昇
させ、その遅延カウンタへ遅延1のための計数値ヲロー
ドする。クロックはゲートされたままであシ、シーケン
サはステップ3へ曲進するためのクロック・パルスを受
暇る。シーケンサFIO11121)に。答、ア、□ッ
7.ゲー、力、閉じられ、PE(J)は、他のPEから
の信号がその優先順位回路で安定化される朝間の間待機
状態に入る。
「高」信号は、PK(J)がその優先lI位コードを優
先順位バスの上に置いた時に上昇し、シフトダン信号が
上昇した時に遅延1の終シでアップとなる。PE(J)
は優先順位バスの「高」信号をサンプルし、論理積ノッ
ト「高」・ステップ3=1に応答してシーケンサをリセ
ットする。この列において、PE(J)は)(IGHで
あり、タロツク・ゲートは開かれておシ、シーク/すは
次のタロツク・パルスでステップ4へ前進する。ステッ
プ4を指定するシーケンサ信号0101(1)に応答し
て、遅延2が遅延カウンタヘロードされ、り′ロックは
ステップ5へ進められる。この時間、遅延の後に、シフ
トダン信号が上昇し、シーケンサをステップ6へ進めて
競争シーケンスのステージBを開始するためクロック信
号がゲートされる。
競争シーケンスのステージBはシーケンサ・ステップ6
.7.8.9で実行される。これらのステツ゛プはステ
ージAのステップ2.3.4.5に対応するが、ステー
ジBの優先順位コードがステージBで使用される点が異
なる。同様に、ステージC″″Cは、PE(J)はその
ステージC優先順位コードを優先順位バスの上に置き、
ステップ10で遅延1をロードし、ステップ11でロー
カル信号が安定化されシフトダン信号が上昇するのを待
機する。ステップ11の終りでシフトダン信号が上昇す
ると、PE(J)は論理積ステップ10・シフトダン・
「高」・ノット決定信号=1をサンプルする。この条件
の下で、PE(J)//i先ず決定信号を上昇させ、次
いでそのシーケンサをリセットする。それによって、「
競争wjIJ信号及び「競争@2J信号及びその優先順
位コードが降下させられる。
ここで注意すべきは、もし情報バスがビジィであり、か
つノット決定信号=0であれば、PE(J)は決定信号
が降下するのを待機する(「競争線1」信号及び「競争
![2J信号及びシフトダン信号をアップにし、かつそ
の優先順位コードを優先順位バスの上に置いたまま)。
それによって、他の競争期間が始まるのが防止される。
2個のPEが関与する例 PE(J)及びPE(K)の双方が競争状態にあシ、か
つそれらはステージA及びBについては等しい優先順位
コードを有するが、P E (J )はステージCでp
E(K)よシ高い優先順位コードを有するものと仮定す
る。PE (J )は第5図に、ついて説明したように
動作し、優先順位バスが安定した時にそれをサンプルし
、それがHIGHであることを発見する。次いでPE(
J)は、既に説明したように、決定信号を上昇させ、か
つその優先順位コードを降下させる。
競争に敗けたPEがステージA及びBでリセットするの
で、’PE(K−)は゛ステージCでリセットしない。
その代シ、PE(K)は信号論@積「高」・シフトダン
・ノット決定信号=0を@叡9、前の例と同じように、
情報バスへのアクセスを得る前に、決定信号が降下する
のを待すする。@の例では、PE(J)は曝−のPEと
してステージCの終りに決定信号がアップであることを
発見し、決定信号が降下するのを待機した。2蘭のPE
が関与する場合、pg(J)が情報バスの使用を完了し
決定信号を降下した時、Pg(K)は情報バスヘノアク
セスを得る。(トップ・モードでは、第4図に関して説
明した場合を除いて、競争に敗れたPEが通常ステップ
Cでリセットする。
第6図は今まで詳細に説明したコンポーネント及び既に
紹介したコンポーネントの全体図であるが、ここでこれ
らコンポーネントの関連性ヲ更に説明する。次の表が説
明の理解に役立つであろう。
表      4 ステップ         動 作 1    初期又はリセット状態 2.6.10   遅延1のロード、゛優先順位コード
A1B、Cの人力 \7.11  待轡、優先順位バスのサンプル、N。
T  HIGHであればステップ3又は7でリセット 4.8  遅延2のロード 5.9   待機 遅延回路8は、特定のステップで適当な遅延をカウンタ
ヘロードし、かつシーケンサ5がリセットされた時遅延
カウンタ會リセットするため、シーケンサ5からの入力
を有する。ステップ2.6.10で遅延1をロードする
ための信号層表3かられかるように84・0DD= 1
である。ステップ4及び8で遅延2′ftロードするた
めの信号は1、S2・S4・0DD=1である。同様に
、カウンタは、0010(0)又はシーケンサ5がリセ
ットされていることを示す池の利用可qヒな条件でリセ
ットされる。シフトダン信号はステップ11でアップさ
れたま゛まであることに注意されたい。
ステージCコードを入れるためシーケンサ5から優先順
位回路6へ送られる信号は、シーケンサ5の状態lfj
力sI 52S3S4 (EVEN)=0111(0)
に従って、ステップ2でシーケンサ5によって発生され
、ステージCコード及びステージCコードを入れるため
の信号は、同様にそれぞれ1101(0)及び1011
(1)として形成される。既に説明したように、優先順
位回路は、優先順位バスから優先順位コードをドロップ
させるため、ス、テップ1に対するシーケンサ・コード
oo1o(1)を受取る。
リセット回路7は、ステップ3及び7で、ノット「高」
信号及びシフトダン信号でシー、ケンサ5をリセットす
るため、シーケンサ5、遅延回路8、優先順位回路6か
ら信号を受取る。これらのステップは、82’−84・
0DD=1又はシーケンサからの同等の信号によって限
定される。ステージCの陵で、ローカル信号(競争@2
1の補数信号)でのみリセットが起る。競争@21の信
号は、グループ・モード又はタスク・モードにおけるP
Eが情報バスへのアクセスを得た後、及びトップ・モー
ドにおけるPEが、情報バスへのアクセスを得た代か、
既に説明したように競争112t−降下させた後に降下
する。(競争@21は、第2図に示されるような駆動器
によって競争i12から分離されるが、との駆゛動器は
第6図に示されていない。)ゲーテッド・クロック4は
通常の発振器である。
この発振器はシーケンサ5を進めるた゛めパルスを与え
、かつ遅延カウンタのためにパルスを与える。
スター1号によって表わされるように、クロック4は、
シーケンサ5をステップ2へ進めて競争シーケンスを開
始する九め、NEED@号及び「トップ・モード」・「
ノット競争111J・「ノット競争@2J=1でゲート
さ八る。更にそれは、ロード◆ステップ(ステップ2.
4.6.8.10)の後でシーケンサ5を自動的に進め
るため、「ロード」・「偶数」;1でシーケンサ5から
゛信号を受取る。それは、ステップ5及び9の後でノッ
トS4・「全数」・シフトダン=1の条件でシーケンサ
5を進めるため、遅延回路8から信号を受取る。更にそ
れは、リセットされていなければ「高」・S4・「全数
」・シフトダン=1に応答して、ステップ3及び7から
前進する。
決定回路1において、前述したように、ラッチは「高」
・シフトダン・ステップ1トノット決定信号でセットさ
れる。ラッチがリセットされるのは、PEによって形成
された信号が、情報バスの使用が完了したことを示す時
である(例えば、「有効」信号が「他のバス」上で降下
する時)。
条件を示すために使用された特定の信号は、回路最適「
ヒの理由で選ばれた。等価の信号を使用できること、又
は代替的最適化を計画してよいことは明らかである。
動作の説明 いくつかのPE(J)、pE(K)、PE(L)、・・
・・・・がトップ・モードで動作しておシ、それぞれの
PEが情報バスへのアクセスを必要とし、かつ決定信号
、「競争線1」信号、[競争1!2J信号がアップであ
るものと仮定する。これらの信号が降下し象時、PEは
競争シーケンスを開始する。
競争シーケンスで、例えばPE(J)が勝ち、PE(K
)がステージBで脱落してリセットし、PE(L)がス
テージCで脱落してリセイトしたものと仮定する。(競
争回路は迅速に走るように設計されておシ、従って♀れ
は、通常、トップ・モ 。
−ドの場合を除いて、情報・くスが依然としてビジィで
ありかつ決定信号がステップ11で依然としてアップで
ある間に完了する。)決定信号が降下した時、PE(J
)は情報I(スへのアクセスを獲得し、メツセージを転
送し始める。決定信号が降下している間、情報バスへの
アクセスを必要とするPE(*)、PE(L)、及び他
のpgI/i新しい競争シーケンスを始める。、トップ
・モードにお゛いて、このシーケンスは開放されており
、PEが前の競争シーケンスに置かれていたかどうかか
ら独立している。
グループ・モードにおいて、競争に入ったPEはリセッ
トされているが、それらがステージA又はBで競、争か
ら脱落した時、[競争&2J信号を降下させない。更に
、ステージCへ達した全てのPEは、それらがアクセス
を獲得するまで、ステージCに残る。次いで「競争線1
」信号が降下し、かつ通常遅れて決定信号が降下する。
もし「競争線2」信号をアップにしているグループ中の
PEが存在すれば、「競争It!2J信号がアップであ
るPEについてのみ、新しい競争期間がステージAで開
始する。
タスク・モードの動作は、同一のステージA優先順位コ
ードを割当てられたPEがグループとして競争するトッ
プ・モードの動作として、ステージAを考えることによ
って理解することができる。
ステージAで勝ったグループは、ステージBへ進み、敗
けたPEはリセットされ、かつトップ・モードにおける
ように「競争1i11 J信号及び「競争11i12J
信号の双方を降下させる。その後、ステージBで脱落し
たPKは「競争線2」信号を上昇させたままにしておシ
、それによって次の開放競争期間の前に、情報バスへの
アクセスを獲得する290群を形成する。(代替方法と
して、敗けたPEは、小さなグループを多数作るため、
ステージA及びステージBの双方で脱落することができ
る。
PE間の通信 PEが情報バスへのアクセスを得た時、それはバス上に
FM定のフォーマットで、受信PEのアドレス、送信P
Eのアドレス、劃−ワード、メツセージの町変部分を置
く。この町変部分はデータ、命令などを含むことができ
る。メツセージの固定部分は、エラー訂旧ビット、記I
保護キーのような通常のフィールドを含むことができる
劃−ワードは、非監視モード又は監視モードを指定する
1ビット位置を有する。監視モードは、特権命令の実行
を制御するために使用される。それは、多くのデータ処
理システムで通常行われるとおりである。本発明のシス
テムにおいて、優先順位レジスタをロードし、かつ既に
説明したモード・ピッIfセットするため、監視モード
が使用されて命令が実行される。即ち、送信ステーショ
ンが、Ijlaワードのこのピッ1置によって知らされ
るように、監視モードで動作していなければ、受信ステ
ーションは、そのモード・ビットをセットするため、Z
はその優先順位ビラトラセラトスるため、命令に応答し
ない。このフィールドの他のビットは、成る種のデータ
処理システムで通常行われるように、いくつかの特権状
態を限定してよい。
更に制御ワードは、受信ステーションをして決定信号を
アップに保たせるビットを有する。それによって、受信
ステーションは、アクセスを獲得するための競争シーケ
ンスに入ることなく、応答メツセージのために情報バス
の1llIll[lt−有する。この特殊@溝は、例え
ば最小の遅延で応答することのできる高速メモリからP
Eがデータをフェッチする場合に有用である。それは、
通常、低速の電気機械的記1装置では使用されない。通
常、電気機械的記1装置では、データ転送の指令を愛敬
つた時点と第1バイトの転送時点との間に著しい遅延が
ある。
更に、制御ワードは送@PEのための優先順位コードを
有する。1つの列として、3ビツト・コードは8つの優
先@位しベルを設定する。成るPEが他のPEから受信
PEに成る動作を実行させるメツセージを受取った時、
受信PEは、その清報を送@PEの優先順位に従って待
ち行列へ入れることかできる。もし受@PEによって1
部行されるべき高い優先順位のジョブが待機中であれば
、受信PEはそのビットを無視することができる。
それによって、受@PEは、情報バスを争うことなく応
答することができ、かつ優先順位に従ってそのジョブを
とることができる。
PEは、成る種のデータ・プロセッサの動作と類似した
方法で、監視モード・ビットを優先順位フィールドと結
合することができる。成る種のプロセッサは割込レベル
を有し、割込みが起った優赤順位レベルに゛)、従って
ジョブを処lする。これら)、1 システムの成る′1ものにおいて、割込レベル当シ2つ
のプログラムが存在する。1つはユーザのジョブを実行
し特権を与えられていない。他の1つは特権を与えられ
ていて、同一の割込レベルでユーザ・プログラムのため
にオベレーテインク・システム@能を実行する。この能
力は、本発明のシステムにおいて、メツセージ・フォー
マット中の優先順位フィールドと監視モード・フィール
ドとの組合せによって実現される。
タスク・i〜ドの動作において、ステージCコードをタ
スク・モードのための可変優先順位コー・ドとして使用
できるようにするため、B及びCステージ(もし必要な
ら他のステージも)の優先順位コードを設定して、各P
Eを独特に限定するのが有利である。(タスク・モード
においてバスへのアクセスを獲得する動作は、前の説明
と変らない。)PEは、それが応答している送信ステー
ションの優先順位を、そのステージA優先順位コード・
レジスタヘロードすることができ条。飼えば、もしPE
が優先順位コード2を有する送@PEのためにジョブを
完了した場合、それは2をそのステージ人優先順位レジ
スタへロードし、タスク・グループ2の1部として、情
報バスへのアクセスを争う、もしこのPEに対する次の
最高優先順位のジョブが、レベル5にあれば、それはそ
のタスク・グループ表示をグループ5へ変更し、かくて
バスへアクセスするため、よ)低い優先順位レベルで競
争する。もしこのPEがタスク・グループ501部とし
てバスへのアクセスを待機シている間に、それが優先順
位4を有するPEからメツセージを受取るならば、それ
はレベル5のジョブを中断シ、レベル4のジョブを実行
し、タスク・グループ4の1員としてのレベル4のPE
KC答する。
例えば、’PEは、低い優先順位レベルで磁気ディスク
記l装置のためにハウスキーピング・ジョブを実行し、
かつ高い優先順位のジョブが実行されるべきである時、
アクチブなデータ転送動作を実行するよう割込みを受け
て上い。
情報バスはr任意適当な幅であってよく、その1部の幅
が他の部分よシも広くてもよく、又は1部の幅が増大又
は減少されてよい。情報バスは、任意のフォーマットで
バス上に置かれることができる。例えば、固定フォーマ
ットのブロックが可変調部分のブロックによって時間的
に後続されてもよく、バスの幅及び送信PE及び受信P
Kのデータ通路の幅に従って、各種のブロックが並列に
転送されてもよい。もしPEがバスよりも広いデータ通
路を有するならば、バス・システム”ra常行われるよ
うに、PEはそのメツセージをバス幅のブロックへ分割
する。PEは、同様に、受@PE・に接続されるバスの
繰上に、そのメツセージを置かなければならない。この
情報は、処理エレメント中のテーブルに維持されておp
、PE’ji据付ける要員によって与えられるか、又は
メツセージの1部としてバス上を転送される。列えば、
新しく付加されたPEはその構成を他のPEへ回報通信
するか、又はその構成情報が個々のメツセージと共に与
えられる。
要約 これまで説明したシステムは、PEがバス・コントロー
ラと独立して動作するという事実から見て多くの利点を
有する。例えば、このシステムは容易に拡張又は縮小可
能である。それは、現存するシステムに弓ンポ〜ネント
を加えるか、又はコンポーネントヲ除くことによって達
成され、更に、設計を変更して異った情報バスの構造に
するか、又は競争シーケンス中のステージの数を増減さ
せることによって達成される。多重モード動作は、多数
のPEを有しかつ多様なタスク又はアプリケーションヲ
有するバス・システムで特に有用である。
【図面の簡単な説明】
第1図は本発明のバス・システムを使用した処理エレメ
ント(PE)システムのブロック図、第2図は第1図の
システムの◆PEに対する優先順位決定回路合本す略図
、第34図はシステムの各PEに対するシーケンサ回路
の略図、第4図は各PEのために「競争線2」信号を形
成する回路の略図、第5図は回路の動rf−を示すタイ
ミング・チャート、第6図は1圓のPEのシステムのコ
ンポーネントの相互接続を示すプロッタ図である。 1・・・・決定回路、2・・・・競争回路1.6・・・
・競争回路2.4・・・・ゲーテッド・タロツク、5・
・・・シーケンサ、6・・・・優先順位回路、7・・・
・リセット回路、8・・・・遅延回路。 出願人  インタブカシ司bL/@ビジネス・マシーン
ズ・コーポレーション代理人 弁理士  頓   宮 
  孝   −(外1名)

Claims (1)

    【特許請求の範囲】
  1. 複数の処理エレメントのために使用するバス・システム
    であって、情報バスと、該情報バスの上で通信を行わせ
    るため処理エレメントの各々を情報バスへ接続する手段
    と、多重線より成る優先順位バスと、各処理エレメント
    のために上記優先順位バスの上に多重ビツト優先順位コ
    ードを置き、かつそのコードと・他の処理エレメントの
    多重ビツト優先順位コードとを比較する手段と、複数の
    線と、各処理ニレメン)K設けられた一信号通知兼信号
    検出手段であって、処理エレメントにおける情報バスの
    使用に関する状況及び情報バスに対するアクセス競争に
    関する状況を上記複数の1を介して通知するとともに他
    の処理エレメントにおける対応する状況を噴出するもの
    と、上記複数の線によって通知された所定の信号条件の
    下で競争シーケンスを開始する手段と、上−記信号通知
    兼信号検出手段に含まれ、上記複数の線を倉して他の処
    理エレメ?トと通信する時の遅延を補償する手段とを−
    X(Rするバス・システム
JP57159712A 1981-11-03 1982-09-16 バス・システム Granted JPS5884332A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US317824 1981-11-03
US06/317,824 US4451881A (en) 1981-11-03 1981-11-03 Data processing system bus for multiple independent users

Publications (2)

Publication Number Publication Date
JPS5884332A true JPS5884332A (ja) 1983-05-20
JPS6156542B2 JPS6156542B2 (ja) 1986-12-03

Family

ID=23235426

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JP57159712A Granted JPS5884332A (ja) 1981-11-03 1982-09-16 バス・システム

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US (1) US4451881A (ja)
EP (1) EP0078389B1 (ja)
JP (1) JPS5884332A (ja)
CA (1) CA1173972A (ja)
DE (1) DE3271388D1 (ja)
ES (1) ES8309045A1 (ja)
MX (1) MX153861A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60246460A (ja) * 1983-09-22 1985-12-06 デイジタル イクイプメント コ−ポレ−シヨン デジタルコンピユ−タ−システムで交信路の制御を割当てる調停機構

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5868346A (ja) * 1981-10-18 1983-04-23 Toshiba Corp デ−タ伝送システム
US4734909A (en) * 1982-03-08 1988-03-29 Sperry Corporation Versatile interconnection bus
GB2117939A (en) * 1982-03-29 1983-10-19 Ncr Co Data communication network and method of communication
US4608700A (en) * 1982-07-29 1986-08-26 Massachusetts Institute Of Technology Serial multi-drop data link
EP0103437B1 (en) * 1982-09-15 1986-08-13 Plessey Overseas Limited Improvements in or relating to digital electronic switching systems
US4559595A (en) * 1982-12-27 1985-12-17 Honeywell Information Systems Inc. Distributed priority network logic for allowing a low priority unit to reside in a high priority position
FR2543767B1 (fr) * 1983-03-29 1985-06-14 Cit Alcatel Dispositif d'echange de messages codes entre stations
GB2143349B (en) * 1983-06-16 1987-12-02 Secr Defence 'priority resolution in bus orientated computer system'
GB8316463D0 (en) * 1983-06-16 1983-07-20 Secr Defence Priority resolution in bus oriented computer systems
JPS607538A (ja) * 1983-06-27 1985-01-16 Dainippon Screen Mfg Co Ltd デ−タ転送制御方法
DE3579874D1 (de) * 1984-02-14 1990-10-31 Rosemount Inc Mehrfachprioritaetsuebertragungssystem.
US4581734A (en) * 1984-02-14 1986-04-08 Rosemount Inc. Multipriority communication system
US4704606A (en) * 1984-11-13 1987-11-03 American Telephone And Telegraph Company And At&T Information Systems Inc. Variable length packet switching system
US4631534A (en) * 1984-11-13 1986-12-23 At&T Information Systems Inc. Distributed packet switching system
US4653047A (en) * 1985-02-25 1987-03-24 Itt Corporation Communication subsystem
US4796025A (en) * 1985-06-04 1989-01-03 Simplex Time Recorder Co. Monitor/control communication net with intelligent peripherals
US4675865A (en) * 1985-10-04 1987-06-23 Northern Telecom Limited Bus interface
US4791562A (en) * 1985-12-02 1988-12-13 Unisys Corporation Data processing system in which modules logically "OR" number sequences onto control lines to obtain the use of a time shared bus
US5193197A (en) * 1987-09-24 1993-03-09 Digital Equipment Corporation Apparatus and method for distributed dynamic priority arbitration for access to a shared resource
EP0403269B1 (en) * 1989-06-14 1995-11-08 Matsushita Electric Industrial Co., Ltd. Arbiter Circuit
US4998244A (en) * 1989-07-17 1991-03-05 Racal Data Communications Inc. High speed module interconnection bus
US5546587A (en) * 1991-05-30 1996-08-13 Tandem Computers Incorporated Decentralized bus arbitration system which continues to assert bus request signal to preclude other from asserting bus request signal until information transfer on the bus has been completed
US5371863A (en) * 1991-05-30 1994-12-06 Tandem Computers Incorporated High speed processor bus extension
US5805841A (en) * 1991-07-24 1998-09-08 Micron Electronics, Inc. Symmetric parallel multi-processing bus architeture
US5301283A (en) * 1992-04-16 1994-04-05 Digital Equipment Corporation Dynamic arbitration for system bus control in multiprocessor data processing system
US5459840A (en) * 1993-02-26 1995-10-17 3Com Corporation Input/output bus architecture with parallel arbitration
CA2199440A1 (en) * 1997-03-07 1998-09-07 Robert Geoffrey Wood Distributed bus arbitration scheme with multiple programmable arbitration priorities for bus masters
US7522931B2 (en) * 1998-06-05 2009-04-21 Netnumber, Inc. Method and apparatus for accessing a network computer to establish a push-to-talk session
US6295284B1 (en) * 1998-12-23 2001-09-25 Qualcomm. Inc. Method and apparatus for providing fair access in a group communication system
US7174402B2 (en) * 2003-04-07 2007-02-06 The Boeing Company Systems, network devices and methods for highly configurable peer-to-peer communications between network devices communicating via a common bus
US20070136476A1 (en) * 2005-12-12 2007-06-14 Isaac Rubinstein Controlled peer-to-peer network
CN102394802B (zh) * 2006-11-03 2015-06-17 索尤若驱动有限及两合公司 用于总线仲裁的方法和装置、变频器和加工设备
DE102007063686B4 (de) * 2006-11-03 2010-08-05 Sew-Eurodrive Gmbh & Co. Kg Verfahren und Vorrichtung zur Busarbitration, Umrichter und Fertigungsanlage
US7890559B2 (en) * 2006-12-22 2011-02-15 International Business Machines Corporation Forward shifting of processor element processing for load balancing
US20090307408A1 (en) * 2008-06-09 2009-12-10 Rowan Nigel Naylor Peer-to-Peer Embedded System Communication Method and Apparatus
KR20120102089A (ko) 2009-12-21 2012-09-17 톰슨 라이센싱 환경 맵을 생성하기 위한 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE35731C (de) * F. STEINMANN in Dresden, Schulgutstr. 9I Halbgasfeuerung
US3710351A (en) * 1971-10-12 1973-01-09 Hitachi Ltd Data transmitting apparatus in information exchange system using common bus
US3983540A (en) * 1975-09-08 1976-09-28 Honeywell Inc. Rapid bus priority resolution
US4050097A (en) * 1976-09-27 1977-09-20 Honeywell Information Systems, Inc. Synchronization technique for data transfers over an asynchronous common bus network coupling data processing apparatus
US4209838A (en) * 1976-12-20 1980-06-24 Sperry Rand Corporation Asynchronous bidirectional interface with priority bus monitoring among contending controllers and echo from a terminator
US4159518A (en) * 1977-07-05 1979-06-26 International Business Machines Corporation Auto-selection priority circuits for plural channel adapters
JPS5463634A (en) * 1977-10-03 1979-05-22 Nec Corp Bus controller
US4223380A (en) * 1978-04-06 1980-09-16 Ncr Corporation Distributed multiprocessor communication system
US4281380A (en) * 1978-12-27 1981-07-28 Harris Corporation Bus collision avoidance system for distributed network data processing communications system
US4281381A (en) * 1979-05-14 1981-07-28 Bell Telephone Laboratories, Incorporated Distributed first-come first-served bus allocation apparatus
US4313196A (en) * 1979-12-28 1982-01-26 International Business Machines Corp. Priority system with low speed request bus
FR2474198B1 (fr) * 1980-01-21 1986-05-16 Bull Sa Dispositif pour decentraliser la gestion du bus de transfert de donnees commun a plusieurs unites d'un systeme de traitement de l'information
US4320457A (en) * 1980-02-04 1982-03-16 General Automation, Inc. Communication bus acquisition circuit
DE3009308A1 (de) * 1980-03-11 1981-10-01 Siemens AG, 1000 Berlin und 8000 München Verfahren und anordnung zum uebertragen von datensignalen
NL8002344A (nl) * 1980-04-23 1981-11-16 Philips Nv Multiprocessor systeem met gemeenschappelijke data/adres-bus.
FR2503899A1 (fr) * 1981-04-08 1982-10-15 Thomson Csf Procede et dispositif de transmission de donnees numeriques

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60246460A (ja) * 1983-09-22 1985-12-06 デイジタル イクイプメント コ−ポレ−シヨン デジタルコンピユ−タ−システムで交信路の制御を割当てる調停機構
JPH0418340B2 (ja) * 1983-09-22 1992-03-27 Digital Equipment Corp

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