JPS5883393A - Shift register - Google Patents
Shift registerInfo
- Publication number
- JPS5883393A JPS5883393A JP56179913A JP17991381A JPS5883393A JP S5883393 A JPS5883393 A JP S5883393A JP 56179913 A JP56179913 A JP 56179913A JP 17991381 A JP17991381 A JP 17991381A JP S5883393 A JPS5883393 A JP S5883393A
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- preset
- terminal
- terminals
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
この発明はプリセット入力端子を持つシフトレジスタに
関し、特にディジタル−アナログ変換器に用いて好適な
シフトレジスタを提供しようとするもので弗る@
第1図にプリセット可能な従来のシフトレジメタを示す
。シフトレジスタは例えばD形フリップフロップF1〜
11″1の縦続I[ll11.によ夕構成することがで
きる。翠ちlはデータ入力端子、2紘クロック入力端子
、3はプリセット指令入力端子、P1〜P・はそれぞれ
プリセットデータ端子である。図の例で酸8段のシフト
レジスIの場合を示すが、例jijlo00段11fの
シフトレジスタを作ろうとし大場合にはプリセットデー
タ端子を1000個引出さなくてはならず、IC化の障
書となる・この発明の第1o1tR#i多段のシフトレ
ジスタであってもプリセット端子の数を少i〈でき、よ
ってIC化が容易、なシフトレジスタを提供するにある
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a shift register having a preset input terminal, and particularly aims to provide a shift register suitable for use in a digital-to-analog converter. This shows the shift regime. The shift register is, for example, a D-type flip-flop F1~
11"1 can be configured as a cascade of I[ll11.] 1 is a data input terminal, 2 is a clock input terminal, 3 is a preset command input terminal, and P1 to P are each a preset data terminal. The example in the figure shows the case of an 8-stage shift register I, but if you were to create a shift register with 11 f of 00 stages, you would have to draw out 1000 preset data terminals, which would be an obstacle to IC implementation. An object of the present invention is to provide a shift register in which the number of preset terminals can be reduced even in a multi-stage shift register, and therefore, it can be easily integrated into an IC.
この発明の第2の目的蝶この発明で得られたシフトレジ
スタを用vhることにより簡単な構成のDA変換器を提
供するにある。A second object of the present invention is to provide a DA converter with a simple configuration by using the shift register obtained by the present invention.
この発明てはディジタル符号の重みに応じて。This invention is based on the weight of the digital code.
その重み付けされ丸数に対応した数の段数分だけ各シフ
ト段のプリセット端子を共通接続するように構成し友も
のである。The preset terminals of each shift stage are commonly connected by the number of stages corresponding to the weighted round number.
ll111にこの発明の一実總例を示す。こ6例でal
BllのD形フリップ70ツブF1〜F1■を縦続接続
し大場合を示す。図中1はデータ入力端子、2はクロッ
ク入力端子%3はプリセット指令入力端子、4は出力端
子、P1〜P□、は令り形フリップフロップr、−F、
、oプリセット端子、5はシフトレジスタ全体を示す。A practical example of this invention is shown in ll111. In these six cases, al
A large case is shown in which 70 D-type flips F1 to F1 of Bll are connected in cascade. In the figure, 1 is a data input terminal, 2 is a clock input terminal, %3 is a preset command input terminal, 4 is an output terminal, P1 to P□ are linear flip-flops r, -F,
, o preset terminal, and 5 indicate the entire shift register.
この発明ではこれら複数のフリップフロップのプリセッ
トデータ端子P1〜P□を重み付けに応じ走数だけ共通
IjI続するものである。っまり仁の例では4ピッtc
02m化10道符号をシフトレジスタにプリセットする
場合を示す。p、 、 Pb、 pc。In the present invention, the preset data terminals P1 to P□ of these plurality of flip-flops are connected in common IjI by the number of runs according to the weighting. In the example of Jimari Jin, 4 pits tc
The case where the 02M code is preset in the shift register is shown. p, , Pb, pc.
Pdは1,2,4.8の重み付けされたディジタル信号
が供給されるディジタルデータ入力端子を示す。入力端
子P8には重みlのディジタル信号が供給される。従っ
てこの例ではこの人力端子P、を1個のD形フリップフ
ロップF、のプリセット端子P。Pd indicates a digital data input terminal to which digital signals weighted with 1, 2, and 4.8 are supplied. A digital signal with weight l is supplied to input terminal P8. Therefore, in this example, this human input terminal P is the preset terminal P of one D-type flip-flop F.
に接続する。筐九入力端子Pbは重み2のディジタル信
号が供給される。従ってこの久方端子Pbu2備のフリ
ップフロップF4と)11mのプリセット端子P4とp
Hθ1する。入力端子PCは重み4のディジタル信号が
供給される。従ってこの人力端子PC#24111のフ
リップフロップに; * 11”g e Flll @
’14のプリセット端子Pffi l Pl I P
l。、P□4に接続する。入力端子Pdは重み8のディ
ジタル信号が供給される。従ってこの入力端子Pdは8
債のフリップフロップF□* 11”、 @ ”l e
FY * ”* @ Fll 1 Fll eFxa
()’94F)111子P1 * Pl e Pa @
PY * Pl *’i1* Pls e Psi
Kll続する。これう各311子PR。Connect to. A digital signal with a weight of 2 is supplied to the housing input terminal Pb. Therefore, this flip-flop F4 with long terminal Pbu2 and preset terminals P4 and p of 11m
Hθ1. A digital signal with a weight of 4 is supplied to the input terminal PC. Therefore, in the flip-flop of this human terminal PC#24111; * 11"ge Flll @
'14 preset terminal Pffi l Pl I P
l. , connect to P□4. A digital signal with a weight of 8 is supplied to the input terminal Pd. Therefore, this input terminal Pd is 8
Bond flip-flop F□* 11”, @ “le
FY * ”* @ Fll 1 Fll eFxa
()'94F) 111 child P1 * Ple Pa @
PY * Pl *'i1* Pls e Psi
Continue. This is each 311 child PR.
Pb、 pc、 Pdの各プリセット端子P1〜pts
への接続は重みlの端子p、o@続点をシフトレジスタ
5の中央に選定し、その他の端子Pb〜Pd紘レジスタ
の中央の段の7リツプフ四ツブF$を中心トして対称K
l!続することがi[ましい。っまクプリセットされる
データはシフトレジスタ上に均等に配列されることがI
Iオしい。その場内は第3図に示す応用例によって明ら
かkする。Pb, pc, Pd preset terminals P1~pts
For connection to terminals p and o@ of weight l are selected at the center of the shift register 5, and the other terminals Pb to Pd are symmetrically connected to K with the center stage of the 7-rippu quadruple F$ in the center stage of the register.
l! It is desirable to continue. The data to be preset must be arranged evenly on the shift register.
I'm okay. The situation is clearly illustrated by the application example shown in FIG.
上述したようにこの発明によるシフトレジスタsFiプ
リセット吻子P、〜pd$これに与えられるディジタル
信号の重みに対応した数のフリップフロップのプリセッ
ト端子°に接続する鴨のである妙為らIC化し良場合で
1プリセツト端子の数を大幅に少なくすることができる
。よって多数のシフトレジスタを作る場合でもプリセッ
ト端子の数を少なくできるからICC金倉容易適するこ
とができる・
第3図にこの発明によるシフトレジスタの応用例を示す
。eQ例ではD AIR%器を構成した場合を示す。つ
まクシフトレジスタ5のクロック端子2にクロック信号
源6からのクロツクパルスを4え、シフトレジスタ5を
駆動する。シフトレジスタ5はデータ入力端子1と出力
端子4を共通接続し循環レジスタを構成する。出力端子
4には平滑回路8が接続され、シフトレジスタst−*
環する2値パルス列信号の平滑値t−7ナログ出力端子
9に出力する。10はプリセット指令信号入力端子で6
タ、こやプリセット指令信号入力端子10に与えられ九
プリセット信号l]はシフトレジスタ5のプリセット指
令信号入力端子3とゲート回路7の一方の入力端子に与
え、プリセット時にはシフトレジスタ5の駆動を一時停
止させるように構成している。As mentioned above, the shift register sFi preset proboscis P, ~pd$ according to the present invention is connected to the preset terminals of the number of flip-flops corresponding to the weight of the digital signal given to it. This allows the number of preset terminals to be significantly reduced. Therefore, even when making a large number of shift registers, the number of preset terminals can be reduced, making it easy to apply to ICC Kanakura. FIG. 3 shows an example of application of the shift register according to the present invention. The eQ example shows a case where a D AIR% unit is configured. A clock pulse from a clock signal source 6 is applied to the clock terminal 2 of the shift register 5 to drive the shift register 5. The shift register 5 has the data input terminal 1 and the output terminal 4 commonly connected to form a circular register. A smoothing circuit 8 is connected to the output terminal 4, and a shift register st-*
The smoothed value t-7 of the circular binary pulse train signal is output to the analog output terminal 9. 10 is the preset command signal input terminal 6
The preset signal L] is applied to the preset command signal input terminal 3 of the shift register 5 and one input terminal of the gate circuit 7, and the shift register 5 is temporarily driven during presetting. It is configured to stop.
このように構成することによりプリセット端子P8〜P
dに2進化10道符号化されたディジタル信号を与え、
これをシフトレジスタ5にプリセットすることによシ出
力端子4にはそのディジタル信号の値に対応したデニー
ティ比を持つパルス列信号を得ることができる。つまり
例えばプリセット端子P、−′−PdKr1.0.0.
OJのディジタル信号が与えられ、これがプリセットさ
れ九ときは82@で説明し友ようにシフトレジスタ5の
中央のツリツブフロップFsKHIi理がプリセットさ
れるから出力端子4Ka第4図Bに示すようにシフトレ
ジスタ6が一僧賢5゛る間KT/15のデエーテイ比を
持つパルス信号が得られる。仁のパルス信号を平滑回路
8により平滑することによ多アナログ出力端子9には直
流化されたアナログ電圧を得ることができる。次にプリ
セット端子P3〜Pdにroel、0.OJを与えると
第4図Cに示すようにシフトレジスタ6が一循する間に
2個のパルスが出力される。このパルスを平滑すること
によタアナログ出力端子9には先の2倍の電圧を持つア
ナログ電圧を得る仁とができる。プリセット端子P、〜
PdFCrl−,1,O,OJを与、lトffl力端子
4には第4図DK示すようにシフトレジスタ5が一循す
る間に3個のパルスが出力されるブリセット端子Pa−
pdにro、0,1.OJt与えると、第4図Eに示す
ようにシフトレジスタ5が一循する間に4個のパルスが
出力される。この出力パルスを平滑回路8で平滑するこ
とによりアナログ出力端子9″にディジタル値に対応し
たアナログ電圧を得ることができる。With this configuration, preset terminals P8 to P
Give a binary encoded 10-way encoded digital signal to d,
By presetting this in the shift register 5, a pulse train signal having a deniity ratio corresponding to the value of the digital signal can be obtained at the output terminal 4. That is, for example, preset terminals P, -'-PdKr1.0.0.
When the OJ digital signal is given and this is preset, the central block flop FsKHIi of the shift register 5 is preset as explained in 82@, so the output terminal 4Ka is outputted to the shift register 6 as shown in FIG. 4B. A pulse signal having a weight ratio of KT/15 can be obtained while the pulse is being used for 5 seconds. By smoothing the normal pulse signal using the smoothing circuit 8, a DC-converted analog voltage can be obtained at the multi-analog output terminal 9. Next, roel is applied to preset terminals P3 to Pd, and 0. When OJ is applied, two pulses are output during one cycle of the shift register 6 as shown in FIG. 4C. By smoothing this pulse, an analog voltage having twice the previous voltage can be obtained at the analog output terminal 9. Preset terminal P, ~
PdFCrl-, 1, O, OJ are applied to the reset terminal Pa- to which three pulses are output during one cycle of the shift register 5 as shown in FIG.
pd to ro, 0, 1. When OJt is applied, four pulses are output during one cycle of the shift register 5, as shown in FIG. 4E. By smoothing this output pulse with the smoothing circuit 8, an analog voltage corresponding to the digital value can be obtained at the analog output terminal 9''.
このように第3図に示す回路構成によればプリセット端
子P8〜Pdに与えるディジタル信号の値に対応したア
ナログ電圧を出力端子9から得ることができ、ディジタ
ル値をアナログ電圧に変換することができる。然もその
アナログ亀圧鉱クロックパルスを停止させない限り半永
久的にその値を保つことができ、ドリフトの心配は全く
ない。また第2図の例で説明したようにディジタル値を
シフトレジスタ5にプリセットするとき、そのプリセッ
トデータをシフトレジメ声5上に均等に配置するように
プリセット端子Pa−Pdをプリセット端子P0〜F、
、に対して#C続し九から、出力端子4に出力されるパ
ルスがシフトレジスタが一循する鳩期同において均等に
配置される。よって平11gさくすることができる。ま
た平滑(ロ)路8の時定数も比較的小さくでき、よって
ディジタル信号の変化に対して速やかに応答するアナロ
グ電圧を得ることができる。In this way, according to the circuit configuration shown in FIG. 3, an analog voltage corresponding to the value of the digital signal applied to the preset terminals P8 to Pd can be obtained from the output terminal 9, and the digital value can be converted into an analog voltage. . However, as long as the analog hexagonal clock pulse is not stopped, the value can be maintained semi-permanently, and there is no need to worry about drift. Further, as explained in the example of FIG. 2, when presetting digital values in the shift register 5, the preset terminals Pa to Pd are connected to the preset terminals P0 to F, so that the preset data is evenly arranged on the shift register voice 5.
, the pulses outputted to the output terminal 4 are evenly distributed in the pigeon synchronization in which the shift register goes through one cycle. Therefore, the weight can be reduced by 11g. Furthermore, the time constant of the smoothing path 8 can be made relatively small, so that an analog voltage that quickly responds to changes in the digital signal can be obtained.
上述したようkこの発明によればプリセット端子t−待
つ多段シフトレジスタでも容易にIC化できることと、
(rにこのシフトレジスタを利用することKより簡単な
構造のL)A変?I#器を得ることができる。よってそ
の効果鉱実用に供して晴る大である。As described above, according to the present invention, even a multi-stage shift register with a preset terminal t-waiting can be easily integrated into an IC.
(Using this shift register for r has a simpler structure than K) A change? You can get an I# device. Therefore, the effect of the mineral is great for practical use.
Il1図蝶従来のシフトレジスタを説明する九めのW!
続a4、第2図はこの発明によるシフトレジスタの一実
糟例を説明する丸めの接続図、第3図はこの発111’
jKよるシフトレジスタの応用例をv、#4するため6
!1続図、第48tJ鉱その動作を説明するためのtl
!、ルーである。
】:デー!入力端子、2:クロック入力端子、F1〜F
l:ツリップフロップ、3ニブリセツト指令入力端子、
4:出力端子、P!I〜Pdニブリセット端子。
特許出願人 株式会社牝辰電機製作所
代理人草野 単
才 1 配
太 2 図Il1 Diagram Butterfly The ninth W to explain the conventional shift register!
Continuation a4, Figure 2 is a rounded connection diagram illustrating an example of the shift register according to the present invention, and Figure 3 is a connection diagram of the shift register according to the present invention.
Application example of shift register by jK to v, #4 6
! Continuation diagram, 48th tl to explain its operation
! , is Lou. ]: Day! Input terminal, 2: Clock input terminal, F1 to F
l: Trip-flop, 3 nib reset command input terminal,
4: Output terminal, P! I~Pd nib reset terminal. Patent Applicant: Matsatsu Electric Manufacturing Co., Ltd. Agent Katsai Kusano 1 Kaita 2 Diagram
Claims (1)
フトレジメタにお匹て各シフト段のプリセット人力−子
を重み付けの数に対応して互に共通接続して導出したシ
フトレジスタ。(1) A shift register that is derived by commonly connecting the preset registers of each shift stage to each other in accordance with the number of weights, in accordance with a shift register that can preset parallel data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56179913A JPS5883393A (en) | 1981-11-09 | 1981-11-09 | Shift register |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56179913A JPS5883393A (en) | 1981-11-09 | 1981-11-09 | Shift register |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5883393A true JPS5883393A (en) | 1983-05-19 |
Family
ID=16074099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56179913A Pending JPS5883393A (en) | 1981-11-09 | 1981-11-09 | Shift register |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5883393A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6139729A (en) * | 1984-07-31 | 1986-02-25 | Sony Corp | Digital-analog converter |
JPS6399434U (en) * | 1986-12-18 | 1988-06-28 | ||
JPH0223723A (en) * | 1988-07-13 | 1990-01-25 | Matsushita Electric Ind Co Ltd | Digital/analogue converter |
-
1981
- 1981-11-09 JP JP56179913A patent/JPS5883393A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6139729A (en) * | 1984-07-31 | 1986-02-25 | Sony Corp | Digital-analog converter |
JPS6399434U (en) * | 1986-12-18 | 1988-06-28 | ||
JPH0223723A (en) * | 1988-07-13 | 1990-01-25 | Matsushita Electric Ind Co Ltd | Digital/analogue converter |
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