JPS588138B2 - ハンドウタイソウチノ セイゾウホウホウ - Google Patents
ハンドウタイソウチノ セイゾウホウホウInfo
- Publication number
- JPS588138B2 JPS588138B2 JP49023349A JP2334974A JPS588138B2 JP S588138 B2 JPS588138 B2 JP S588138B2 JP 49023349 A JP49023349 A JP 49023349A JP 2334974 A JP2334974 A JP 2334974A JP S588138 B2 JPS588138 B2 JP S588138B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- semiconductor device
- semiconductor
- lateral
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は、特性評価を行いながら歩留りよくラテラルサ
イリスタ等の半導体装置を製造する方法に関する。
イリスタ等の半導体装置を製造する方法に関する。
一般に、半導体集積回路等の製造においては、できるだ
け他の回路素子と共通した少ない工程で製作しうるよう
にとの観点から、半導体基板表面に沿って横方向に交互
に導電型を異にする少なくとも３つ又は４つの半導体層
を順次隣接形成したラテラル型トランジスタ又はサイリ
スタが多く使用られる傾向にある。
け他の回路素子と共通した少ない工程で製作しうるよう
にとの観点から、半導体基板表面に沿って横方向に交互
に導電型を異にする少なくとも３つ又は４つの半導体層
を順次隣接形成したラテラル型トランジスタ又はサイリ
スタが多く使用られる傾向にある。
従来、例えば第１図に平面図を示すように、シリコン等
のＮ型半導体基板１の表面に拡散法によりコ字状のＰエ
ミツタ領域２（アノード領域）及びＰベース領域４をＮ
ベース領域３をへだてて対向するように形成し、さらに
Ｐベース領域４内にＮエミツタ領域（カソード領域）５
を形成して成るラテラルサイリスタが提案されている。
のＮ型半導体基板１の表面に拡散法によりコ字状のＰエ
ミツタ領域２（アノード領域）及びＰベース領域４をＮ
ベース領域３をへだてて対向するように形成し、さらに
Ｐベース領域４内にＮエミツタ領域（カソード領域）５
を形成して成るラテラルサイリスタが提案されている。
この種のラテラルサイリスタの製造においては、特に前
述の如く集積回路中に組入れられることを考慮すると、
製造歩留りが良好であることが極めて重要である。
述の如く集積回路中に組入れられることを考慮すると、
製造歩留りが良好であることが極めて重要である。
何故なら例えばこの種のサイリスタの特性が不満足なば
かりに該サイリスタを含む集積回路全体が不良品と判定
され、材料および経費の浪費となるからである。
かりに該サイリスタを含む集積回路全体が不良品と判定
され、材料および経費の浪費となるからである。
ところで、サイリスタの場合においては、耐圧、ゲート
点弧電流、順方向電圧降下など諸特性は重要な評価要素
である。
点弧電流、順方向電圧降下など諸特性は重要な評価要素
である。
これらの特性は、特に拡散等の処理条件に大きく依存し
、拡散工程でのばらつきや失敗により所望の特性が得ら
れないことが多い。
、拡散工程でのばらつきや失敗により所望の特性が得ら
れないことが多い。
拡散工程等における失敗を早期に検知することは、修正
操作を実施したり、その製造を停止したりするなど対応
策がとれるので製造上の無駄を省き、歩留りよく製品を
得る上で重要である。
操作を実施したり、その製造を停止したりするなど対応
策がとれるので製造上の無駄を省き、歩留りよく製品を
得る上で重要である。
拡散の濃度、深さ等は通常の方法ではウエハを破壊しな
ければ測定できず、これでは測定準備が複雑になり測定
に時間を要することになる。
ければ測定できず、これでは測定準備が複雑になり測定
に時間を要することになる。
一方、各拡散工程の後にサイリスタを構成する各半導体
層をホトエッチングにより部分的に露呈させ、露呈部分
にプローバを立てて、電極形成をまつことなくサイリス
タの特性を評価することも考えられるか、従来のサイリ
スタでは拡散領域が狭いため、プローバ等の接触は極め
て困難である。
層をホトエッチングにより部分的に露呈させ、露呈部分
にプローバを立てて、電極形成をまつことなくサイリス
タの特性を評価することも考えられるか、従来のサイリ
スタでは拡散領域が狭いため、プローバ等の接触は極め
て困難である。
このため従来の方法では、電極を形成するまでサイリス
タの電気的な諸特性の評価を実際上実施することができ
ず、サイリスタの歩留り、ひいてはこの種のサイリスタ
を用いる集積回路の各種半導体装置の歩留りを低下させ
ざるを得ない結果になっていた。
タの電気的な諸特性の評価を実際上実施することができ
ず、サイリスタの歩留り、ひいてはこの種のサイリスタ
を用いる集積回路の各種半導体装置の歩留りを低下させ
ざるを得ない結果になっていた。
従って、本発明の目的は、容易に特性評価を実施して歩
留りよくラテラル型トランジスタ又はサイリスタ等の半
導体装置を製造しうる新規な方法を提供することにある
。
留りよくラテラル型トランジスタ又はサイリスタ等の半
導体装置を製造しうる新規な方法を提供することにある
。
この目的を達成するため、本発明による製造は、半導体
装置とともに特性チェック用の半導体装置を対応する処
理工程を共通して製造するとともにこの製造にあたって
は各半導体装置の少なくとも３つの半導体層のうち同一
導電型の少なくとも２つの半導体層間の間隔及び対向長
を両半導体装置において互いに等しくなるように形成す
るようにし、所望の処理工程、例えば拡散処理工程毎に
前記特性チェック用半導体装置の特性をプローバを接触
させるなどして測定することにより、前記半導体装置の
製造中での特性評価をなしうるようにしたものである。
装置とともに特性チェック用の半導体装置を対応する処
理工程を共通して製造するとともにこの製造にあたって
は各半導体装置の少なくとも３つの半導体層のうち同一
導電型の少なくとも２つの半導体層間の間隔及び対向長
を両半導体装置において互いに等しくなるように形成す
るようにし、所望の処理工程、例えば拡散処理工程毎に
前記特性チェック用半導体装置の特性をプローバを接触
させるなどして測定することにより、前記半導体装置の
製造中での特性評価をなしうるようにしたものである。
両半導体装置例えば２つのラテラルトランジスタにおい
て同一導電型の２つの半導体層間の間隔及び対向長を等
しく形成した理由は、本発明者等の知見によれば、該間
隔及び対向長がラテラルトランジスタ又はラテラルサイ
リスタの評価特性に支配的な影響を及ぼしていることが
判明したことにある。
て同一導電型の２つの半導体層間の間隔及び対向長を等
しく形成した理由は、本発明者等の知見によれば、該間
隔及び対向長がラテラルトランジスタ又はラテラルサイ
リスタの評価特性に支配的な影響を及ぼしていることが
判明したことにある。
すなわち、例えばラテラルサイリスタの耐圧は、上記２
つの同一導電型半導体層をそれぞれＰベース領域、Ｐエ
ミツタ領域とした場合、これらＰ型領域間の間隔に支配
されることから、目的とするサイリスタの該間隔とチェ
ック用サイリスタの対応する間隔とを等しくしておけば
、後者の耐圧を測定することにより前者のそれを知るこ
とができる。
つの同一導電型半導体層をそれぞれＰベース領域、Ｐエ
ミツタ領域とした場合、これらＰ型領域間の間隔に支配
されることから、目的とするサイリスタの該間隔とチェ
ック用サイリスタの対応する間隔とを等しくしておけば
、後者の耐圧を測定することにより前者のそれを知るこ
とができる。
また、これと同様な例においてラテラルサイリスタの順
方向電圧降下（オン電圧）は、前記Ｐ型領域間の間隔及
び対向長、とＰエミツタ領域とｎエミツタ領域の間隔及
び対向長に依存することから、両サイリスタにおいてこ
れら間隔及び対向長を等しくしておけは、同様にチェッ
ク用サイリスタの測定に基づき目的とするサイリスタの
順方向電圧降下を知りうるわけである。
方向電圧降下（オン電圧）は、前記Ｐ型領域間の間隔及
び対向長、とＰエミツタ領域とｎエミツタ領域の間隔及
び対向長に依存することから、両サイリスタにおいてこ
れら間隔及び対向長を等しくしておけは、同様にチェッ
ク用サイリスタの測定に基づき目的とするサイリスタの
順方向電圧降下を知りうるわけである。
このような間隔及び対向長の条件さえ満足するのであれ
ば、特性チェック用ラテラルサイリスタのプローバ接触
に要する部分の面積はその接触に十分な値にまで大きく
することができるので、ラテラルサイリスタの各種特性
の製造途上での測定操作は極めて簡便になる。
ば、特性チェック用ラテラルサイリスタのプローバ接触
に要する部分の面積はその接触に十分な値にまで大きく
することができるので、ラテラルサイリスタの各種特性
の製造途上での測定操作は極めて簡便になる。
以下、添付図面を参照して本発明の一実施例を詳述する
。
。
第２図ａ〜ｃは、第１図に例示したラテラルサイリスタ
を製造する工程における特性チェック用サイリスタの製
造工程を示すものである。
を製造する工程における特性チェック用サイリスタの製
造工程を示すものである。
まず、シリコン等の適当な半導体基板１にＳｉＯ２等を
マスクとした周知の選択拡散法により第１図に示すラテ
ラルサイリスタのＰエミツタ領域２とＰベース領域４と
を同時拡散すると同時に、第２図ａに示すような拡散窓
１１ａ，１１ｂをもったＳｉＯ２等のマスクを介して基
板の他の部分（又は他の基板）に第２図ｂに示すように
チェック用ラテラルサイリスタのＰエミツタ領域１２と
Ｐベース領域１４とを同時拡散する。
マスクとした周知の選択拡散法により第１図に示すラテ
ラルサイリスタのＰエミツタ領域２とＰベース領域４と
を同時拡散すると同時に、第２図ａに示すような拡散窓
１１ａ，１１ｂをもったＳｉＯ２等のマスクを介して基
板の他の部分（又は他の基板）に第２図ｂに示すように
チェック用ラテラルサイリスタのＰエミツタ領域１２と
Ｐベース領域１４とを同時拡散する。
この場合、第２図ｂに示すように、Ｐ型領域１２，１４
間の間隔Ｗと対向長Ｌとは第１図のＰ型領域間のそれら
に等しくなるように拡散パターンを形成することが重要
であり、この条件さえ満されれば、第２図ｂに示すよう
にＰ型領域１２，１４の面積は、Ｐ型領域２，４のそれ
より若干広くして後の測定にならしめてもよい。
間の間隔Ｗと対向長Ｌとは第１図のＰ型領域間のそれら
に等しくなるように拡散パターンを形成することが重要
であり、この条件さえ満されれば、第２図ｂに示すよう
にＰ型領域１２，１４の面積は、Ｐ型領域２，４のそれ
より若干広くして後の測定にならしめてもよい。
第２図ｂの工程において、基板表面をおおう絶縁膜をホ
トエッチングにより符号１６ａ〜１６ｃの部分で窓開け
して、基板表面を部分的に露呈させる。
トエッチングにより符号１６ａ〜１６ｃの部分で窓開け
して、基板表面を部分的に露呈させる。
この窓１６ａ〜１６ｃの大きさはプローバの接触に要す
るに足るものとする。
るに足るものとする。
窓１６ｂ及び１６ｃ又は窓１６ａ及び１６ｃを介して露
呈基板表面に測定器のプローバを接触させて、形成済み
の２つのＰＮ接合の耐圧を測定することができ、更に、
必要に応じて該２つのＰＮ接合で形成されるトランジス
タの電流増幅率などを測定でき、それによって第１図の
ラテラルサイリスタのアクセプタ拡散工程までの良否を
判定することができる，次に、第２図ｃに示すように、
窓１６ａ〜１６ｃを介してドナーを選択拡散し、Ｎエミ
ッタ領域１５、Ｎベース領域１３のオーミックコンタク
ト用高濃度領域１８、Ｐ−型領域１９を形成する。
呈基板表面に測定器のプローバを接触させて、形成済み
の２つのＰＮ接合の耐圧を測定することができ、更に、
必要に応じて該２つのＰＮ接合で形成されるトランジス
タの電流増幅率などを測定でき、それによって第１図の
ラテラルサイリスタのアクセプタ拡散工程までの良否を
判定することができる，次に、第２図ｃに示すように、
窓１６ａ〜１６ｃを介してドナーを選択拡散し、Ｎエミ
ッタ領域１５、Ｎベース領域１３のオーミックコンタク
ト用高濃度領域１８、Ｐ−型領域１９を形成する。
領域１９は、領域１２の不純物濃度によりＮ型化するこ
ともあるが、チェック用サイリスタの性質上何等実際上
の障害にならない。
ともあるが、チェック用サイリスタの性質上何等実際上
の障害にならない。
このドナー拡散は、第１図のサイリスタのＮエミツタ領
域５のドナー拡散と同時になされることは勿論である。
域５のドナー拡散と同時になされることは勿論である。
ひきつづいて、第２図Ｃに示すように、基板表面をおお
う絶縁膜に窓１７ａ〜１７ｄをあけて対応する基板表面
部分を露呈させる。
う絶縁膜に窓１７ａ〜１７ｄをあけて対応する基板表面
部分を露呈させる。
各露呈表面部分にプローバを接触させると、等価的にラ
テラルサイリスタの４端子に電極を接触させたことにな
り、必要に応じて該サイリスタの耐圧、ゲート点弧電流
、保持電流、順方向電圧降下、サイリスタ内に等価的に
含まれるＰＮＰ又はＮＰＮトランジスタの電流増幅率等
を容易に測定し得、それによって、ドナー拡散の良否、
ひいては第１図のラテラルサイリスタの対応特性値の良
否を判定しうる。
テラルサイリスタの４端子に電極を接触させたことにな
り、必要に応じて該サイリスタの耐圧、ゲート点弧電流
、保持電流、順方向電圧降下、サイリスタ内に等価的に
含まれるＰＮＰ又はＮＰＮトランジスタの電流増幅率等
を容易に測定し得、それによって、ドナー拡散の良否、
ひいては第１図のラテラルサイリスタの対応特性値の良
否を判定しうる。
第３図は他の実施例を示しており、ａは第１図に示した
ラテラルサイリスタと異なる拡散パターンを持つラテラ
ルサイリスタを示している。
ラテラルサイリスタと異なる拡散パターンを持つラテラ
ルサイリスタを示している。
尚、図中、第１図と同一物には同一符号を付けた。
なおＮ＋領域３ａはＮベース領域３へゲート電極をオー
ミツクコンタクトするために設けたＮ型高不純物濃度領
域である。
ミツクコンタクトするために設けたＮ型高不純物濃度領
域である。
第３図ｂは第３図ａのラテラルサイリスタの特性チェッ
ク用サイリスタを示している。
ク用サイリスタを示している。
第３図ｂにおいて、領域６，７はＰエミッタ領域２、Ｐ
ベース領域４を作った時に絶縁膜に窓開けしてプローバ
を接触させる領域であり、Ｎエミツタ領域５およびＮ＋
領域３ａを作った時、領域６にはＮ型不純物が拡散され
る。
ベース領域４を作った時に絶縁膜に窓開けしてプローバ
を接触させる領域であり、Ｎエミツタ領域５およびＮ＋
領域３ａを作った時、領域６にはＮ型不純物が拡散され
る。
領域８〜１０はこの後に絶縁膜に窓開けしてプローバを
接触させて特性をチェックする領域である。
接触させて特性をチェックする領域である。
また、サイリスタの耐圧とサイリスタのＰＮＰトランジ
スタの特性をチェックしたい場合は第３図ｃに示すよう
な簡便なチェック用素子を形成すればよい。
スタの特性をチェックしたい場合は第３図ｃに示すよう
な簡便なチェック用素子を形成すればよい。
なお、第３図ｂ，ｃのチェック用素子は第３図ａのもの
と間隔および対向長のみ同じとされている。
と間隔および対向長のみ同じとされている。
なお、チェック用サイリスタを形成する位置は、目的と
するサイリスタと同一基板内のみならず、別個のテスト
用基板内でも、あるいは同一基板内であってもスクライ
ブ領域など最終的に除去される部分などであってもよい
。
するサイリスタと同一基板内のみならず、別個のテスト
用基板内でも、あるいは同一基板内であってもスクライ
ブ領域など最終的に除去される部分などであってもよい
。
また、本発明は、アノードを中心に配する型式のラテラ
ルサイリスタにも適用しうるのみならず、拡散回数にも
制限されないことはいうまでもない。
ルサイリスタにも適用しうるのみならず、拡散回数にも
制限されないことはいうまでもない。
以上に述べたところから明らかなように、本発明の製法
によれば、ラテラルトランジスタ、ラテラルサイリスタ
、あるいはこれらを用いた集積回路等の各種半導体装置
の製造において早期に特性評価を容易になしうるので、
無駄な工程を省き、歩留りよく且つ低原価で優れた特性
の製品を得ることができ、その産業上の効果は大きい。
によれば、ラテラルトランジスタ、ラテラルサイリスタ
、あるいはこれらを用いた集積回路等の各種半導体装置
の製造において早期に特性評価を容易になしうるので、
無駄な工程を省き、歩留りよく且つ低原価で優れた特性
の製品を得ることができ、その産業上の効果は大きい。
第１図は、ラテラルサイリスタの拡散領域を示す平面図
、第２図ａ〜ｃは、本発明の一実施例によるチェック用
サイリスタを用いて第１図のサイリスタを製造する場合
の工程の説明図、第３図ａ〜ｃは本発明の他の実施例を
示す説明図である。 符号の説明、１・・・・・・Ｎ型半導体基板、２，１２
・・・・・・Ｐエミッタ領域、３，１３・・・・・・Ｎ
ベース領域、４．１４・・・・・・Ｐベース領域、５，
１５・・・・・・Ｎエミツタ領域。
、第２図ａ〜ｃは、本発明の一実施例によるチェック用
サイリスタを用いて第１図のサイリスタを製造する場合
の工程の説明図、第３図ａ〜ｃは本発明の他の実施例を
示す説明図である。 符号の説明、１・・・・・・Ｎ型半導体基板、２，１２
・・・・・・Ｐエミッタ領域、３，１３・・・・・・Ｎ
ベース領域、４．１４・・・・・・Ｐベース領域、５，
１５・・・・・・Ｎエミツタ領域。
Claims (1)
- １ 半導体基体表面に沿って横方向に交互に導電型を異
にするように、少なくとも３つの半導体層が順次隣接形
成された半導体装置とともに、特性チェック用の同型の
半導体装置を、対応する処理工程を共通にして製造し、
しかもこの場合各半導体装置の３つの半導体層のうち導
電型を同じくする少なくとも２つの半導体層間の間隔及
び対向長を両半導体装置において互いに等しくし、かつ
、特性チェック用の半導体装置における半導体層の測定
器のプローバが接触される部分の面積は大きく形成し、
以って、所望の工程終了毎に前記特性チェック用半導体
装置の各部の電気的特性を測定することにより前記半導
体装置の特性評価をなしうるようにしたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49023349A JPS588138B2 (ja) | 1974-03-01 | 1974-03-01 | ハンドウタイソウチノ セイゾウホウホウ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49023349A JPS588138B2 (ja) | 1974-03-01 | 1974-03-01 | ハンドウタイソウチノ セイゾウホウホウ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS50118689A JPS50118689A (ja) | 1975-09-17 |
| JPS588138B2 true JPS588138B2 (ja) | 1983-02-14 |
Family
ID=12108096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49023349A Expired JPS588138B2 (ja) | 1974-03-01 | 1974-03-01 | ハンドウタイソウチノ セイゾウホウホウ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588138B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5236391B2 (ja) * | 1972-04-19 | 1977-09-14 |
-
1974
- 1974-03-01 JP JP49023349A patent/JPS588138B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS50118689A (ja) | 1975-09-17 |
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