JPS5871718A - デジタル時間形態ノイズフイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ディジタル通信システムに関し、特に搬送電
流伝送システムにおいて有効なディジタル通信システム
に関する。

１９８２年　月　日出願の、本発明の譲受人に譲渡され
たＭ、　Ｅ、ＷｒｉｇｈｔおよびＲ、Ｓ　、　５ｌｅｅ
ｔｈの弊米国特許第　　　　　　号「差動型サンプル兼
保持結合回路」においては、ディジタル搬送電流受信装
置について記載されている。コンパレータは、ある程度
のノイズ不感性を提供する周波数変調システムにおいて
ディジタル受信装置出力を提供するものである。しかし
、搬送電流システムは、依然として電力線において共通
的に存在するインパルス・ノイズを受け□る。本発明は
、前述のコンパレータ以降に搬送電流受信装置に組込み
可能な時間形態フィルタに関する。

本発明の目的は、シュミット・トリガー回路により通常
生じる如き入力ヒステリシスによシディジタル信号に対
して応答し得るモノリシック集積回路の提供にある。

本発明の別の目的は、ノイズ不感性を増強するためディ
ジタル信号受信装置に組込み可能な時間形態ディジタル
・フィルタ回路の提供にある。

本発明の更に別の目的は、コンデンサがランプ機能を生
じ、これが更に優れたノイズ不感性を有するデータ出力
を生じるヒステリシス・スイッチング・ラッチを駆動す
るように、データ入力を有する相互コンダクタンス増幅
器によりコンデンサを駆動することにある。

上記および他の目的については、下記の回路要素を使用
して達成される。サンプル・ラッチは、−緒に４駆動さ
れる１対の相補トランジスタのエミッタを用いることに
よりヒステリシス駆動回路が設けられている。一方のト
ランジスタ＜ｐｓｐ型）はそのコレクタをラッチのリセ
ット・ターミナルと直接結合され、他方のトランジスタ
ＣＮＰＮ型）はそのコレクタが電流ミラーを介してラッ
チ・セット・ターミナルと接続されている。関連するト
ランジスタは共にそのベースを通常２ＶＢＥで作動され
るＶＲＥＦに戻させる。このように、入力信号がＶＢＥ
に士落する時、ＮＰＮ型トランジスタはＯＮの状態とな
り、入力信号はＶＢＥにクランプされ、ラッチはセット
される。入力電位が８ＶＢＥまで上昇する時、ＰＮＰ型
トランジスタはＯＮ状態となり、入力信号は５ｖＢＥに
おいてクランプされ、ラッチはリセットされることにな
る。

このように、ヒステリシス応答性が生じて２ＶＢＥを拡
張し、相互コンダクタンス増幅器出力はクランプ作用の
ため飽和状態にならないように維持されることになる。

コンデンサがヒステリシス入力側から接地され、データ
入力信号により操作される相互コンダクタンス増幅器に
よって駆動される。データ信号がコンデンサを充電させ
る時、正のランプがコンデンサの両端に生成され、この
コンデンサが放電させられる時は相当する下方即ち負の
ランプが生成される。このような回路は、データ入力中
に存在するノイズ・スパイクがランプ巾よりも狭い時に
はトリップせず、従って低域ノイズ・フィルタの作用が
得られる。特に、この回路は、その周波数スペクトルで
はな（その継続時間に基いてノイズを識別するのである
。

第１図においては、回路は正のターミナル８およびアー
ス９間に結合された電源により作動される。Ｒ−８型ラ
ツチｌＯはターミナル１１においてディジタルＱ出力を
生じる。ＮＰＮ型トランジスタ１２およびＰＮＰ型トラ
ンジスタ１８がそれぞれラッチ１０をセットおよびリセ
ットするように接続されている。相補トランジスタ１２
と１３は回路の節点１４においてエミッタの駆動が行な
われる。これらトランジスタのベースはターミナル１５
において共にＶＲＥＦの電源に戻される。典型的には、
ＶＲＥＦＯ値は２５℃において２　ＶＢＥ即ち約１．２
Ｔ／’に保持されることになる。ＰＮＰ型トランジスタ
１８のコレクタはラッチｌＯのリセット・ターミナルと
直接接続されるが、ＮＰＮ型トランジスタ１２のコレク
タは電流ミラー１６によりランチ１０のセット・ターミ
ナルと接続されている。

節点１４が正方向に駆動されるため、電位が８ＶＢＥを
超える時ＰＮＰ型トランジスタ１８がＯＮの状態となり
、共通ベース形態の低い入力インピーダンスの故（（こ
の電位をクランプするように作用することが判る。同時
に、リセット電流パルスがラッチ１０に対して与えられ
る。

節点１４が下方に即ち負の方向に駆動される時はＮＰＮ
型トランジスタ１２はＯＮの状態となり、電位がＶＢＥ
より低くなる時はその低い共通ペース入力インピーダン
スの故にこのレベルにおいて電位をクランプする。同時
に、ＮＰＮ型トランジスタ１２は電流パルスを電流ミラ
ー１６に対して接続し、これが更に反射された電流パル
スをランチ１０のセット・ターミナルに対して接続する
ことになる。

コンデンサ１７は、節点１４とアースとの間に接続され
る。その値は、節点１４におけるランプ電圧関数を与え
るように相互コンダクタンス増巾器１８の電流駆動容量
と組合せて選択される。相互コンダクタンス増巾器１８
は第２図の波形Ａの形態を有するデータ信号ソースから
入力ターミナル１９および２０によって作動的に駆動さ
れる。

前述の如く、このような信号が搬送電流システムにおい
て使用される時、この信号はノイズを生じ得る。第２図
においては、波形Ａは２１１．２２および２３で示した
ノイズ・パルスを示している。

ノイズ・パルス２２は正であってデータ・パルス間に存
在するが、パルス２１と２３はデータ・パルス内に生じ
て負となる。

第２図の波形Ｂに示すように、コンデンサ１７の存在は
節点１４をＶＢＥおよび９ＶＢＥの間に振動させる電圧
ランプ作用を生じる。作用においては、相互コンダクタ
ンス増巾器１８は入力ターミナル１９および２０から駆
動されて、ＮＰＮ型トランジスタ１２および１３によっ
てクランプされる節点１４を過励振させることになる。

第２図の波形ＣはラッチＩＯのＱ出力を示している。狭
いノイズ・パルス２１．２２．２８は、ランフ機能をし
てラッチ１０を操作するには充分なだけイｊｉ）点１斗
を撮動させるに充分な長さは継続しないことが判るであ
ろう。換言すれば、データ・パルスとして現われるに充
分な巾ではないノイズ・パルスがディジタル回路により
無視され即ちフィルタされることになる。このように、
このディジタルフィルタの作用は時間形態にある。適正
なデータパルスの中間付近に生じるノイズ・パルス２１
．２２は前記フィルタにより完全に排除されることに注
目されたい。しかし、ランプ作用期間中に生じる２３の
如きどんなノイズ・パルスも、出力側に現われる如く適
正なデータ・パルスの長さであることが判る。さもなけ
れば生じ得る大きな振幅の歪に対しては、少量のパルス
中の歪が非常に望ましい。はとんどのデータ・コーディ
ング方式はパルスのジッタリング量が小さければ問題と
ならない。このパルス中の識別作用は、相互コンダクタ
ンス増巾器１８の電流駆動性能と組合せてコンデンサ１
７の値を変更することにより選択するふとができる。

第８図は、従来周知の集積回路の構成要素を用いて如何
にして第１図の回路が構成することができるかを示す回
路図である。第１図のものと同じ部分には同じ番号が付
されている。

ランチｌＯはそれぞれ負荷抵抗２８．２９を使用するト
ランジスタ２６．２？により構成される。

交差接続されたフィードバック抵抗８０．８１がラッチ
ング形態を完成する。トランジスタ２７のコレクタは出
力ターミナル１１においてラッチのＱ出力を提供し、ト
ランジスタ２６のコレクタハターミナル２５においてＱ
出力を生じる。

相互コンダクタンス増巾器１８は作動的に駆動されるト
ランジスタ８８と８４からなっている。

電流ソース８２はテール電流Ｉ、を生じ、電流ミラー負
荷トランジスタ８５．８６はシングル・エンデド出力を
生じる。作用においては、ターミナル２０がターミナル
１９より低い状態で駆動される時、はとんどの１１がト
ランジスタ３３に流れてコンデンサ１７を充電する。こ
のように、ソース３２およびコンデンサ１７は上方向の
ランプをセットする。

入力ターミナル１９がターミナル２０より低い状態に駆
動される時、トランジスタ８４はＯＮの状態となって工
、は電流ミラー負荷トランジスタ３５に流れる。電流ミ
ラー負荷トランジスタ８５と３６が同じサイズであるも
のとすれば、同じ電流が電流ミラー負荷トランジスタ８
６に流れてコンデンサ１７を放電さするように作用する
。このように、下方向のランプもまたソース８２とコン
デンサ１７によってセットされるのである。

節点１５におけるＶＲＥＦの値は、ソース８７からダイ
オード８８．８９を介して流れる２　ＶＢＥにおいて確
保され、これによりこのダイオードは順方向にバイアス
される。上方向のランプが節点１４を８ＶＢＥに駆動す
る時、トランジスタ１８はＯＮの状態になって電圧をこ
おレベルにクランプし、■１はラッチのりセット電流と
してトランジスタ２６のベースに流れることになる。下
方向のランプが節点１４をＶＢＥ以下に駆動する時は、
ＮＰＮ型トランジスタ１２はＯＮの状態となってこの電
圧をクランプすることになる。この時点において、電流
ミラー負荷トランジスタ８６を流れる反射された【、は
ＮＰＮ型トランジスタ１２に流れることになる。電流ミ
ラー１６は再び■、を反射し、これが更にラッチのセッ
ト電流としてトランジスタ２７のベースに流れることに
なる。

本発明については、当業者がこれを実施することができ
るような表現を以って記述した。以上の記述を読めば、
本発明の主旨および範囲内において当業者が着想できる
多くの変更例があることは明らかである。例えば、バイ
ポーラ・トランジスタによる実施例について詳細に述べ
たが、ＣｕＯ２゜ＮＭＯ８またはＰｔＷＯ３型トランジ
スタの如き他の回路も使用することができる。従って、
本発明の範囲は頭書の特許請求の範囲によってのみ限定
されるべきものである。

【図面の簡単な説明】

第１図は本発明の回路を示すブロック図、第２図は第１
図の回路において生じる信号を示す一連のグラフ、およ
び第８図は本発明の回路の集積回路板を示す回路図であ
る。 ８・・・ターミナル、９・・・アース、ｌＯ・・・ラッ
チ、１１　・ターミナル、１２．１３・・・ＰＮＰ型ト
ランジスタ、■４・・・節点、１５・・・ターミナル、
１６・・・電流ミラー、１７・・・コンデンサ、１８・
・・相互コンダクタンス増巾器、１９．２０・・・入力
ターミナル、２１−２８・・ノイズ・パルス、２５・・
・ターミナル、２６．２７・・・トランジスタ、２Ｂ、
２９・・・負荷抵抗、３０．８１・・・フィードバック
抵抗、３２・・・ソース、８８．８４・・・トランジス
タ、３５．８６・・・電流ミラー負荷トランジスタ、８
７・・ソース、８８．８９・・・ダイオード。 特許出願人　　ナショナル・セミコンダクター・コーポ
レーション （外４名）

Claims (1)

1. 【特許請求の範囲】 （１）ディジタル出力およびセット、リセット入力装置
   を有するラッチ装置と、 その出力をそれぞれ前記セット、リセット入力側に接続
   させた１対の相補入力トランジスタと、前記相補トラン
   ジスタの制御電極を共に基準電位供給源と接続する装置
   と、 前記相補トランジスタの入力電極を共に信号入力回路と
   接続する装置とを設け、以って前記信号入力が第１の閾
   値レベルまで上昇する時および前記入力が第２の閾値レ
   ベル以下に下降する時、前記ラッチがその状態を変化す
   ることを特徴とするトリガー回路。 （２）前記相補トランジスタの出力の一方が前記ラッチ
   に対して直接接続されるが、他方のトランジスタ出力は
   電流ミラーにより接続されることを特徴とする特許請求
   の範囲第１項記載のトリガー回路。 （３）前記電流ミラーが１つのコレクタをそのベースに
   直接接続されたＰＮＰ　型デュアル・コレクタ・トラン
   ジスタからなることを特徴とする特許請求の範囲第２項
   記載のトリガー回路。 （４）ディジタル・ノイズ・フィルタを構成するため１
   つのディジタル信号ソースと１つのランプ発生器とを更
   に組合せることを特徴とする特許請求の範囲第１項記載
   のトリガー回路。 （ω　前記ランプ発生器が、前記ディジタル信号ソース
   と接続された相互コンダクタンス増巾器とその出力側に
   接続されたコンデンサとからなり、以って前記コンデン
   サが前記相互コンダクタンス増巾器の出力電流に応答し
   て充放電を行なうことによりディジタル入力に応答する
   ランプ機能を生じ、またこれにより前記ランプの持続期
   間より狭いディジタル・ノイズ信号が除去されることを
   特徴とする特許請求の範囲第４項記載のフィルタ。 （６）　　コンデンサと、 ノイズを含むディジタル入力信号に応答して前記コンデ
   ンサを充放電させる装置と、 前記コンデンサにおける充電に応答してセットおよびリ
   セット入力を有する出力ラッチなトリガーする装置とを
   設けることを特徴とするディジタル形態のフィルタ。 （７）前記トリガー装置が、前記コンデンサにおける電
   荷が第１の予め定めた電圧まで降下する時前記ラッチを
   トリップさせる装置と、前記コンデンサにおける電荷が
   第２の予め定めた電圧まで上昇する時前記ラッチを反対
   方向にトリップさせる装置とを含むことを特徴とする特
   許請求の範囲第６項記載のフィルタ。 （８）前記コンデンサの前記の充放電動作が前記コンデ
   ンサの両端に電圧のランプ機能を生成し、以って前記ト
   リガー装置は前記ランプよりも短いノイズ・パルスに対
   しては不作用であることを特徴とする特許請求の範囲第
   ７項記載のフィルタ。