JPS5871646A - Semiconductor device - Google Patents
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- JPS5871646A JPS5871646A JP56171641A JP17164181A JPS5871646A JP S5871646 A JPS5871646 A JP S5871646A JP 56171641 A JP56171641 A JP 56171641A JP 17164181 A JP17164181 A JP 17164181A JP S5871646 A JPS5871646 A JP S5871646A
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Abstract
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に多数の半導体素子をフ
リップチップ方式で基板に搭載した半導体装置内の配線
変更する場合に実施して好適な半導体装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor device, and more particularly to a semiconductor device suitable for changing wiring within a semiconductor device in which a large number of semiconductor elements are mounted on a substrate using a flip-chip method.
近年、電算機の大型高速化に伴って、電算機の実装密度
向上の一方法として、１つのセラミック積層基板に被数
個の集積回路素子（Ｉｏ素子）を搭載し、そのセラミッ
ク積層基板内で■０素子間の相互配線の一部を行う仁と
により、高実装密度の半導体装置を使用する方法が採用
されてきた。In recent years, as computers have become larger and faster, one way to improve the packaging density of computers is to mount several integrated circuit elements (Io elements) on one ceramic multilayer board, and to (2) A method has been adopted in which semiconductor devices with high packaging density are used, with some interconnections between the elements being performed.
この方法によると、従来、Ｄ Ｉ Ｌ （Ｄｕａｊ ｉ
ｓ ＩＪｎｅ）型やフラットパックＩＩＫ実装された半
導体装置に比べ、同一個数の半導体素子を基板に搭載す
るに要する面積ｉｊ！めて減少され、かつ、その結果、
必要なＰＯＢ （Ｐｒｉｎｔ Ｏムｒｅｕｉｔ ｂｏａ
ｄ）の数が減少でき、ＰＯＢｒ＃Ｐの配線が少なくでき
るので、必要配線長も減少できると共に接触部分が減少
されるととＫなり、信頼性も一段と上昇するなどの長所
がある。According to this method, conventionally, D I L (Duaj i
s IJne) type or flat pack IIK mounted semiconductor device, the area required to mount the same number of semiconductor elements on a board is ij! and as a result,
Required POB (Print Omreuit boa
Since the number of d) can be reduced and the number of POBr#P wirings can be reduced, the required wiring length can also be reduced, and the number of contact parts can be reduced, resulting in a further increase in reliability.
ところが、この方法におりては、複数個の半導体素子を
基板に搭載するため、３０ｗａｓ ５０ｍ等の大型のセ
ラミック基板を必要とし、かつ、セライック基板内で半
導体素子の相互配線を行うた。め、１０層や２０層とい
った多層のセラミックシートの積層が必要となシ、セラ
イック基板の配線の変更も容易てない。However, in this method, in order to mount a plurality of semiconductor elements on the substrate, a large ceramic substrate such as 30 was 50 m is required, and the semiconductor elements must be mutually interconnected within the ceramic substrate. Therefore, it is necessary to laminate multilayer ceramic sheets such as 10 or 20 layers, and it is not easy to change the wiring of the ceramic substrate.
そのため、電算機の開発段階では配線の誤りの訂正のた
めの方法を考ｌに入れておく必要がある。Therefore, it is necessary to take into consideration a method for correcting wiring errors during the computer development stage.
仁の方法としてｉ；ｔ、ＩＢＭによって「ｘｇｇｇｔｎ
−ＮＡＮ５１ム０ＴＩＯＮ８ ＯＮ ００ＭＰＯＮｉｊ
ＮＴ８ 、ＨＹＢＲＩＤ８． ＡＮＤｙＡＮＵＦｋＯＴ
ＵＦＬＩＮＧ ＴＦｔＯＨＰｉＯＬＯＧＹ、 ＶＯＬ
、 ＯＨＭＴ −３。i;t as a method of generosity, by IBM “xgggtn
-NAN51MU0TION8 ON 00MPONij
NT8, HYBRID8. ANDyANUFkOT
UFLING TFtOHPiOLOGY, VOL
, OHMT-3.
４１ 、ＭＡＲＯＨ１９８０Ｐ８９−９３Ｊ に示さ
れたような方法が考えられて−る。と辷ろが、仁の方法
によると、配線変更に要するであろう信号用パッドは半
導体素子間の相互配！１に到る前に一度セランツク基板
の表面に配置され、その部分で配線の切断。41, MAROH 1980P89-93J has been considered. However, according to Jin's method, the signal pads that would be required for wiring changes are interconnected between semiconductor elements! Before reaching 1, it is placed on the surface of the selang board and the wiring is cut at that point.
金ｔｓｍｍによるボンディングが可能なように配線され
、再びセラミック基板内に戻し、半導体素子間の相互配
線が行われる。Wiring is performed to enable bonding with gold tsmm, and then returned to the ceramic substrate to perform mutual wiring between semiconductor elements.
この方法を図を用いて説明する。This method will be explained using figures.
第１図は複数の半導体素子をセラミック基板に搭載した
状態を示した斜視図である。図におりて、（１ｍ）〜（
ｌｄ）Ｆｉ各々の半導体素子で、このＩＣチップ（、）
〜（ｄ）からなる半導体集子（１薦）〜（１ｄ）けそれ
ぞれ半導体素子の外部電極（図示せず）上に形成された
バンプ（２）Ｋよりセライック基板（３）の所定の位置
に電気的９機械的に固着されてｉる。そして、これら各
半導体素子（１ａ）〜（１ｄ）の電極間の一部はセラミ
ック基板（３）の内部の配線（図示せず）で接続され、
一部はセラミック基板０）の外部ビン（４）に接続され
ている。FIG. 1 is a perspective view showing a state in which a plurality of semiconductor elements are mounted on a ceramic substrate. In the figure, (1m) to (
ld)Fi each semiconductor element, this IC chip (,)
The semiconductor clusters (1 recommended) to (1d) consisting of ~(d) are placed at predetermined positions on the ceramic substrate (3) from the bumps (2) K formed on the external electrodes (not shown) of the semiconductor elements, respectively. Electrically 9 Mechanically fixed i. A portion of the electrodes of each of these semiconductor elements (1a) to (1d) are connected by wiring (not shown) inside the ceramic substrate (3),
A portion is connected to the external bin (4) of the ceramic substrate 0).
第２図（、）に配線の立体斜視図を示し、第２図（ｂ）
に断面構造を示す。この第２図（ａ）におりては、セラ
イック基板（３）の表面上の半導体素子（１ａ）〜（１
ｄ）は記載して９なＶｈが、鎖線で囲んだ領域蜘）〜（
５ｄ）には半導体集子（１−〜（１ｄ）がｉ載されるべ
き位置を示す１．このＩＯチップａ〜−の各位置には半
導体素子のバンプ（２）の一部が示されている。Figure 2 (,) shows a three-dimensional perspective view of the wiring, and Figure 2 (b)
shows the cross-sectional structure. In FIG. 2(a), the semiconductor elements (1a) to (1) on the surface of the ceramic substrate (3) are shown.
d) is written in the area where Vh, which is 9, is surrounded by a chain line.
5d) shows the positions where the semiconductor chips (1--(1d)) are to be mounted. At each position of this IO chip a--, a part of the bump (2) of the semiconductor element is shown. There is.
そして、半導体素子（ＩＣ）の位置に対応する領域（５
ｃ）の「ム」バンプ（６）と半導体素子（１ａ）の位置
に対応する領域（５１）の「Ｂ」バンプ（′１）の間が
セラミック上の配線で接続されている。Then, a region (5
The "M" bump (6) in c) and the "B" bump ('1) in the region (51) corresponding to the position of the semiconductor element (1a) are connected by wiring on the ceramic.
この「ム」バンク（６）と「Ｂ」バング（７）の間の配
線を詳細に説明すると、蕗２図（ｂ）に示すように、「
ム」バンプ（６）からセラミック基板（３）を栴成する
セラミックシートの第１層（３ａ）に形成されたパイ７
ホール（９・）を通してセラミックシートの第２層ｌｂ
）の表面に形成された配ｌｌ１１（９ｄ）を経て再びセ
ラミックシートの第１層（３ｍ）に形成されたバイアホ
ール（９ｆ）によりセライック基板（３）の表面に形成
した、両端に円形のパット責９ｍ） 、 （９ｂ）を有
する配線（９−） （４１ｇ渡し部）に接続されている
。そして、この配線（伽）からは再び片端の円形パッド
（９ｂ）の直下のセラミックシートのｔＪＥ１層（３ａ
）に形成されたパイ７ホール（９ｇ）を通し、セラにツ
クシートの第２層（３＆Ｉ）の表面に形成されたバンプ
関を接続する配線（９ｈ）に接続され、この配線（９ｈ
）は両端に円形パッド＜９＆’ ） 、 （９ｂ’ ）
を有する配線（９ｅ’）（橋渡し部）にバイアホール（
Ｗ）を経て接続されてｉる。また、この配線（９ｃ’）
Ｆｉｒ Ｂ Ｊバンプ（ηにパイ７ホール（９ｆ’
）と配線（ＳＣｔりおよびバイアホール（９，’）を経
て接続されて−る。To explain in detail the wiring between this “Mu” bank (6) and “B” bank (7), as shown in Fig. 2 (b), “
A pie 7 formed in the first layer (3a) of the ceramic sheet forming the ceramic substrate (3) from the bump (6)
The second layer of ceramic sheet lb through the hole (9)
) is formed on the surface of the ceramic substrate (3) through the via hole (9f) formed in the first layer (3m) of the ceramic sheet, and circular pads are formed on both ends of the ceramic substrate (3). It is connected to the wiring (9-) (41g transfer section) having wires (9m) and (9b). Then, from this wiring (Gaga) again, the tJE1 layer (3a) of the ceramic sheet directly under the circular pad (9b) at one end.
) is connected to the wiring (9h) that connects the bumps formed on the surface of the second layer (3&I) of the TSUKU sheet to the cellar through the pie 7 hole (9g), and this wiring (9h
) has circular pads at both ends <9&'), (9b')
A via hole (
W) is connected via i. Also, this wiring (9c')
Fir B J bump (7 holes on η (9f')
) is connected to the wiring (SCt line) and via hole (9,').
一方、半導体集子（１ｍ）の位置に対応する領域（５，
）の「０」バンプ（８）も同様に、バイアホール（９＠
す、配！ｉ（９／）、バイアホール（９ｆ＃） ａ円形
バット責９ｍ’）、配！！（９＠Ｉ）および円形パッド
（９１）を経て図示しない他の半導体素子やセラミック
基板の外部ピンに接続されている。On the other hand, the area (5,
)'s "0" bump (8) is similarly connected to the via hole (9@
S-way! i (9/), via hole (9f #) a circular bat 9m'), distribution! ! (9@I) and a circular pad (91), it is connected to other semiconductor elements (not shown) or external pins of a ceramic substrate.
第３図は配線の変更方法を説明するための立体斜＃１図
である。第３図におｉで第２図と同一符号のものは相当
部分を示す。FIG. 3 is a three-dimensional oblique view #1 for explaining the method of changing the wiring. In FIG. 3, the same reference numerals as in FIG. 2 indicate corresponding parts.
この第３図におφて、まず、「ム」バンプ（６）とｒＢ
Ｊバンプ（７）の間の配線を切断し、「０」バンプ（樽
に接続するため、それすれ両端に円形パッド（９ｍ）
、 （９ｂ）および円形パッド（９ｍ’ ） 、 （９
１／）を有する配線（９ｃ） 、 （９♂）部分にレー
ザビームやサンドブラストなどで切れ目（１０ｍ） 、
（１０ｂ）を入れる。この結果、「ム」バンプ（６）
とｒＢＪバンプ（７）間および「０」バンプ（８）と他
の接続点（図示せず）間の配線は切断される。In this Figure 3, at φ, first, the "mu" bump (6) and the rB
Cut the wire between the J bumps (7) and attach circular pads (9m) on both ends of the "0" bumps (to connect to the barrel).
, (9b) and circular pad (9m'), (9
Cut a cut (10 m) in the wiring (9c) and (9♂) part with laser beam or sandblasting, etc.
(10b) is inserted. As a result, "mu" bump (6)
The wiring between the and rBJ bump (7) and between the "0" bump (8) and other connection points (not shown) are cut.
次ｉで、表面を絶縁被覆した金、アルミ、銅などの金属
細線（１１）の両端を円形パッド（９ａ）と円形パッド
（９ａりに熱圧着、超音波訃よび半田などを用いて接合
する。この結果、「ム」バンプ（６）と（イ）」パン゛
プ（８）の配線が形成される。Next, in step i, both ends of the thin metal wire (11) made of gold, aluminum, copper, etc. whose surface is insulated are bonded to the circular pad (9a) using thermocompression bonding, ultrasonic bonding, soldering, etc. As a result, wiring for the "M" bump (6) and the "A" bump (8) is formed.
この場合、絶縁被傍した金桐細ｉ！ （１１）を用いる
理由としては、円形パッド（９ｍ） 、 （９ｍ’ ）
間を接続した場合、パッド間が一般に大きいため、金属
細線が弛み半導体素子や他のバンプに対応する円形パッ
ドに触れるとショートするため有機樹脂などで細線をコ
ーティングする。In this case, the insulated Kanagiri Hoso i! The reason for using (11) is the circular pad (9m), (9m')
When connecting between pads, the distance between the pads is generally large, so if the thin metal wire loosens and touches a circular pad corresponding to a semiconductor element or other bump, it will cause a short circuit, so the thin wire is coated with an organic resin or the like.
しかしながら、このような絶縁被覆した金属細線の接合
は、絶縁被覆を剥離し裸の金員細線を露出させなければ
ならず、接合が困離である。また、直径５０μ、１００
μと１つた細い線に絶縁コートするためＨＩＭの価格も
高くなるなどの欠点があった。However, in joining such thin metal wires coated with insulation, the insulation coating must be peeled off to expose the bare thin metal wires, making joining difficult. Also, the diameter is 50μ, 100μ
There were drawbacks such as the high price of the HIM because the thin wire with the μ line was coated with insulation.
本発明は以上の点に鑑み、このような問題を解決すると
共に、かかる欠点を除去すべくなされた半導体装置を提
供するもので、通常半導体素子の組立てに用いている裸
の金属細線を従来の接合装置を用いて接合できるように
したものである。そして、この裸の金属細線と従来の装
置を用いて接合できるために、金属細線で配線するべき
円形ノくラド関に全く他の配線から絶縁されたダミーの
ノくラドをセラミック基板表面上に設けることによ如、
接合した金属細線が撓オな−ようＫしたもので、以下、
図面に基づき本発明の実施例を詳細に説明する。In view of the above points, the present invention provides a semiconductor device which is designed to solve such problems and eliminate such drawbacks. It is possible to join using a joining device. Then, in order to be able to join this bare thin metal wire using conventional equipment, a dummy wire is placed on the surface of the ceramic substrate, completely insulated from other wiring, at the circular hole where the thin metal wire should be wired. By establishing
The bonded thin metal wires are bent so that they are flexible.
Embodiments of the present invention will be described in detail based on the drawings.
＃Ｉ４図は本発明による半導体装置の一実施例を示す立
体透視図である。第４図において館３図と同一符号のも
のは相当部分を示し、（１２）は他の配線と全く絶縁さ
れた金属細線中継用のダン−パッドで、このダミーパッ
ド（１２）は円形のパッド（９ｍ） 。#I4 is a three-dimensional perspective view showing an embodiment of the semiconductor device according to the present invention. In Figure 4, the same numbers as in Figure 3 indicate corresponding parts, and (12) is a dummy pad for relaying thin metal wires that is completely insulated from other wiring, and this dummy pad (12) is a circular pad. (9m).
（’）ｂ）と共に、セラミック基板の主面に形成され、
その−主面に複数個の半導体素子を電気的１機械的に接
合すべき金属化部、表面に露出している配ａ部分および
他の配線類と全く絶縁され、金員細線や細条を電気的１
機械的に接続し得る！極を構成して９る。（１３） ｔ
ｊ絶縁被しされず、円形パッド（９ｍ）とダミーパッド
（１２）間およびダン−パッド（１２）と円形パッド（
ｇａ／１つ間を接合する金属細線である。(') together with b), formed on the main surface of the ceramic substrate,
It is completely insulated from the metallized parts to which multiple semiconductor elements are to be electrically and mechanically bonded to the main surface, the wiring parts exposed on the surface, and other wiring, and has thin metal wires and strips. electrical 1
Can be connected mechanically! 9 constitutes a pole. (13) t
j Between the circular pad (9m) and the dummy pad (12) and between the Dan pad (12) and the circular pad (
This is a thin metal wire that connects ga/1.
そして、この円形パッド（９ｍ） 、 （ｇａｚ ）と
ダミーパッド（１２）間は、その両者を接合するに用い
る金属細線（１３）の径によって異なるが、２５Ｊ直径
の金。The space between the circular pad (9m), (gaz) and the dummy pad (12) is made of gold with a diameter of 25J, although it varies depending on the diameter of the thin metal wire (13) used to join them.
アルンなどの細線であれば１０ｍ程度の距離以内であれ
ば、金属細線（１３）は弛まず、下方のパッドや半導体
素子に触れたりはしない。If it is a thin wire such as Arun, within a distance of about 10 meters, the thin metal wire (13) will not loosen and will not touch the pad or semiconductor element below.
第５図は本発明の他の実施例を示す立体斜視図で、この
第５図において第３図および第４図と同一部分には同一
符号を付して説明を省略する。この第５図は「Ａ」バン
プ（６）と「０」バンプ（８）間を金員細線（１３）で
接続すると同時に、「Ｂ」バンプ（ηに半導体素子（１
ｃ）の位置に対応する領域（５ｃ）のｒＤＪバンプ（１
４）をも金員細線（１３）で接続する態様を示すもので
ある。この第５図から明らかなように、両バンプ間を接
続する金橋細線は交差する。FIG. 5 is a three-dimensional perspective view showing another embodiment of the present invention. In FIG. 5, the same parts as in FIGS. 3 and 4 are given the same reference numerals, and their explanation will be omitted. This figure 5 shows that the "A" bump (6) and the "0" bump (8) are connected by a metal thin wire (13), and at the same time a semiconductor element (1) is connected to the "B" bump (η).
The rDJ bump (1) in the area (5c) corresponding to the position of c)
4) is also connected with a metal wire (13). As is clear from FIG. 5, the thin Kanahashi lines connecting both bumps intersect.
なお図において、（１６） 、 （１７）は交差部分の
ダミーハツトである。In the figure, (16) and (17) are dummy hats at the intersection.
このような交差部分のダミーパッド（１６１、（１７）
として、１６図に示すように、両端に円形パッドα”）
−（１６ａ’ ）を有し、この円形パッド（１６ｍ）
、 （１６ａ’）間を配線（１６ｂ）て接続したダン
−パッド（坪）七、両端に円形パッド（１７ｍ） 、
（１７ａ’ ）を有し、この円形バット’ （１７ａ）
、 （１７ａ’ ）間をセラミックシートの第２層（
図示せず）の表面に形成された配線（１７ｋ）で接続さ
れたダミーパッド（坪）と直交するダミーパッド（Ｌ？
）で構成されている。そして、これら円形パッド（１６
ｍ） 、 （１６ｍ勺および円形パッド（１７ｍ）、（
１７ａ’）は、セラミック基板の主面に形成され、前述
の金属化部分１表面に露出して釣る配線部分および他の
配＃ｉ！類と全く絶縁され、金−細線中細条を電気的。Dummy pads at such intersections (161, (17)
As shown in Figure 16, there are circular pads α” on both ends.
- (16a') and this circular pad (16m)
, (16a') connected by wiring (16b), 7 Dan pads (tsubo), circular pads (17m) at both ends,
(17a') and this circular bat' (17a)
, (17a') with the second layer of ceramic sheet (
The dummy pad (L?) is perpendicular to the dummy pad (Tsubo) connected by the wiring (17k) formed on the surface of the dummy pad (L?
). And these circular pads (16
m), (16m and circular pad (17m), (
17a') are formed on the main surface of the ceramic substrate, and are exposed on the surface of the metallized portion 1 described above, and include wiring portions and other wiring portions #i! It is completely insulated from other metals, and the gold-thin wire is electrically conductive.
機械的に接合し得る複数個のｆ［極間のみをセラｔツク
表面および内部に形成した配線で電気的に接合してなる
ｔ極組を構成している。A t-pole set is formed by electrically connecting a plurality of mechanically bondable f electrodes with wiring formed on the surface and inside of the ceramic.
かくして、本発明によると、「ム」バンプ（６）に接続
される円形パッド（９ａ）とダミーパッド（坪）の円形
パッド（１６ｍ勺間、ダミーパッド（！！）の他の円形
パッド（１６ｍ）と「０」バンプ（８）に接続される円
形パッド（９ａり間を金員細線で接続する。一方、ｌ」
バンプ（ηに接続される円形パッド（９ｍ’ ）ともう
一つのダミーパッド（１７）の円形パッド（１７ｃ’
）間およびタミーバット憤り）の円形パッド（１７ｃ）
トｒ Ｄ Ｊバンプ（１４） Ｋ接続される円形パッ
ド（９，／／り間を金属細線て接続する。Thus, according to the present invention, the circular pad (9a) connected to the "mu" bump (6) and the circular pad (16 m long) of the dummy pad (tsubo), the other circular pad (16 m long) of the dummy pad (!!) ) and the circular pad (9a) connected to the "0" bump (8).
The circular pad (9m') connected to the bump (η) and the circular pad (17c') of another dummy pad (17)
) circular pad (17c) between and Tammy butt resentment)
Tr D J bump (14) K Connected circular pad (9, // Connect with a thin metal wire.
以上のように、金属細線による交差が必要な場合でも何
ら問題なく、対処することができる。As described above, even if crossing by thin metal wires is required, it can be handled without any problem.
以上説明したように、本発明によれに１通常半導体素子
の組立てに用いてｉる裸の金員細線と従来の接合装置を
用いて接合することができると共に接合した金属細線が
撓オな−ようにすることができ、かつ金ｆｉｌｌ絹線に
よる交差が必要な場合でも何ら問題なく対処することが
できるので、多数の導体ｉ＆置の装置内配線変更に実施
して顕著な効果を発揮する。As explained above, according to the present invention, it is possible to bond bare metal wires, which are normally used for assembling semiconductor devices, using a conventional bonding device, and the bonded metal wires are flexible. Moreover, even if crossing with gold fill and silk wires is required, it can be handled without any problem, so it can be implemented to change the wiring within the device of a large number of conductors I and I, and exhibits a remarkable effect.
このように、本発明によれば、従来のこの種の半導体装
置の配線の変更方法に比して多大の効果があり、半導体
装置の装置内配線変更に際して顕著な効果を発揮する半
導体装置としては独自のものである。As described above, the present invention has a great effect compared to the conventional method of changing the wiring of a semiconductor device of this type, and is a semiconductor device that exhibits a remarkable effect when changing the internal wiring of a semiconductor device. It is unique.
第１図、第２図および第３図は従来の半導体装置におけ
る装置内配線変更の説明に供する説明図、第４図は本発
明による半導体装置の一実施例を示す立体斜視図、第５
図および第６図は本発明の他の実施例を示す立体斜視図
および詳細説明図である。
（１ａ）〜（１ｄ）・・・・半導体素子、（３）・・・
・セラミック基板、（９ｍ） −（９／ ）・・・・円
形パッド、（１２）・・・・夕′ミーパッド、（１３）
・・・・金鴎配紐、（１６ｍ） 、 （１６ｃ’ ）
、 （１７ｍ） 、 （１７ｃ’ ）・・・・円形パッ
ド、Ｑｓｂ）、（ｘ７ｂ） −−・・配線、（１６Ｌ（
１７） −−−−／” ミーパッド。
代理人 葛 野 信 −（外１名）
第２図
（ｂ）1, 2, and 3 are explanatory views for explaining changes in internal wiring in a conventional semiconductor device, FIG. 4 is a three-dimensional perspective view showing an embodiment of the semiconductor device according to the present invention, and FIG.
The figure and FIG. 6 are a three-dimensional perspective view and a detailed explanatory view showing another embodiment of the present invention. (1a) to (1d)...semiconductor element, (3)...
・Ceramic substrate, (9m) - (9/)...Circular pad, (12)...Evening pad, (13)
・・・・Kanao Raimo, (16m), (16c')
, (17m), (17c')...Circular pad, Qsb), (x7b) ---Wiring, (16L(
17) -----/" Me-Pad. Agent Shin Kuzuno - (1 other person) Figure 2 (b)
Claims (2)
するべき金属化部分および皺接合するべき金属化部分と
他の金属化部分または外部取出しピン間を電気的に接続
する配線の一部分が形成されたセラミック基板に半導体
素子を電気的に接続してなる半導体装置において、前記
セラミック基板の主面に形成され、前記金属化部分と表
面に露出してｉる配線部分および他の配線類と全く絶縁
され、金属細線や細条を電気的に接合し得る電極を有す
る仁とを特徴とする半導体装置。(1) The metallized portion to which multiple semiconductor elements are to be electrically bonded to the main surface, and the wiring that electrically connects the metalized portion to be bonded to other metalized portions or external pins. In a semiconductor device in which a semiconductor element is electrically connected to a ceramic substrate on which a portion is formed, a wiring portion and other wiring formed on the main surface of the ceramic substrate and exposed on the surface of the metallized portion. 1. A semiconductor device characterized by having an electrode which is completely insulated from other metal wires and which can electrically connect thin metal wires or strips.
するべき金属化部分および該接合するべき金属化部分と
他の金属化部分または外部取出しピン間を電気的に接続
する配線の一部分が形成されたセラミック基板に半導体
素子を電気的に接続してなる半導体装置において、前記
セラミック基板の主面に形成され、前記金属化部分と表
面に露出してｉる配線部分および他の配線類と全く絶縁
され、金属側線中細条を電気的に接合し得る複数個の電
極間のみをセラミック！！面および内部に形成した配線
で電気的に接合してなる１１極組を有する仁とを特徴と
する半導体装置。(2) A metallized portion to which a plurality of semiconductor elements are to be electrically bonded to the main surface thereof, and a wiring that electrically connects the metallized portion to be bonded to other metallized portions or external extraction pins. In a semiconductor device in which a semiconductor element is electrically connected to a ceramic substrate on which a portion is formed, a wiring portion and other wiring formed on the main surface of the ceramic substrate and exposed on the surface of the metallized portion. Ceramic is used only between the multiple electrodes that are completely insulated from other metal lateral wires and can electrically connect the metal strips! ! What is claimed is: 1. A semiconductor device characterized by having an 11-pole set electrically connected by wiring formed on the surface and inside the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171641A JPS5871646A (en) | 1981-10-24 | 1981-10-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171641A JPS5871646A (en) | 1981-10-24 | 1981-10-24 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871646A true JPS5871646A (en) | 1983-04-28 |
| JPS6224948B2 JPS6224948B2 (en) | 1987-05-30 |
Family
ID=15926965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171641A Granted JPS5871646A (en) | 1981-10-24 | 1981-10-24 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871646A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127357A (en) * | 1981-12-31 | 1983-07-29 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Integrated circuit chip module |
| EP0171783A2 (en) * | 1984-08-17 | 1986-02-19 | Hitachi, Ltd. | Module board and module using the same and method of treating them |
| JPS63102399A (en) * | 1986-10-20 | 1988-05-07 | 富士通株式会社 | Multilayer printed interconnection board |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0516106U (en) * | 1991-08-05 | 1993-03-02 | 株式会社小松製作所 | Chip processing device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5030474A (en) * | 1973-07-17 | 1975-03-26 |
-
1981
- 1981-10-24 JP JP56171641A patent/JPS5871646A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5030474A (en) * | 1973-07-17 | 1975-03-26 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58127357A (en) * | 1981-12-31 | 1983-07-29 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | Integrated circuit chip module |
| JPS6216023B2 (en) * | 1981-12-31 | 1987-04-10 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| EP0171783A2 (en) * | 1984-08-17 | 1986-02-19 | Hitachi, Ltd. | Module board and module using the same and method of treating them |
| JPS63102399A (en) * | 1986-10-20 | 1988-05-07 | 富士通株式会社 | Multilayer printed interconnection board |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6224948B2 (en) | 1987-05-30 |
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