JPS5868157A - デイジタル演算装置およびその作動方法 - Google Patents
デイジタル演算装置およびその作動方法Info
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- JPS5868157A JPS5868157A JP57170785A JP17078582A JPS5868157A JP S5868157 A JPS5868157 A JP S5868157A JP 57170785 A JP57170785 A JP 57170785A JP 17078582 A JP17078582 A JP 17078582A JP S5868157 A JPS5868157 A JP S5868157A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、1′S定のび算装置語幅)krIし、演ζ1
装置語幅が部分1寅%装置語(唱(二分割さJしており
、また異なる部分、1′f算装置1°″゛l゛語幅に・
司[、てl、、4t、−ろ部分演算装置が存在するディ
ジグル前神に置に門丁イ)。
装置語幅が部分1寅%装置語(唱(二分割さJしており
、また異なる部分、1′f算装置1°″゛l゛語幅に・
司[、てl、、4t、−ろ部分演算装置が存在するディ
ジグル前神に置に門丁イ)。
ディジモル演見装置内でjJ 04:iにj;11山へ
1(t?命令を実行する際、キャリな心変と1「ン)。
1(t?命令を実行する際、キャリな心変と1「ン)。
11!〕掌、;71JN演算桁&”i第(N 1 )
iij算桁V)結果rr ?、’r fq、そθ)結
果に基づいて演算を実t?シフ″Cけ711はf「らな
い(リプル・キャリ)。
iij算桁V)結果rr ?、’r fq、そθ)結
果に基づいて演算を実t?シフ″Cけ711はf「らな
い(リプル・キャリ)。
たとえば” iJi croproccssors/
Microcomp−(3) 化を可能にし、それにエリ演ハ1−”Ae II“゛1
′内υ) i:i(弾中眉′1ii1+1uLIljQ
−[101i1t〜−一−/uters ” 、[)
。D、Givone j也:tL McCraw
−Hlll 5eries in Elect
rical ’[(ngineering。
Microcomp−(3) 化を可能にし、それにエリ演ハ1−”Ae II“゛1
′内υ) i:i(弾中眉′1ii1+1uLIljQ
−[101i1t〜−一−/uters ” 、[)
。D、Givone j也:tL McCraw
−Hlll 5eries in Elect
rical ’[(ngineering。
1980卯、第166へ172真に4己ii戊されてい
るように、キャリ速度を高めろためいわゆるキャリ・ル
ック・アヘッド・モジュールがJt1い「)れるディジ
モル演卿装置は公知である。こυ)ようなキャリ・ルッ
ク・アーツド・モジュールを用い4tば、ディジタルm
I埠装置の個々υ)2進桁の間の伝搬のf言が得られる
。び算時間に関して最も望ましいJ8 合、キャリ・ル
ック・ア・\ラド・モεンユールの使゛1]時にディジ
モル演埠装置内ですl′卿の実行1力ため、そθ)つど
何効なA−ヤリが行なわれるまでに3つの相い続くゲー
ト演算時間が必要とされる。公知の技術により演算時間
に関して最適化されたこの工うなディジタル演算装置す
ま、必要なゲートの節回およびゲートへの人力の数の点
で・製造に非常に費用カーかさむ。
るように、キャリ速度を高めろためいわゆるキャリ・ル
ック・アヘッド・モジュールがJt1い「)れるディジ
モル演卿装置は公知である。こυ)ようなキャリ・ルッ
ク・アーツド・モジュールを用い4tば、ディジタルm
I埠装置の個々υ)2進桁の間の伝搬のf言が得られる
。び算時間に関して最も望ましいJ8 合、キャリ・ル
ック・ア・\ラド・モεンユールの使゛1]時にディジ
モル演埠装置内ですl′卿の実行1力ため、そθ)つど
何効なA−ヤリが行なわれるまでに3つの相い続くゲー
ト演算時間が必要とされる。公知の技術により演算時間
に関して最適化されたこの工うなディジタル演算装置す
ま、必要なゲートの節回およびゲートへの人力の数の点
で・製造に非常に費用カーかさむ。
本発明θ)目明は、冒頭に記数L7た種類U)ディジタ
ル演算装置であって、キャリ形成の顕著な高速(4) 下る。
ル演算装置であって、キャリ形成の顕著な高速(4) 下る。
のスルーブツトを、1:jめイ′、する・t)(ハを1
11+供下ることである。
11+供下ることである。
この目慝]は、本分1男にJこれば、胃(/I″IC二
、1己・1曳1.F種類のディジタル演算装置において
、各部分子ji所装置語幅に対してII″確に2−’T
) (13算術論理装置が存在し、それぞれ一方の4I
l術論即装置には一1= A’ リへ力゛0′′が、ま
たそれぞ11. (11人力の基1イ・I+i論理;・
L置にはキャリ人力” 1 ”がJjえら1t、また1
1シいキャリ人力に対応する結果のIfJ+<のKめの
′Jりなくとも1つのマルチプレタナが(j−(+−r
るこ+’二Y ’を八?:”tと−「るディジタル演算
装置にエリ達成さ、11.ン)。
、1己・1曳1.F種類のディジタル演算装置において
、各部分子ji所装置語幅に対してII″確に2−’T
) (13算術論理装置が存在し、それぞれ一方の4I
l術論即装置には一1= A’ リへ力゛0′′が、ま
たそれぞ11. (11人力の基1イ・I+i論理;・
L置にはキャリ人力” 1 ”がJjえら1t、また1
1シいキャリ人力に対応する結果のIfJ+<のKめの
′Jりなくとも1つのマルチプレタナが(j−(+−r
るこ+’二Y ’を八?:”tと−「るディジタル演算
装置にエリ達成さ、11.ン)。
本発明の実施4Q様j6J’、び利点ハ′1、し’l
1.l’l’ 、’J(0)範囲第2項ないし第4 ”
l’l、以下の説明および1図面に本され又いる。
1.l’l’ 、’J(0)範囲第2項ないし第4 ”
l’l、以下の説明および1図面に本され又いる。
本発明によるディジタル浄1弾装置tit公知のディジ
タル演算装置にくらべて演q動作のスルーブツトを高め
かつ製造台用を減する。
タル演算装置にくらべて演q動作のスルーブツトを高め
かつ製造台用を減する。
第1図は本発明によるディジタル演算装置のブロック回
1.洛図を示T。このディジタル演算装置の演算装置語
幅は4ビツトである、こ0)演算装置語幅は各2ビツト
の部分語に分割されている。これらの部分語は、それぞ
Jt2つの算術論理装置ALU。
1.洛図を示T。このディジタル演算装置の演算装置語
幅は4ビツトである、こ0)演算装置語幅は各2ビツト
の部分語に分割されている。これらの部分語は、それぞ
Jt2つの算術論理装置ALU。
、 A L Uo’またはALU、 、 ALTJ、’
を右下る部分演算装置15.25により叫理される。算
術論理装置A L Uo 、 A L U+はそのキャ
リ人力が1′に等しいものとして演算動作を開始1−1
他が算術論理装置A LUo’ 、 A L IJ+’
はそのキャリ入力が0゛に等しいもり)として演算動
作を開始下る。算術論理装置A L Un 、 A L
UO’ I″−’tま同一〇)オペランドAo 。
を右下る部分演算装置15.25により叫理される。算
術論理装置A L Uo 、 A L U+はそのキャ
リ人力が1′に等しいものとして演算動作を開始1−1
他が算術論理装置A LUo’ 、 A L IJ+’
はそのキャリ入力が0゛に等しいもり)として演算動
作を開始下る。算術論理装置A L Un 、 A L
UO’ I″−’tま同一〇)オペランドAo 。
BO、AI IB+ が力えられ、また算術論理装置
ALU、 、 ALU、’ には同様に同一のオペラ
ンドA2、B2 、A3 、B3が与えられる。丁べ
ての算術論理装置ALUo 、ALUo’ 、ALU+
、 ALU+’はそれらの演算動作を同時に(並列ζ
図実行し、その際Y !J Z”: J中11“古1(
θす及)させる。ぞの褐゛、それぞれの算術論理装置の
出IJ !”:hi (−(・1.2ビットのニー1へ
分語幅を有する結果およびそれぞ7′1.にf・、11
41fH丁イr ’l”、”)出jJが]Ll;わfL
る。算術論理′(で置A L TToには結宋出旬5T
IIS、およびギA′り出)」1Gがl、r!、 L、
、j1’>” #論理装置A L U+、lにti結果
出)J8o’ 、 s1’:At2.ぴキ\tり出力1
’7が・萬し7、′I、’)、’ 7.1zi論1.
111 :l、ν置へ[、ITlにけ結束出力S;4+
S3お。Vびヤヤリ出力2(1がlltイ1(7,4二
に算術論理装置AT−,,T、J、 ’ −二は結果
用]J h 2’ l b 3′およびギャリ出jJ2
’7が属する。マルチプレクサリ゛13を弁して部分波
t?装置i/、J、 15では並夕!巨−1(・ド1論
(111装置へLUn 、 A L Uo’からキャリ
入)J :I (+ ニー数丁る結果が選択される。第
1図に・Rさ、!tてぃろf・(ジタル演埠装置が4ビ
ットを・1店えるl?l’i艮促(−r ’Tろディジ
モ演算鼻装置1”W?、 0) F?H’t)であれば
、ギャリ人月30は先行の部分波t?装置I゛“1°か
「〕θ)ヤへ′り出Jノにえ11心する0キヤリ入力3
nはマルチプレクサ1:I01選択人力SEL+二りえ
らitろ。キャリ入JJ 3 []に一致しない算術論
理装置AI、U、、 、 AF−i(J、、’ a)
結果は棄却されろ一ギャリ人力3Gに一致する市しい部
分演算装置())結果が部分演算装置1,5の出力Z。
ALU、 、 ALU、’ には同様に同一のオペラ
ンドA2、B2 、A3 、B3が与えられる。丁べ
ての算術論理装置ALUo 、ALUo’ 、ALU+
、 ALU+’はそれらの演算動作を同時に(並列ζ
図実行し、その際Y !J Z”: J中11“古1(
θす及)させる。ぞの褐゛、それぞれの算術論理装置の
出IJ !”:hi (−(・1.2ビットのニー1へ
分語幅を有する結果およびそれぞ7′1.にf・、11
41fH丁イr ’l”、”)出jJが]Ll;わfL
る。算術論理′(で置A L TToには結宋出旬5T
IIS、およびギA′り出)」1Gがl、r!、 L、
、j1’>” #論理装置A L U+、lにti結果
出)J8o’ 、 s1’:At2.ぴキ\tり出力1
’7が・萬し7、′I、’)、’ 7.1zi論1.
111 :l、ν置へ[、ITlにけ結束出力S;4+
S3お。Vびヤヤリ出力2(1がlltイ1(7,4二
に算術論理装置AT−,,T、J、 ’ −二は結果
用]J h 2’ l b 3′およびギャリ出jJ2
’7が属する。マルチプレクサリ゛13を弁して部分波
t?装置i/、J、 15では並夕!巨−1(・ド1論
(111装置へLUn 、 A L Uo’からキャリ
入)J :I (+ ニー数丁る結果が選択される。第
1図に・Rさ、!tてぃろf・(ジタル演埠装置が4ビ
ットを・1店えるl?l’i艮促(−r ’Tろディジ
モ演算鼻装置1”W?、 0) F?H’t)であれば
、ギャリ人月30は先行の部分波t?装置I゛“1°か
「〕θ)ヤへ′り出Jノにえ11心する0キヤリ入力3
nはマルチプレクサ1:I01選択人力SEL+二りえ
らitろ。キャリ入JJ 3 []に一致しない算術論
理装置AI、U、、 、 AF−i(J、、’ a)
結果は棄却されろ一ギャリ人力3Gに一致する市しい部
分演算装置())結果が部分演算装置1,5の出力Z。
、Z、に示されている。
マク1分演装望置15θ)W術論理装置ALUo −A
LTJO’で述べだことは部分演算装置25の算術論理
装置ALU、、ALU、’にもあてはまる。算術論理装
置ALU+ 、ALU+’にはそれぞれ同一0)」−ベ
ランドA2− B2 、A3 、R3が与えられる
。算術論理装置AT、U、の顔見動作の結果は出力S2
、S3に、tされている。算術論理装置A L U、
のキャリ出力は26である。算術論理装置ALU、’υ
)結果は出力82′。
LTJO’で述べだことは部分演算装置25の算術論理
装置ALU、、ALU、’にもあてはまる。算術論理装
置ALU+ 、ALU+’にはそれぞれ同一0)」−ベ
ランドA2− B2 、A3 、R3が与えられる
。算術論理装置AT、U、の顔見動作の結果は出力S2
、S3に、tされている。算術論理装置A L U、
のキャリ出力は26である。算術論理装置ALU、’υ
)結果は出力82′。
83′に示されている。*−術倫理装置ALU、’ υ
)キャリ出力は2 ’7である。マルチプレクサ23を
介して算術論理装置ALU、、ALUI’ の結果か
ら、部分演算装置15のキャリ出力31、従ってまた部
分演算装置2,5のキャリ入力31に一致下るものが」
ズ択されろ。部分演算装置25り)結果は部分演算装置
出力、乙。、z3およびキャリ出力32に示されている
。
)キャリ出力は2 ’7である。マルチプレクサ23を
介して算術論理装置ALU、、ALUI’ の結果か
ら、部分演算装置15のキャリ出力31、従ってまた部
分演算装置2,5のキャリ入力31に一致下るものが」
ズ択されろ。部分演算装置25り)結果は部分演算装置
出力、乙。、z3およびキャリ出力32に示されている
。
最適な部分演算装置語1迄は1つのj;;1術論理装置
および1つのマルチプレI (+−(1)涌’+IHN
時間0)関数として得られる。
および1つのマルチプレI (+−(1)涌’+IHN
時間0)関数として得られる。
第2図は本発明の1イジタル41f算皆置ににるσTW
動作の一例暑示T、この例では2−’−+&)2進数A
。
動作の一例暑示T、この例では2−’−+&)2進数A
。
A2 At Al1−1010 ホよびB、R213,
n、、= 0111の加算が行なわれる。ギ・\!り人
力30は0″である。マルチプレクリ−13を介して部
分演算装置の結果S 1’ S o’ ””” Zl
Z6−(] lが選11りされる。マルチプレクサ23
に対゛fるー・ヤリ入力3 ]はギキャリ力1 ’7
= ” 1”に等しい。?J’/E ”) ’C、マル
チプレクサ23を介して部分演算装置の4’! ’It
83 S、−Z3 Z2−n Oが選択される。2
i(を数で/(わされた敢A、 A2A、 Ao−I
C11(lおよび+131(□+(、H,、=(111
1の和として数32×3 Z2 Zl Zll−Inn
(11が得られる。
n、、= 0111の加算が行なわれる。ギ・\!り人
力30は0″である。マルチプレクリ−13を介して部
分演算装置の結果S 1’ S o’ ””” Zl
Z6−(] lが選11りされる。マルチプレクサ23
に対゛fるー・ヤリ入力3 ]はギキャリ力1 ’7
= ” 1”に等しい。?J’/E ”) ’C、マル
チプレクサ23を介して部分演算装置の4’! ’It
83 S、−Z3 Z2−n Oが選択される。2
i(を数で/(わされた敢A、 A2A、 Ao−I
C11(lおよび+131(□+(、H,、=(111
1の和として数32×3 Z2 Zl Zll−Inn
(11が得られる。
第3図は論phi Q7作0) 際0) WC4’J
制f:llI I:/ ) l Ifl’l L二、l
”2明の演讐装置を利1−117ろ例うで示=ro゛
、Φ化X)11南論は2ビツトθ)語長を有Tる1つの
部分演算装置を示T。この部分演算装置は2つの並列弾
−術論理装置41.42を右下る。算術論理装置41は
その算術論理演算をキャリ入力゛1“°で実行し、算術
論理装置42はその算術論理演算をキャリ人力゛0″で
実行下る。両算術論理装置4]、42i’Zは同一のオ
ペランドA。、BO、A、、B、が与えられる。両算術
論理装置41.42の参照符号3に付されている出力は
第1図および第2図で説明したディジタル演算装置の揚
台と同様にその後の処理′ケさ2t7)。追加的に各演
算装置または部分演算装置の両算術論理装置4 ]、4
2の並列結果が比較器14.24および判定器5により
その市しさに関して試験される。並り11出力S。+
sO’は比較器14に対−Tる両比較器入力を形成し、
また並列、1IjJ]S+ −8+’は比較器24に
対する両比較器人力を形成−[る。比較器出力V、、V
、は同定器5に対する判定:柊入力を形成Tろ。動作人
力OPるかを指小する。I′ll 5i酪(出)月2(
二、、’1:jりの1′j・白が111示さtL Z>
。
制f:llI I:/ ) l Ifl’l L二、l
”2明の演讐装置を利1−117ろ例うで示=ro゛
、Φ化X)11南論は2ビツトθ)語長を有Tる1つの
部分演算装置を示T。この部分演算装置は2つの並列弾
−術論理装置41.42を右下る。算術論理装置41は
その算術論理演算をキャリ入力゛1“°で実行し、算術
論理装置42はその算術論理演算をキャリ人力゛0″で
実行下る。両算術論理装置4]、42i’Zは同一のオ
ペランドA。、BO、A、、B、が与えられる。両算術
論理装置41.42の参照符号3に付されている出力は
第1図および第2図で説明したディジタル演算装置の揚
台と同様にその後の処理′ケさ2t7)。追加的に各演
算装置または部分演算装置の両算術論理装置4 ]、4
2の並列結果が比較器14.24および判定器5により
その市しさに関して試験される。並り11出力S。+
sO’は比較器14に対−Tる両比較器入力を形成し、
また並列、1IjJ]S+ −8+’は比較器24に
対する両比較器人力を形成−[る。比較器出力V、、V
、は同定器5に対する判定:柊入力を形成Tろ。動作人
力OPるかを指小する。I′ll 5i酪(出)月2(
二、、’1:jりの1′j・白が111示さtL Z>
。
本発明はもちろん2ビットの部分IRi 、IQ主cl
:t4ビットの部・介語[Qに制限されてい11−い。
:t4ビットの部・介語[Qに制限されてい11−い。
土に本発明はただ2ぐ)の部分演算装置U)配置に4−
)制、・JJ r’ J]−ていない。
)制、・JJ r’ J]−ていない。
4・、 図面の簡iト1.な説明
)’、’B ]図jま・ド老明に。「るディジクル、’
r、’、F5−P1装置0)ゾロツタ川路図−第′〕図
は本発明のデ・fジlルイ’ji算装置による演算動作
の一例ケ21ン・r l゛+’l、;−p :1図は誤
り制御の目的に本発明0)ディジタルrLif j’、
’、lシLil″′1′ケ利用−する例ケ示す図である
。
r、’、F5−P1装置0)ゾロツタ川路図−第′〕図
は本発明のデ・fジlルイ’ji算装置による演算動作
の一例ケ21ン・r l゛+’l、;−p :1図は誤
り制御の目的に本発明0)ディジタルrLif j’、
’、lシLil″′1′ケ利用−する例ケ示す図である
。
ALU、・ 算術論理装置、 Z ・・、Y、l、4
+1− り・・IJ 定S、 13.:2:5・・
・マルナブレタリー、 14゜24・・・比軸:苓、
]5,2り・・・ 部′lj rlit 1□二1
装置。
+1− り・・IJ 定S、 13.:2:5・・
・マルナブレタリー、 14゜24・・・比軸:苓、
]5,2り・・・ 部′lj rlit 1□二1
装置。
30.31・・・キャリ人ノJ、 41 、qz・
・ 二Φ化算術論理装置。
・ 二Φ化算術論理装置。
Claims (1)
- 【特許請求の範囲】 1)特定の演算装置語幅を有し、演算装置語・曜が部分
演算装置語幅に分割されており、また異なる部分演算装
置語幅に対して異なる部分演算装置が存在Tるディジタ
ル演算装置において、各部分演算装置語幅に対して正確
に2つの算術論理装R(−A L UQ 、 −A L
UQ ’ 、 A L Ul、ALU、’ Jが存
正し、それぞれ一方の算術論理装置(ALUO’ r
ATJUI’ I ニハキヤ’) 入力+I OI+
が、またそれぞれ他方の算術論理装置(ALUo 、
ALUI )にはキャリ入力n 、 I+が与えられ、
また正しいキャリ入力(30;31)に対応する結果(
ZO、Zl + 22 、Z3)の選捩ノ〕πめの少
なくとも1つのマルチプレクサ(13;23)が存在下
ることを特徴と2) 誤り制御の目的で二市化棒術論理
装置(11,421の冗長・1ヅ丁?利用゛fる、に)
5比・茂器(,14,241および判定器(5)が設け
らJ”していることを特徴とする特許請求の範囲第1項
記載のディジタル演算装置。 3)最南な部分演算装置語長が用いられていることt′
旨徴どする特許請求の範囲第1項または第2項記載のデ
ィジタルへ出装置、 4)特定0)@倖装置語1福をHし、演算挿置語幅が部
分演算装置語幅に分割されており、また異なる部分演算
装置語幅に対して+’5なる部分演算装置が存在するガ
イシモル演見装:δであって、各部分演算装置語幅に対
して市確に2つの廊術論理装S (−ALUO、ALU
O’ 、 ALUI、ALUI勺が(j−、(F−し、
それぞれ一方の算1.1j論理装置C、ALUO’ 、
AT、Ul’ )にはギャリへカバ0″が、またぞλ
tぞれ他方Q)算術論理装置(ALUo、AL[J、)
にはキャリ入力゛−11−がhに対しく一ζするれ11
4]↓(Zo −Z+ + Z2 、Z3 )の
選))ぐのたy)の′jノf「くとも1−’−)(1)
フルーf−プレクー1−(13;2:(lが白′白−・
「る、Lうにl(” ) 17デ(+/ タルiIi
見装置in r; Lハチ、71(分子ji f;′l
I装置t15,25)(J、)すべての1,11術扁j
里賢置(AT、IJo、八LUo’ 、AL[T+
、AI、N、’IがそJtらの演算を並夕11に実fJ
することろ・′111徴と−・1−ろディジタル演算装
置の作・fi1117沃。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19813138991 DE3138991A1 (de) | 1981-09-30 | 1981-09-30 | Digitales rechenwerk und verfahren zu seinem betrieb |
DE31389910 | 1981-09-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5868157A true JPS5868157A (ja) | 1983-04-22 |
Family
ID=6143110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57170785A Pending JPS5868157A (ja) | 1981-09-30 | 1982-09-29 | デイジタル演算装置およびその作動方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0075740A3 (ja) |
JP (1) | JPS5868157A (ja) |
DE (1) | DE3138991A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4763295A (en) * | 1983-12-27 | 1988-08-09 | Nec Corporation | Carry circuit suitable for a high-speed arithmetic operation |
US4811272A (en) * | 1987-05-15 | 1989-03-07 | Digital Equipment Corporation | Apparatus and method for an extended arithmetic logic unit for expediting selected floating point operations |
US5018093A (en) * | 1990-01-02 | 1991-05-21 | Ibm Corporation | High performance self-checking adder having small circuit area |
US5278783A (en) * | 1992-10-30 | 1994-01-11 | Digital Equipment Corporation | Fast area-efficient multi-bit binary adder with low fan-out signals |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3100835A (en) * | 1960-01-06 | 1963-08-13 | Ibm | Selecting adder |
US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
US3863061A (en) * | 1973-08-16 | 1975-01-28 | Us Navy | Alu with end-around carry derived from auxiliary unit |
-
1981
- 1981-09-30 DE DE19813138991 patent/DE3138991A1/de not_active Withdrawn
-
1982
- 1982-08-31 EP EP82108008A patent/EP0075740A3/de not_active Withdrawn
- 1982-09-29 JP JP57170785A patent/JPS5868157A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
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