JPS586342B2 - シヨガデンソウホウシキ - Google Patents

Description

【発明の詳細な説明】 この発明は、ファクシミリ等の書画伝送方式において、
画信号の効率のよい伝送方式を提供することを目的とす
るものである。

従来、このような方式の一つとして、ランレングス符号
化方式が最もよく知られている。

これは画信号を白信号区間の長さ、黒信号区間の長さに
対応した符号に変換して伝送するもので、効率のよい符
号を用いれば３〜１０の高い圧縮率を達成できる。

ところがこのような方式では符号化の演算のため装置が
複雑になるという欠点がある。

他のよく知られている圧縮方式として、情報密度変換方
式がある。

これは画信号の１走査線区間をＮ個に分割し、各分割区
間の質を表わす情報を前もって伝送した後、各区間の必
要な画信号を伝送する。

たとえば、全区間白の場合を“０”、黒画素を含む場合
を“１”として、“０”，“１”のＮ個の信号を伝送し
た後、黒画素を含む区間の画信号を順次伝送する。

このような方式では白画素の多い場合には、分割区間を
少なくした方が、また黒画素の割合いの多い、すなわち
情報密度の多い場合には、分割区間を多くした方が高い
圧縮率を得ることができる。

たとえば、１走査線全白の場合には、全体を１区間とす
る方が有利であり、またＮ画素毎に黒画素を含むような
１走査線区間では、全体をＮ区間に分割するのに対して
２Ｎ区間に分割する方が伝送ビット数が少なくできる場
合が多い。

すなわちこのような方式では、■走査線区間の情報量に
応じて、それに適した分割がなされるのが最も効率的で
ある。

ところが通常の書画では、各１走査線区間の情報量は非
常に大きな差があり、すべての走査線区間を等しくＮ分
割するような上記の方式は、最も有効に冗長度を削減し
ているとは云えない。

これを改善する方法としては、前もってプリスキャンを
行い、分割数を決定してから本走査を行い、受信側には
分割数も合せて伝送するような方式も考えられるが、装
置が複雑となる欠点は避けられない。

この発明は、上記の点にかんがみてなされたもので、比
較的簡単な装置で書画に適した分割を行うのと同等な効
果を得て、高い圧縮率を得ることを目的とするものであ
る。

以下この発明を図面にしたがって説明する。

第１図はこの発明の一実施例を説明するための波形図で
、第１図のａはサンプリングパルス、ｂはサンプリング
パルスａによって時間正規化して得られた画信号，Ｃは
画信号ｂを４画素毎に分割し、全白画素区間を−１レベ
ル１画素分に変換した３値信号、ｄは３値信号Ｃをさら
に４画素毎に分割し、全“−１”レベル区間を“−２”
レベルｌ画素分に変換した４値信号である。

上記のような４値信号ｄを伝送することにより伝送時間
を短縮することができる。

第２図はこの発明の一実施例を示すためのブロック図、
第３図はその動作を説明するためのタイミングチャート
である。

そして第２図中のａ〜ｌで示す個所の波形は、第３図中
のａ〜ｌの波形図と対応する。

次に第２図の構成を動作とともに説明する。

光電変換器１０で書画を走査して得られた画信号は、１
走査線分の記憶容量を持つ１Ｈメモリ１１，あるいは１
２のいずれかに、クロック源１３で発生されるクロック
速度で記憶される。

クロック源１３で発生されるクロック信号は書込みクロ
ツク制御器１４で制御されるゲート１５を経て、スイッ
チ１６の第１の入力端子とＩＨカウンタ１７とに伝達さ
れる。

スイッチ１６には２個の出力端子があり、それぞれ１Ｈ
メモリ１１と１２とに接続されており、２個の出力端子
のいずれかと上記第１の入力端子が内部で接続されてい
る。

ＩＨカウンタ１７は上記入カクロツク信号のパルス数を
カウントし、１走査線の画素数に等しいクロツク信号パ
ルスが入力すると、書込みクロック制御器１４に信号を
与え、書込みクロツク制御器１４はゲート１５を閉じる
。

このようにＩＨメモリ１１あるいは１２には、１走査線
分の画素数に等しいクロツク信号パルスが伝達され、■
走査線分の画素数に等しい数の画素が記憶される。

他の１Ｈメモリ１２あるいは１１には、上述したのと同
様の方法で、前１走査線分の画信号がすでに記憶されて
おり、クロツク源１３からゲート１８を経て、スイッチ
１６の第２の入力端子に接続されているクロック信号で
画信号が読出され、スイッチ１９の２個の入力端子のい
ずれかに入力する。

スイッチ１６の第２の入力端子は、２個の出力端子のう
ち第１の入力端子が接続されない方の出力端子に接続さ
れている。

一方、ゲート１８からのクロツク信号は、ＩＨカウンタ
２０にも入力されており、１走査線分の画素数に等しい
クロツク信号パルスをカウントすると、すなわち１Ｈメ
モリ１２あるいは１１から１走査線分の画素が読出され
ると、スイッチ１６１９に信号を与えて、スイッチ１６
の２個の入力端子と２個の出力端子の間の接続を切換え
、スイッチ１９の２個の入力端子への接続を切換え、さ
らに副走査機構２１に信号を与え次の走査線に移るとと
もに、書込みクロツク制御器１４に信号を与え、書込み
クロック制御器１４はゲート１５を開いて、クロツク源
１３からのクロツク信号パルスをスイッチ１６の第１の
入力端子に印加する。

上記１Ｈメモリ１２あるいは１１からの１走査線分の画
素の読出終了前に、１Ｈメモリ１１あるいは１２への次
の１走査線分の画素の記憶が完了するようにする。

スイッチ１９の２個の入力端子にはＩＨメモリ１１およ
び１２の出力端子が接続されており、その内部の接続は
上記読出中のＩＨメモリの出力端子が接続されている入
力端子と出力が接続されるりようにする。

以上述べたように、２個の１Ｈメモリ１１および１２を
交互に書込み，読出しに切換えて用いることによりスイ
ッチ１９の出力端子からは効率よく画信号を取り出すこ
とが可能となる。

すなわち読出しを間欠的に数画素ずつ行いたい場合等に
は、待ち時間なく画素を取り出すことが可能である。

スイッチ１９の出力端子は４ビットメモリ２２に接続さ
れ、ＩＨメモリ１１あるいは１２から読出された画素は
、クロツク源１３からのクロック速度で４ビットメモリ
２２に記憶される。

クロツク源１３からのクロツク信号はゲート２３を経て
スイッチ２４の第１の入力端子に接続され、スイッチ２
４を経て４ビットメモリ２２に伝えられる。

同時に上記クロツク信号は４ビットカウンタ２５に入力
され、４個のクロック信号パルスをカウントすると、切
換え指示器２６に信号を与えるとともに、ゲート１８に
も信号を与え、ゲート１Ｂを閉じる。

４ビットメモリ２２に記憶された４画素の内に黒画素が
含まれるか、含まれないかＸ′黒画素検出回路２７で検
出され、切換え指示器２６に信号を与え、切換え指示器
２６は上記４画素に黒画素を含む場合は、４ビットカウ
ンタ２５の出力によって、スイッチ２４の接続を第２の
入力端子へと切換え、また黒画素を含まない場合は、４
ビットカウンタ２５の出力があってもスイッチ２４の接
続を切換えない。

また黒画素検出回路２７からの信号は極性指示器２８に
も伝えられ、極性指示器２８の出力レベルを上記４画素
に黒画素を含まぬ場合は黒レベル（１レベル），黒画素
を含む場合は白レベル（０レベル）を、上記４画素の４
ビットメモリ２２からの読出しが終了するまでの間保持
する。

スイッチ２４の第２の入力端子にはクロツク源２９で発
生されるクロック信号が、ゲート３０を経て接続されて
いる。

クロツク源２９で発生されるクロック信号は、クロツク
源１３で発生されるクロツク信号の１／８の周波数であ
るように設定する。

上記の構成によって１Ｈメモリ１１あるいは１２から、
４画素毎をクロツク源１３からのクロック信号速度で、
４ビットメモリ２２に読出シ、全画素白の場合にはその
ままの速度で、また黒画素を含む場合には１／８の速度
に切換えて、４ビットメモリ２２から読出される。

いずれの速度でも４ビットメモリ２２から４画素の読出
しが終了すると、次の４画素が１Ｈメモリ１１あるいは
１２から読出される。

すなわち、４ビットメモリ２２から４画素の読出しが終
了すると、４ビットカウンタ２５は再び信号を切換え指
示器２６，ゲート１８に信号を与えてゲート１８を開き
、切換え指示器２６はスイッチ２４に信号を与えてその
接続を第１の入力端子に切換え、次の４画素の４ビット
メモリ２２への書込を開始する。

４ビットメモリ２２の出力は、４ビットメモリ３１の入
力端子に接続されており、極性指示器２８′の出力は４
ビットメモリ３２に接続されている。

２個の４ビットメモリ３１，３２はそれぞれ４ビットメ
モリ２２，極性指示器２８からの信号をクロツク源２９
で発生されるクロック速度で記憶．する。

クロック源２９からのクロック信号はスイッチ３３の第
１の入力端子に印加され、スイッチ３３を経て、２個の
４ビットメモリ３１および３２に接続されている。

４ビットメモリ３１および３２の書込み用のク・ロック
速度は、４ビットメモリ２２に記憶された４画素が全白
である場合には、４ビットメモリ２２の読出しクロツク
速度の１／８であり、したがって４ビットメモリ２２へ
の書込み時間も考慮すると、４画素読出しの期間に、４
ビットメモリ３１には、白１画素、４ビットメモリ３２
には黒１画素が記憶される。

また４ビットメモリ２２に記憶された４画素が黒を含む
場合には４ビットメモリ２２の読出し速度と、４ビット
メモリ３１．３２の書込速度は等しく、したがって４ビ
ットメモリ３１には４ビットメモリ２２の内容がそのま
ゝ記憶され、４ビットメモリ３２には４ビットメモリ３
１に記憶された画素と同数の白画素が記憶される。

４ビットメモリ３１．３２へ印加されるクロツク信号は
、また４ビットカウンタ３４に入力されており、上記ク
ロツク信号のパルス数が４個になると、４ビットカウン
タ３４は切換え指示器３５１に信号を与えるとともに、
ゲート３０および２３に信号を与えて、上記２個のゲー
トを閉じ、４ビットメモリ２２へのクロツク信号の送出
を停止する。

クロック源２９のクロツク信号周波数をクロツク源１３
のクロツク信号周波数の１／８にすることにより、４ビ
ットメモリ３１．３２の読出しを４画素連続に、すなわ
ち空時間無く行った場合でも４ビットメモリ２２への画
信号の書込みを円滑に行うことが可能となる。

４ビットメモリ３２へ４個の画素の記憶が終了すると、
全黒検出回路３６でそのメモリ内の４画素が全黒画素で
あるか、あるいは白画素を含むかを検出し、白画素を含
む場合には切換え指示器３５に信号を与え、切換え指示
器３５は前記したように４ビットカウンタ３４からの信
号を受けてスイッチ３３に信号を与え、その接続を第２
の入力端子につながるように切換える。

スイッチ３３の第２の入力端子にはクロツク源３７から
のクロック信号が印加されている。

クロツク源３７で発生するクロック信号は、クロツク源
２９で発生するクロツク信号の１／８の周波数を持ち、
したがって上記４画素に白画素を含む場合には、スイッ
チ３３を切換えて４ビットメモリ３１，３２のそれぞれ
の記憶内容は、書込み時の１／８のクロツク速度で読出
される。

また、上記４画素が全黒であることを全黒検出回路３６
が検出した場合には、切換え指示器３５は４ビットカウ
ンタ３４からの信号を受けても、スイッチ３３の接続を
切換えない。

したがって４ビットメモリ３１，３２のそれぞれの記憶
内容は、書込み時と同じクロツク速度で読出される。

全黒検出回路３６は、またレベルシフト路３８に信号を
与え、４ビットメモリ３２からレベルシフト回路３８に
入力される信号のレベルを、上記４画素が全黒であるの
を検出した場合には２倍のレベルを、また白画素を含む
場合には入力信号と等しいレベルを、上記４画素が４ビ
ットメモリ３２から読出される間保持する。

すなわち、４ビットメモリ３２内の４画素が全黒である
場合には、その画素が４ビットメモリ３２から読出され
る期間，レベルシフト回路３８の出力は通常の“１”レ
ベルの２倍となる。

４ビットメモリ３１，３２から４個の画素が読出される
と、４ビットカウンタ３４は再び切換え指示器３５，ゲ
ート２３，３０に信号を与えて、ゲート２３．３０を開
く。

切換え指示器３５はスイッチ３３に信号を与えてその接
続を第１の入力端子に切換え、４ビットメモリ３１，３
２の書込みを開始する。

上記のような構成にすることで、４ビットメモリ３１，
３２には４画素を１組とし、各組は間欠的であるように
４画素毎がクロツク源２９の速度で記憶される。

４ビットメモリ３２に記憶される黒１画素はもとの画信
号の白４画素に対応しており、また４ビットメモリ３１
内の、４ビットメモリ３２内における黒画素の位置と等
しい位置にある白画素を除いた画素は、もとの画信号の
１画素に対応するような信号が記憶され、４ビットメモ
リ３２の内容が全黒である場合には、４ビットメモリ３
２の出力はレベルをシフトして、また４ビットメモリ３
１の出力は同じレベルのまＮ書込み時と同じクロツク速
度で読出され、白画素を含む場合には、４ビットメモリ
３１，３２の出力はともにレベルシフトは行わず、書込
み時の１／８のクロック速度で読出される。

レベルシフト回路３８，４ビットメモリ３１の出力には
それぞれサンプリング回路３９および４０が接続されて
おり、クロツク源４１で発生されるクロツク信号パルス
によって、それぞれの出力信号をサンプリングし、その
時刻での出力信号のレベルを次のクロツク信号パルスま
での間保持する。

クロツク源４１はクロツク源３７と同一周波数で位相が
９０°異なる信号である。

したがって、４ビットメモリ３１，３２の読出しクロツ
クが、クロック源３７からのものであるときには、サン
プリング回路３９．４０は４ビットメモリ３１，３２の
出力を１画素毎にサンプリングするが、読出しクロック
がクロツク源２９からのものであるとき、すなわち、４
ビットメモリ３２の内容が全黒である場合には、４ビッ
トメモリ３１，３２への書込み時間も考慮に入れると、
４画素の読出しが行われる間に、サンプリング回路３９
．４０は１回のサンプリングを行うため、４画素区間を
１２画素区間に縮めたことになる。

２個のサンプリング回路３９．４０の出力はアナログ減
算回路４２に入力されて、 〔サンプリング回路４０の
出力〕−〔サンプリング回路３９の出力〕の演算を行い
、得られた信号を変調器４３賢で変調して伝送路４４に
送出する。

上記した第２図の構成によって第１図ｄに示した４値の
波形が得られる。

以上は送信側について説明したが、受信側は送信側と丁
度逆の操作を行うように構成する。

第３図は第２図の実施例を説明するためのタイミングチ
ャートで、ａはサンプリング回路３９，４０のサンプリ
ングパルス、ｂは４ビットメモリ３１，３２へ供給され
るクロック信号、Ｃは４ビットカウンタ３４の出力波形
、ｄは全黒検出回路３６の出力信号、ｅはレベルシフト
回路３８でレベルシフトされる区間を表わす信号で、波
形ｅの“１”レベルの区間がレベルシフトする区間を表
わす。

波形Ｃの“１”レベルの区間は、４ビットメモリ３１，
３２の書込み区間を表わし、波形ｄの“１”レベルはそ
の直前に４ビットメモリ３１に書込まれた４画素が全黒
であったことを表わす。

ｆ〜ｌの波形は、上記波形Ｃの書込み区間を拡大した図
である。

波形ｆは波形ｂの細いパルスに対応し、波形ｇは波形Ｃ
に対応している。

波形ｈは４ビットメモリ２２への送出クロツク信号，波
形ｉは４ビットカウンタ２５の出力波形で、波形ｈの４
パルス毎にレベルが変化する。

波形ｊは黒画素検出回路２７の出力波形を表わしており
、その“１”レベルは直前に４ビットメモリ２２に書込
まれた４画素が全白であることを表わしている。

波形ｋは極性指示器２８の出力波形であり、すなわち、
４ビットメモリ３２へ書込まれた信号を表わす。

波形ｌは４ビットメモリ３１へ書込まれる内容を表わし
ており、波形ｋが“１”レベルである区間が０である以
外は画信号の黒白に一致するものである。

上記の実施例では第１回目の分割，第２回目の分割とも
４画素毎としたが、これは伝送書画に適した分割がなさ
れるのが好ましい。

また伝送路雑音が少ない場合には、さらに何回かの分割
を行い多レベルにして伝送することにより、さらに効率
を上げることが可能である。

また上記実施例では分割後の信号を多レベルとしたが、
これは前もって分割区間の質を表わす情報を送れば、２
値信号で伝送することも可能である。

すなわち、第１回目Ｎ個、第２回目Ｍ個の２回の分割を
行う場合、第１回目の分割で分割区間に黒画素を含まな
い場合は“０”レベル１画素で、黒画素を含む場合には
“１”レベル１画素で表わすようなＮ画素の信号に変換
し、さらにＮ画素をＭ分割し、その分割区間に“１”を
含まない場合は“０”レベル１画素で、“１”を含む場
合には“１”レベル１画素で表わすようなＭ個の信号に
変換する。

伝送する信号は、まず２回目のＭ分割によって得ラれた
Ｍ個の“１”あるいは“０”からなる信号を送り、次に
１回目の分割で得られたＮ個の信号のうち、Ｍ分割され
た区間内に“１”を含む区間の信号を順次伝送し、最後
に原画信号のうち、Ｎ分割された区間内に黒画素を含む
区間の信号を順次伝送する。

同様にしてさらに多数回の分割を行うことも可能である
。

さらに上記実施例では、原画信号をそのまゝ分割してい
るが、予測変換等の変換により白画素の割合を増してか
ら分割すれば、一層効率を上げ得ることは容易に理解で
きる。

以上詳細に説明したように、この発明は１走査線をＮ分
割して、全白画素の区間を第３のレベル１画素分で表わ
し、得られた信号をさらにＭ分割して、全第３レベル画
素の区間を第４のレベル１画素分で表わして、伝送画素
数を減少させるので、第１回目の分割を白黒変化の比較
的激しい所でも冗長度を減らし得るように多数の分割を
行い、そのような個所は１回目の分割で冗長度を減らし
、１走査線全白のような情報量の少ない所では、２回目
以後の分割でさらに冗長度を減らすことが可能であり、
結果として書画の情報量に応じた、また同一書画での各
走査線の情報量に応じた分割を行ったのと等価な高い圧
縮率を得ることが可能であり、書画像を狭い帯域の伝送
路を用いて効率よく伝送しようとする場合にきわめて有
意義である特長を有するものである。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するための波形図、
第２図はこの発明の一実施例を示すブロック図、第３図
は第２図に示すブロック図の動作を説明するためのタイ
ミングチャートである。 図中、１０は光電変換器、１１，１２は１Ｈメモリ、１
３，２９，３７．４１はクロック源、１４は書込みクロ
ツク制御器、１５．１８，２３．３０はゲート、１６，
１９，２４，３３はスイッチ、１７．２０は１Ｈカウン
タ、２１は副走査機構、２２，３１．３２は４ビットメ
モリ、２５．３４は４ビットカウンタ、２６，３５は切
換え指示器、２７は黒画検出回路、２８は極性指示器、
３６は全黒検出回路、３８はレベルシフト回路、３９，
４０はサンプリング回路、４２はアナログ減算回路、４
３は変調器、４４は伝送路である。

Claims (1)

【特許請求の範囲】
1. １ 書画像を走査して得られる画信号を白黒２レベルに
   変換し、さらにサンプリングして画素に分解して伝送す
   る書画伝送方式において、１走査線の画素をＮ個の区間
   に分割し、全白区間を白および黒と異なる第３のレベル
   １画素分で表わす信号に変換し、さらに上記のようにし
   て得られた第３のレベルによる信号をＭ個の区間に分割
   し、全第３のレベルの区間をさらに第４のレベル１画素
   分で表わす信号に変換して伝送することを特徴とする書
   画伝送方式。