JPS5852257B2 - 多端末表示制御装置に於ける画素デ−タ書込制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は陰極線管表示装置やキーボード、タブレット、
ハードコピー装置等、複数の入出力端末装置を含んだ表
示側脚システムに於けるリフレッシュメモリへの画素デ
ータ書込みの制御回路に関するものである。

匡発明の背景及び目的ｌ 新聞組版や一般印刷等の分野に於いて、文章の訂正や校
正、さらに各種の編集処理をスピーディに行なうため、
最近は第１図のように電子計算機や陰極線管表示装置（
以下単にＣＲＴという）を含んだ組版処理システムが用
いられるようになってきている。

このようなシステムに於いては各種の記事や文章を一旦
電子計算機（以下単にＣＰＵという）の記憶装置に記憶
させ、ＣＲＴ端末１に表示してモニターしたり、さらに
キーボード入力装置２、タブレット入力装置３等から記
事の訂正。

校正２組版形式の指定あるいは変更等を指定してＣＰＵ
でこれらの指令を処理することによって、各種の編集処
理がスピーディにしかも簡単におこなえる。

しかしながらこのようなシステムを用いる場合入出力端
末は複数台使用するのが一般的であり、又これら端末は
互いに離れた場所に設置されることが多い。

ところが邦文の場合ＣＲＴ端末に表示させるための文字
を発生する文字発生部は扱う文字数が多く、記憶容量が
大きくなって非常に高価となる。

そのため個々のＣＲＴ端末に文字発生部を持たせるとい
うことはコストの点からみて得策ではなく、１つの文字
発生部を含んだ表示制御装置でこれら複数のＣＲＴ端末
を制（財）するようにした方が都合がよい。

又このように１台のＣＰＵで複数のＣＲＴ端末を制御す
る場合、各端末とＣＰＵとのデータ転送は割込みによる
時分割処理となるため、ＣＰＵから各ＣＲＴ端末に対し
て１文字単位の文字転送をしていたのではプログラム処
理上でのムダ時間を生じる。

このようなことを防ぐためには、各ＣＲＴ端末毎に対応
させて数十半分の文字データ（表示文字コード、表示位
置アドレス等）をＣＰＵから受けとって一時記憶できる
文字データバッファメモリを用意し、かつこの文字デー
タバッファメモリと文字発生部と各ＣＲＴに対応したリ
フレッシュメモリとを表示制御□□装置内にまとめて収
容すれば、ＣＰＵから各ＣＲＴ端末に対して表示文字デ
ータをまとめて転送できるからデータ転送の実効速度が
向上し、さらに文字発生部とリフレッシュメモリ間の画
素データの転送速度が上げられると共に転送に要するコ
ストも下げられる。

又、各ＣＲＴ端末のリフレッシュメモリを同一筐体内に
まとめて収容することにより、各リフレッシュメモリの
側脚要素の内共通化出来るものを１つの制御□□手段で
共通化できるためシステムのコスト低減に役立つ。

又、各リフレッシュメモリから対応するＣＲＴ端末への
信号線はビデオ信号、水平、垂直同期信号の３本か、あ
るいはビデオ信号と混合同期信号の２本、又は単に１本
の混合ビデオ信号とすることによって数百メートル離れ
た場所へのＣＲＴ端末の設置も容易となる。

又、このように文字発生部を１つでシステムを構成した
場合、各ＣＲＴ端末は画素データの転送要求を出しても
すぐにデータの転送を受けられるわけではなく、表示側
（財）装置が文字発生部を所定のＣＲＴ端末に割当てる
まで待たねばならないのであるが、さらにリフレッシュ
メモリを本件出願人が先に出願した特開昭５３−９９７
２７号公報に詳細に記したようにランダムアクセスメモ
リとシフトレジスタで構成した場合、たとえ画素データ
の転送を受けてもこれをそのままリフレッシュメモリに
書きこむことはできない。

すなわち特開昭５３−９９７２７号公報に於いて開示し
たリフレッシュメモリは、ＣＲＴ１画面分画面量をもつ
ランダムアクセスメモリと、ＣＲＴの走査線と同期して
シフトされるシフトレジスタとで構成される。

そして表示すべき画素データはランダムアクセスメモリ
からシフトレジスタに読み出されて表示され、又ランダ
ムアクセスメモリに画素データを書き込むにもシフトレ
ジスタを経由しておこなわれる。

そのため画素データをこのリフレッシュメモリに書き込
むにあたっては、リフレッシュメモリのデータ書き込み
のタイミング、すなわちシフトレジスタへの書き込みタ
イミングに合わせてやらねばならない。

そΦため画素データを記憶しておく画素データバッファ
メモリが必要になるが、端末が画素データの転送要求を
出してからデータが送られてくる迄の時間、及び送られ
てきたデータをリフレッシュメモリへ書き込むのに要す
る時間等を考えると、画素データバッファメモリが１つ
だけの場合、ＣＲＴの１フイ一ルド時間に１文字しか書
き込めないことになり、表示に非常に時間がかかつてし
まう。

そのため画素データバッファメモリは２つ用意しでおい
た方が好ましい。

一方ＣＲＴの表示画面を９００Ｘ８００のように多くの
画素数に分解し、前記した特願昭５２１３７１８号に示
したようなリフレッシュメモリを使用した場合、リフレ
ッシュメモリを構成するシフトレジスタを３０ＭＨｚ以
上で動作させねばならなくなる。

しかしながら、このように高速のシフトレジスタは高価
であると共に消費電力が大きく、必然的にシステム全体
の価格が高価となってしまう。

そのためシフトレジスタを複数本の比較的低速なシフト
レジスタで構成し、各シフトレジスタの出力を高速型の
ビデオ合成回路で合成するようにすればこのような問題
は解決される。

しかしながらこの場合、文字の書き込み位置によって文
字発生部から送られる画素データをそのままシフトレジ
スタに送り込むことはできず、多相シフトレジスタの書
込みに適合した形に画素データを配タ１ル直してやる必
要が有る。

ＣＲＴに表示して各種の編集作業を行なった文章はその
まま各種植字装置にかけられるような形態とするが、一
方、校正等のため一旦ハードコピーとして出力したい場
合も有る。

しかしながらこのようなシステムにおいては、ＣＲＴ端
末１台に１台のハードコピー装置が必要というわけでは
なく、ＣＲＴ端末数台に１台あれば充分である。

この場合ハードコピー装置はどのＣＲＴに表示されてい
る画像でもそのまま出力できることはもちろん、ＣＰＵ
から表示制御装置を経て直接送られてくるデータをも出
力できるようなものであることが好ましい。

本発明の第１の目的は、低価格で高速、しかも多様性に
富んだ多端末表示制御装置を提供することである。

本発明の第２の目的は、複数のＣＲＴ端末やハードコピ
ー装置を単一の文字発生部で駆動できるようなシステム
に於いてリフレッシュメモリを構成する多相形シフトレ
ジスタに画素データを効率良く書き込めるような制の装
置を提供することである。

匡表示制卸装置１ 表示制御装置は本発明の目的を達成するため、単一の文
字発生部と、各ＣＲＴ端末及びハードコピー装置に対応
して数十半分の文字データを記憶できる文字データバッ
ファメモリと、２文字分の画素データを記憶できる画素
データバッファメモリと、更にＣＲＴ−画面分の記憶容
量を有したリフレッシュメモリ等で構成される。

各リフレッシュメモリからの映像信号は、映像信号線、
垂直同期信号線、水平同期信号線の３本、又はこれらの
信号の混合信号を送出する２本又は１本の信号線で各Ｃ
ＲＴ端末やハードコピー装置に送られる。

表示文字の指定や編集処理指令は、第１図のようにＣＲ
Ｔ端末１に附随又は独立したキーボード装置２やタブレ
ット装置３によって表示制御□□装置に送られる。

第２図において１０は表示制御装置の外部に接続された
ＣＰＵ、１１はＣＰＵ１０からのデータライン、１２は
ＣＰＵ１０から送られてきた文字データ（文字コード、
表示位置アドレスデータ）を数十半分記憶できる文字デ
ータバッファメモリ、１３は文字データバッファメモリ
１２のデータの書き込み、読み出しを制御する文字デー
タバッファ制脚部、１４は文字データバッファメモリ１
２に記憶された文字データの内、表示位置アドレスデー
タの転送ライン、１５はアドレスデータライン１４で送
られてきたパラレルデータをシリアルに変換して転送す
るアドレスデータ転送部、１６は文字発生部１７へ文字
コードを転送する転送ライン、１７は文字コード転送ラ
イン１６で送られてきた文字コードで指定された１文字
分の文字画素データを読み出す制御をおこなう読出制御
部等を有した文字発生部、１８は文字発生部１７から読
出された文字画素データをデータ圧縮された状態から復
元する文字画素デコーダで、文字発生部内の文字画素デ
ータが圧縮されていない場合は不要である。

１９は文字画素デコーダ１８で復元された文字画素デー
タを転送するための文字画素データライン、２０はアド
レスデータライン、２１は垂直同期信号、水平同期信号
をはじめとする基準信号を発生する同期信号発生部、２
２は同期信号転送ライン、２３はバスドライバー、２４
は文字画素データライン１９、アドレスデータライン２
０によって送られてきた文字画素データを、ＣＰＵデー
タライン１１で送られてきた書き込み命令に従ってリフ
レッシュメモリへ書き込むためのリフレッシュメモリ制
（財）部で、このうち２４−１はハードコピー装置の画
像メモリの制御部であり、２４−２．２４−３・・・・
・・はＣＲＴ用である。

２５はリフレッシュメモリ、２６はＣＲＴに表示された
内容をハードコピー装置に出力するため各ＣＲＴに対応
したリフレッシュメモリの内容ヲハードコピー用画像メ
モ１Ｊ２５−１に転送するための転送ライン、２７はハ
ードコピー装置、２８はＣＲＴ、２９はＣＲＴに附随し
て設けられたキーボードやタブレット等の入力装置、３
０は入力装置２９からの指令をＣＰＵ１０に伝える信号
線である。

これらの構成要素のうち、ハードコピー装置２７、ＣＲ
Ｔ ２８、入力装置２９を除いた部分により表示側（財
）装置が構成される。

又、ハードコピー装置２７には、画像メモリ２５−１、
画像メモリ制御部２４−１、文字データバッファメモリ
１２−１が対応し、ＣＲＴ２８−１にはリフレッシュメ
モリ２５−２、リフレッシュメモリ制御部２４−２、文
字データバッファメモリ１２−２の順に対応しているも
のとする。

これらの個々のＣＲＴ又はハードコピー装置に関連した
回路はすべて同様な動作をおこなうので、以下ＣＲＴ２
８−１に関連した回路の動作を説明していく。

今、リフレッシュメモリ２５−２に文字を書き込むのに
先立ってリフレッシュメモ１Ｊ２５−２の内容をすべて
消去する場合、まずＣＰＵ１０からＣＰＵデータライン
１１を通してリフレッシュメモリ２５−２のリフレッシ
ュメモリ制（財）部２４−２に消去命令を送る。

するとリフレッシュメモリ制御部２４−２はリフレッシ
ュメモリ２５−２の内容をすべてデジタル的に「０」と
する。

このような状態から必要な文字を書き込む場合、まずリ
フレッシュメモリ制御部２４−２にＣＰＵ１０から“文
字の書き込み″という命令を送る。

するとリフレッシュメモリ制御部２４−２はりフレツシ
ュメモ１Ｊ２５−２をパ文字の書込状態″にセットする
と共に、文字データバッファメモリ制御部１３に文字デ
ータの転送要求信号を送る。

するとＣＰＵ１０から文字データバッファメモリ１２−
２に文字データが送られてくる。

この文字データは表示文字の文字コード、ＣＲＴ上にお
ける文字の表示位置のＸ座標、Ｙ座標等から成る。

又文字データバッファメモリ１２はＣＲＴ端末が複数の
場合に生じる待ち時間等によって無駄時間が生じないよ
う数十半分の容量を有しており、この文字データバッフ
ァメモリ１２中に空きか有る場合は文字データバッファ
メモリ制御部１３から次の文字データの転送要求が直ち
に出さ［ＣＰＵ１０からは同様の順序で文字データバッ
ファメモリ１２に文字データが送られてくる。

こうして文字データバッファメモリ１２−２に文字デー
タが記憶されてゆくわけであるが、先に記したように文
字データバッファメモリ制仰部１３にはすでにリフレッ
シュメモリ制御部２４２から文字画素データの転送要求
が出されているため、文字データバッファメモ１Ｊ１２
−２に少くとも１文字分のデータが書き込まれると、文
字発生部１７、アドレスデータ転送部１５が稼動中でな
ければ文字データバッファメモリ制脚部１３がこの文字
データの読み出しを指令する。

読み出された文字データのうちアドレスデータはアドレ
スデータバスライン１４からアドレスデータ転送部１５
で並列直列変換され、アドレスデータライン２０からバ
スドライバー２３を通してリフレッシュメモリ制御部２
４−２のアドレスレジスタへ送られる。

一方文字データバッファメモリ１２−１から読み出され
た文字コードは文字コードパスライン１６を通して文字
発生部１７へ送られ、データ圧縮された文字画素データ
が読み出される。

この文字画素データはデコーダ１８によって元の完全な
文字画素データに復元され、画素データライン１９から
バスドライバー２３を通してリフレッシュメモリ２４−
２に置かれた文字画素バッファメモリに受は取られる。

こうしてＣＰＵ１０からの“文字書き込み命◆″、“ア
ドレスデータ″、゛′文文字画素データ部リフレッシュ
メモリ２４２内で揃うと、リフレッシュメモリ制御部２
４は文字画素データをリフレッシュメモリ２５−２内の
指定されたアドレスに書き込む。

尚１文字分の文字画素データがリフレッシュメモリ２５
−２に書き始められるとリフレッシュメモリ制御部２４
−２は次の文字画素データの転送要求を文字データバッ
ファメモリ制の部１３に送り、ＣＰＵ１０から文字デー
タバッファメモリ１２１に次の文字データが格納されて
いればそのデータが読み出されて同様の動作がおこなわ
れる。

リフレッシュメモリ２５に文字画素データを書き込み、
ＣＲＴ２８に表示する動作は以上のとうりであるが、こ
うしてＣＲＴ２８に表示した内容をハードコピー装置に
出力させる場合はＣＰＵデータライン１１を通してハー
ドコピー用画像メモリ制御部２４−１にその旨の指令が
送られ、データ転送ライン２６を通して所望のＣＲＴ端
末のリフレッシュメモリ２５の内容がハードコピー用画
像メモリ２５−１に送られる。

そしてこのハードコピー用画像メモ１Ｊ２５−１にデー
タが書き込まれると、ハードコピー装置２７の動作に適
した同期信号でこの内容がハードコピー装置２７に送ら
れ、ハードコピーが出力される。

又ＣＰＵｌ０から直接指令して文字画素データを送り込
みハードコピーを取る場合は、前記したＣＲＴ２８への
表示の場合と全く同様にして表示データがハードコピー
用画像メモリ２５−１に送られ、ハードコピー出力がと
られる。

又こうしてＣＲＴ２８に表示した内容を訂正する場合は
キーボードやタブレット等の人力装置２９によってこれ
を指示すると、信号線３０を通してその信号がＣＰＵ１
０に送られ以上と全く同様にして訂正がなされる。

又罫線を表示する場合はＣＰＵｌ０から罫引の指◆をリ
フレッシュメモリ制（財）部２４に送り、さらに罫引の
始点終点の座標等を文字データバッファメモリ１２に送
る。

そして前記と同様リフレッシュメモリ制御部２４からデ
ータの転送要求が有り、アドレスデータ転送部１５が稼
動中でなければこの罫線データがリフレッシュメモリ制
り部２４に送られ、リフレッシュメモリ２５に罫線が書
き込まれる。

匡文字画素データのリフレッシュメモリへの書込み１ 文字発生部から読出された圧縮された文字画素データは
デコーダを通して元の状態に復元され、リフレッシュメ
モリ制御部の文字画素データバッファメモリに転送され
た後、リフレッシュメモリの所定のアドレスに書込まれ
る。

しかしながらこのリフレッシュメモリを特開昭５３−９
９７２７号公報で示したように、シフトレジスタとラン
ダムアクセスメモリで構成し、かつシフトレジスタを多
相形とした場合、前記したように文字画素データを多相
形シフトレジスタに適合した形に配列する必要がある。

すなわち今、ＣＲＴの走査線１本分の文字画素データを
記憶してシフトしていく単相形のシフトレジスタが第３
図イのように構成され、ランダムアクセスメモリへの文
字画素データ書込みがこのシフトレジスタを経由して成
されるものとし、各レジスタのアドレスを８１，８２．
・・・・・・Ｓｎで示すと、これを４相形のシフトレジ
スタにした場合単相形シフトレジスタに於ける各レジス
タのアドレスは第３図口のようになる。

尚、図中４０はシフトレジスタ、４１は書込ゲート、４
２は書込信号入力端子、４３は映像信号出力端子、４４
は映像信号合成回路である。

そのため例えば今、１文字の画素が２４ビツト／ワード
×２４ワードで構成されているとしその中の１ワ一ド分
の画素データを第４図イに示したように順に１）１ｔＤ
２ｔ・・・・・・Ｄ２４と表示し、このデータを第３図
に於けるシフトレジスタのアドレスＳ７から順に書込も
うとした場合、第３図口のような４相シフトレジスタに
同一タイミングで書込むには第４図口のように画素デー
タを配列しなおす必要がある。

しかしながらこのような画素データの再配列はリフレッ
シュメモリへ書込む際に行なったのではリフレッシュメ
モリ毎に再配列回路が必要となり、不経済となる。

そのため文字発生部から読出され、デコーダで元の状態
に復元された後この再配列（転回）を行い、その後画素
データバッファメモリに書込む事が好ましい。

この場合第４図イのような画素データをへのように配夕
１ルなおして（画素データ転回）後の処理を行なうと、
４相シフトレジスタに書込む場合Ｄ１に続く文字画素デ
ータ、及びＤ２に続く文字画素データを書込むタイミン
グと、Ｄ３に続く文字画素データ、及びＤ４に続く文字
画素データを書込むタイミングを１タイミングずらすだ
けで書込みが可能となる。

第５図は文字発生部で発生された画素データがリフレッ
シュメモリに書込まれるまでに通過する回路ブロックを
示したもので、５０は文字データバッファメモリからの
文字コードの入力線、５１は文字発生部、５２はデコー
ダ、５３は前記したような文字画素データの再配列（転
回）を行なう画素データ転回側脚回路、５４は文字デー
タバッファメモリからのアドレスデータの信号線、５５
は画素データバッファメモリ、５６は画素データをリフ
レッシュメモリへ書込むタイミングを検出する一致制御
、５７は第４図ハのように転回の行なわれた文字画素デ
ータを第４図口のように多相形シフトレジスタに書込む
のに適合した形にする書込データ制御部、５８は書込ゲ
ート、５９はリフレッシュメモリである。

尚、５５から５９までの回路は同一番号の添字を付した
回路が夫々１つのＣＲＴに対応しているもめとする。

文字発生部５１は文字データバッファメモリから送られ
てきた文字コードに従って所定の文字画素データを発生
し、デコーダ５２はこれをデータ圧縮された状態から第
４図イのような元の状態にもどす。

画素データ転回開園回路５３はこうしてデコーダ５２で
元の状態にもどされた文字画素データを第４図ハのよう
な形に転回し、機器アドレス指定信号によって指定され
たＣＲＴに対応した画素データバッファメモリ５５に送
りこんで記憶させる。

一方、一致制御５６は文字データバッファメモリから信
号線５４に送られてきたアドレスデータと、リフレッシ
ュメモリ５９のアドレスカウンタの内容との一致をとっ
て一致信号を書込データ制御部５７に送り、第４図への
ように転回された文字画素データを第４図口のような形
にして書込ゲート５８に送りこむ。

この書込ゲート５８には一致制（財）５６から書込デー
タ制御部５７に送りこまれたのと同じ一致信号が送られ
てきており、この一致信号によって第４図口のような文
字画素データを順次リフレッシュメモリ５９に送りこん
でいく。

匡文字画素データ転回制御回路の 文字発生部で発生された文字画素データはデコーダでデ
コードされ、文字画素データ転回制御回路で第４図イの
ような状態から第４図ハのような状態に転回された後、
文字画素データバッファメモリを経て文字データバッフ
ァメモリから送られてくるアドレスデータで指定された
リフレッシュメモリの指定位置に書込まれる。

今、リフレッシュメモリのシフトレジスタが第３図口の
ような４相形シフトレジスタで構成されているものとす
ると、文字画素データは指定されたＸアドレスから順に
各相のシフトレジスタに書込まれる。

そのため第４図イのような文字画素データは４つおきに
４相シフトレジスタの各々に書込まれることになる。

このとき文字画素データの最初のデータ、例えば第４図
イのＤＩが第３図口の４相シフトレジスタ４１−１．４
’ｌ−２，４１−３，４１−４のどれに書込まれるかは
文字データバッファメモリから送られるアドレスデータ
のＸ書込位置アドレスの下位２ビツト（２°、２１ビツ
ト）を見ればわかる。

すなわち第３図口に示したシフトレジスタのアドレスＳ
ｌ、８２．Ｓ３・・・・・・を２進数であられし、その
下位２ビツト、２°ビツト、２１ビツトが（０，０）か
ら順に始まるものとすると、Ｓ２は（１，０）、Ｓ３は
（ｏ、ｉ）、Ｓ４は（Ｌｌ）となる。

そうすると８５以下はこの（０，０）、（１，０）、（
ｏｔｉ）、（Ｌｌ）が順に繰り返されることになり、シ
フトレジスタ４１−１は（０２０）に、４１−２は（１
，０）に、４１３は（０，１）に、４１−４は（ｉｔｉ
）に対応することになる。

そのため文字データバッファメモリから送られてくるＸ
書込位置アドレスの下位２ビツトを見れば、文字画素デ
ータの最初のデータが４相シフトレジスタのどれに書込
まれるかが判明する。

そこでシフトレジスタが４相の場合文字画素データを４
つづつ区切り、かつその４つづつ区切った文字画素デー
タの各々の位置を夫々書込むべきシフトレジスタに対応
した位置に再配列し、さらに最初の文字画素データの後
にくる文字画素データを最初のタイミングで、最初の文
字画素データの前に配列された文字画素データを第２の
タイミングでシフトレジスタに書込んでやればよい。

第６図は文字画素データ転回側（財）回路の一実施例で
、図中Ｄ１〜Ｄ２４は１文字を２４ビツト／ワード×２
４ワードの画素に分解しである場合デコーダから並列に
送られてくる文字画素データの入力線、２００は文字デ
ータバッファメモリから送られてくるアドレスデータの
入力線、２０１はアドレスデータのうちＸ書込位置アド
レスの下位２ビツトによって文字画素データ転回のため
のシフトパルスを発するシフト制御回路、２０２〜２０
７はシフトレジスタ、２０８〜２１３はデータドライバ
ー、２１４はシフトパルス信号線、２１５は文字画素デ
ータをシフトレジスタ２０２〜２０７ヘロードするため
のロードパルス、０１〜０２４は文字画素データの出力
信号線である。

文字画素データが入力線Ｄ１〜Ｄ２４に送られてくると
シフト制御回路２０１はロードパルス２１５を出し、シ
フトレジスタ２０２〜２０７に文字画素データをロード
する。

そしてシフト制御□□回路２０１は信号線２００を通し
て送られてくる文字画素データのＸ書込位置アドレスの
下位２ビツトを元にシフトパルス２１４を出し、各シフ
トレジスタ２０２〜２０７の内容を巡回させる。

すなわちこの下位２ビツトか（０，０）の場合は伺もシ
フトせず、（１ｔＯ）の場合は１つ、（０゜１）の場合
は２つ、（１，１）の場合は３つシフトしてやる。

そのため例えば第４図イのような文字画素データの最初
のデータＤ１が第３図に於けるＳ７に書込まれるものと
すると、Ｓ７の下位２ビツトは（Ｏｊｌ）であるから信
号線２１５に２つシフトパルスが出て文字画素データは
第４図ハのように転回される。

こうして転回が済むとデータドライバー２０８〜２１３
は、文字画素データを出力線ｏｉ〜０２４を通して文字
画素データバッファメモリに送り出す。

匡−数制御回路１ 文字画素データバッファメモリに記憶された文字画素デ
ータは、書込データ制脚部をへてリフレッシュメモリに
書込まれる。

この際転回制御□□回路で第４図ハのように転回された
文字画素データは、第４図口のような形でタイミングを
づらされて書込まれる。

一致制御回路はこの書込みタイミング信号を生成する。

第７図において２４０は水平同期信号の入力線２４１は
水平走査線の画素単位毎に生成した水平カウントパルス
の入力線、２４２は文字データバッファメモリからのア
ドレスデータの転送ライン、２４３はリフレッシュメモ
リの垂直方向（Ｙ方向）アドレスをカウントするＹアド
レスカウンタ、２４４は文字画素データのＹ方向書込ア
ドレスを記憶するＹアドレスレジスタ、２４５はＹアド
レスカウンタ２４３とＹアドレスレジスタ２４４の内容
の一致を検出するＹ−一致路、２４６はＹ −数回路が
一致出力を出した後水平同期信号の数を数え、例えば文
字が２４ビツト／ワード×２４ワードの画素に分解され
ている場合２３を数える迄出力を出し続けるＹ一致カウ
ンク、２４７はリフレッシュメモリへ文字画素データを
書込可能であるという書込許可指令の入力端子、２４８
は書込許可指令を保持する書込許可フラッグ、２４９は
文字画素データのＸ方向書込アドレスを記憶するＸアド
レスレジスタ、２５０は水平カウントパルス２４１を計
数して文字画素データのＸ方向書込アドレスを計数する
Ｘアドレスカウンタ、２５１はＸアドレスレジスタ２４
９とＸアドレスカウンタ２５０の内容の一致をとるＸ−
一致路、２５２はリフレッシュメモリのシフトレジスタ
が４相形の場合水平カウントパルス２４１を４分周する
分周回路、２５３はＸ一致開回路２５１ら出力が出たの
ち４分周回路で分周されたパルスを計数し、前記したよ
うに文字が２４Ｘ２４の画素に分解されている場合５を
数えるまで出力を出し続けるＸ−一致ウンタ、２５４は
Ｘアドレスレジスタ２４９に記憶されたＸアドレスデー
タの下位２ビツトを受けて、その内容が（ＯｔＯ）、（
１，０）、（０１１）のとき夫々の出力端子に出力を出
すテ゛コーダ、２５５はＪＫフリップフロップ（以下Ｆ
Ｆと略称）、２５６から２６２迄はオア回路、２６３か
ら２７３迄はアンド回路、２７４から２７７迄はノット
回路、２７８から２８１迄は４相シフトレジスタの夫々
に文字画素データを書込むタイミング信号を出力する出
力端子で、例えば４相シフトレジスタが第３図口のよう
なものの場合、２７８はシフトレジスタ４０−１に、２
７９は４０−２に、２８０は４０−３に、２８１は４０
−４に対応するものとする。

２８２は４分周パルスの出力端子である。

文字データバッファメモリからアドレスデータがアドレ
スデータ転送ライン２４２に送られてＹアドレスレジス
タ２４４、Ｘアドレスレジスタ２４９に記憶され、さら
に文字画素データが文字発生部から文字画素データバッ
ファメモリに移され、書込許可権◆２４７がきて書込許
可フラッグ２４８がセットされるとその出力がアンド回
路２６３に達する。

水平同期信号２４０を数えているＹアドレスカウンタ２
４３の値がＹアドレスレジスタ２４４の内容と一致する
と、一致信号がＹ一致カウンク２４６、オア回路２５６
に達する。

そしてこの一致信号が達したことによってＹ−一致ウン
タ２４６は水平同期信号２４０の計数を始め、値が２３
になるまで出力を出し続ける。

一方一致信号及びそれに続くＹ−一致ウンタ２４６から
の信号は、オア回路２５６を通過しアンド回路２６３に
達する。

このアンド回路２６３は先に記したように書込許可フラ
ッグ２４８からの信号が達しており、そのためこれが開
いて信号がアンド回路２７０．２７１．２７２，２７３
に達する。

Ｘアドレスレジスタ２４９に記憶されている文文画素デ
ータのＸ書込位置アドレスの下位２ビツト（２°、２１
）はデコーダ２５４に送られ、この内容が（０，０）の
時は端子００から、（ＬＯ）のときは１０から、（０，
１）のときは０１から夫々出力が出る。

今このデコーダ２５４の００端子から出力が出た場合、
Ｘ一致開回路２５１ら一致出力が出たときその信号によ
ってアンド回路２６４．２６６．２６８のゲートが開く
ようになされ、１０端子から出力が出た場合は同じくア
ンド回路２６６．２６８のゲートが開くようなされ、０
１端子から出力が出た場合は同じくアンド回路２６８の
みが開くようなされる。

デコーダ２５４から例も出力が出ない場合、すなわち下
位２ビツトが（Ｌｌ）の場合これらのアンド回路はＸ一
致開回路２５１らの出力では閉じたままである。

今Ｘアドレスカウンタ２５０の内容かＸアドレスレジス
タ２４９の内容と同じになるとＸ一致開回路２５１それ
を検出し、信号をオア回路２５８、Ｘ−一致ウンタ２５
３に送る。

するとＸ−一致ウンタ２５３は分周回路２５２から送ら
れてくる４分周カウントパルスを計数し、その内容が５
になる迄出力をオア回路２５８に送る。

そのためオア回路２５８からは一致信号、及び一致カウ
ンタ２５３からの信号が通過してゆくが、最初の一致信
号はアンド回路２６４．２６６．２６８，２７３に達す
る。

これらのアンド回路は前記したようにデコーダ２５４の
出力によって選択的に開かれる用意がなされており、そ
のため所定のアンド回路のみが開いてオア回路２６０，
２６１．２６２のうちの所定のもののみを信号が通過し
てアンド回路２７０，２７１，２７２に達する。

これらのアンド回路２７０．２７１．２７２．２７３に
はすでにアンド回路２６３から信号が達しているから所
定のものが開き、第１のタイミングの信号が出力される
。

一方オア回路２５８からの信号はＦＦ２５５のＪ端子、
及びノット回路２７７を通してに端子にも達しており、
そのため分周回路２５２からの次の分周パルスの立下が
りでセットされる。

そのためオア回路２５８から出力が出た後１パルス遅れ
てＦＦ２５５から出力が出される。

このＦＦ２５５からの出力はアンド回路２６５，２６７
゜２６９に達しており、これらのアンド回路は前記した
デコーダ２５４からの信号によって所定のもののゲート
が開くよう用意されており、そのため所定のオア回路２
６０．２６１．２６２を通過して前記と同様アンド回路
２７０，２７１，２７２のうち所定のものから出力が出
る。

すなわちこれらの動作を簡単に説明すると、今Ｘアドレ
スレジスタ２４９に記憶されたＸ書込位置アドレスの下
位２ビツトが（０１０）であるならば第１のタイミング
で２７８．２７９．２８０．２８１のすべての端子から
出力が出、（１，０）であるならば第１のタイミングで
２７９，２８０，２８１から、第２のタイミングですべ
ての端子から出力が出、（０，１）であるなら第１のタ
イミングで２８０゜２８１から、第２のタイミングです
べての端子から出力が出るという具合になるわけである
。

こうしてＸ−一致ウンタ２５３の内容が５になるとオア
回路２５８からの出力はなくなり、第１のタイミングで
出力が出た出力端子の信号が消え、次の分周回路２５２
からのパルスによってＦＦ２５５がリセットされて第２
のタイミングで出力が出た出力端子からの信号もなくな
る。

そしてこのような処理が各水平走査線毎になされ、最後
にＹ−一致ウンタ２４６が２３に達すると書込許可フラ
ッグ２４８がリセットされて元の状態にもどる。

「書込データ制御部１ 画素データバッファメモリの内容をリフレッシュメモリ
の多相形シフトレジスタへ送り込むためには第４図口の
ような並び換えが必要である。

書込データ制御部はこの並び換えをおこなう。

第８図において２７８．２７９．２８０，２８１は第７
図における２７８．２７９，２８０，２８１の書込タイ
ミング信号入力線、２８２は同じく４分周パルスの入力
線、２８５は文字画素データバッファメモリからの文字
画素データの転送ラインを示したもので、２４チヤンネ
ルの夫々のデータラインには第４図ハのような配列で文
字画素データが送られてくる。

２８６，２８７，２８８゜２８９は送られてきた文字画
素データを第４図口のような形で収容する書込データレ
ジスタで、シフトレジスタで構成されている。

２９０は文字画素データを書込データレジスタ２８６，
２８７゜２８８．２８９へ書込むためのロードパルスの
入力端子、２９１から２９８迄はアンド回路、２９９か
ら３０２迄はオア回路、３０３から３０６はノット回路
、３０７，３０８，３０９，３１０は第３図口で説明し
た４相シフトレジスタからのリサーキュレート信号の入
力端子、３１１，３１２゜３１３．３１４は同じく第３
図口で説明した４相シフトレジスタへの書込信号の出力
端子である。

通常文字画素データを新たに書込まないとき書込タイミ
ング信号入力線２７８，２７９，２８０゜２８１には何
も信号がなく、ノット回路３０３゜３０４．３０５，３
０６によってアンド回路２９１゜２９３．２９５，２９
７が開いているため、リサーキュレート信号３０７．３
０８．３０９．３１０はこのゲートを通って出力端子３
１１，３１２゜３１３．３１４からそのままシフトレジ
スタへもどされ、文字画素データはリフレッシュメモリ
を構成するランダムアクセスメモリに格納される。

全文字画素データのリフレッシュメモリへの書込み指令
が出て文字画素データバッファメモリから文字画素デー
タが転送ライン２８５に送られてくると、ロードパルス
２９０によってこの文字画素データが書込データレジス
タ２８６，２８７゜２８８．２８９に書込まれる。

この際文字画素データが第４図ハのように転回されて送
られてきたとすると、Ｄ３のデータは転送ライン２８５
の１に、Ｄ４のデータは２に、Ｄｌのデータは３に、Ｄ
２のデータは４にという具合にあられれる。

そのためＤ３のデータは書込データレジスタ２８６に、
Ｄ４のデータは同じく２８７へ、Ｄｌのデータは２８８
へ、Ｄ２のデータは２８９に書込まれ、以下Ｄ７は２８
６へ、Ｄ８は２８７へ、Ｄ５は２８８へ、Ｄ６は２８９
に書込まれ、第４図口に示したような順序で書込まれる
。

こうして書込データレジスタ２８６．２８７．２８８．
２８９に文字画素データが書込まれ、第７図に示した一
致制御回路から第１のタイミングのパルスがくるとシフ
トレジスタで構成した書込データレジスタの内容が４分
周シフトパルス２８２で読み出され、アンド回路２９２
．２９４，２９６．２９８に送り出される。

今第４図の説明で述べたように文字画素データの書込位
置がリフレッシュメモリを構成しているシフトレジスタ
の８７からだとすると、このＸアドレスデータの下位２
ビツトは（０，１、）となる。

そのため第１のタイミングでは２８０゜２８１の端子に
出力が出て書込データレジスタ２８８．２８９の内容Ｄ
Ｉ 、Ｄ２がアンド回路２９６．２９８に達する。

このアンド回路２９６゜２９８には第１のタイミングの
信号２８０，２８１が達しており、そのため文字画素デ
ータＤ １ ｔＤ２はこのゲートを通ってオア回路３０
１，３０２を通過し、出力端子３１３，３１４からリフ
レッシュメモリを構成するシフトレジスタに送り込まれ
る。

そして第２のタイミングのパルスが端子２７８．２７９
に達すると、Ｄ３ 、 Ｄ４ 、 Ｄ５ 。

Ｄ６が書込まれ、以下順にデータがシフトレジスタに送
り込まれてゆく。

このようにして文字画素データを転回してリフレッシュ
メモリを構成する多相型シフトレジスタに書き込むこと
により、容易に、しかも効率よく画素データを書き込む
ことができる。

したがってＣＲＴの走査線に同期してシフトされてゆく
リフレッシュメモリのシフトレジスタを比較的低速な複
数本のシフトレジスタで構成してもなんら差しつかえな
く、低価格な表示装置を提供することに役立つわけであ
る。

【図面の簡単な説明】

第１図は複数表示端末を有した装置の概略図、第２図は
本発明の多端末表示制御装置の一実施例のブロック図、
第３図はリフレッシュメモリを構成するシフトレジスタ
の説明図、第４図は並列に転送されてくる文字画素デー
タを４相形シフトレジスタへ書込むためのデータの再配
列の説明図、第５図は文字発生部で発生された文字画素
データをリフレッシュメモリへ書込むための制御回路の
ブロック図、第６図は文字画素データ転回回路のブロッ
ク図、第７図は一致制御回路の一実施例、第８図は書込
データ制御部の一実施回路例である。

Claims (1)

1. 【特許請求の範囲】 １ ランダムアクセスメモリと、−走査線分又はそれ以
   上の容量を有しランダムアクセスメモリからの画素デー
   タを受は取ってそれを走査線に同期してシフトしてゆく
   多相型シフトレジスタとで構成されたリフレッシュメモ
   リを有する表示装置に於ける多相型シフトレジスタへの
   画素データの書込制御回路であって、 文字発生部から読み出される文字画素データ１ワード分
   の容量をもち、前記リフレッシュメモリを構成する多相
   形シフトレジスタの相数と同数のビット長を有するシフ
   トレジスタ群と、文字の表示位置アドレスに従って転回
   シフト数を決定し前記シフトレジスタ群にシフトパルス
   を送出して画素データの転回処理をおこなう転回制御回
   路とを有することを特徴とする多端末表示制御装置に於
   ける画素データ書込制御回路。