JPS5851558A - Mos型半導体装置 - Google Patents
Mos型半導体装置Info
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- JPS5851558A JPS5851558A JP56150396A JP15039681A JPS5851558A JP S5851558 A JPS5851558 A JP S5851558A JP 56150396 A JP56150396 A JP 56150396A JP 15039681 A JP15039681 A JP 15039681A JP S5851558 A JPS5851558 A JP S5851558A
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- Japan
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- circuit
- layer
- semiconductor substrate
- mos type
- type semiconductor
- Prior art date
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- Granted
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- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000009792 diffusion process Methods 0.000 claims description 18
- 230000007257 malfunction Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
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- 229920006395 saturated elastomer Polymers 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はMOJill亭導体装置良導体装置にインパク
ト・イオン化電流による特性の劣化を防止したMO81
1牛導体装置に関する。
ト・イオン化電流による特性の劣化を防止したMO81
1牛導体装置に関する。
従来よ!)MO811)うyジスタの基本的特性の一つ
として、インパクト・イオノ化によるインパクト−イオ
ン化電流の存在はよく知られている。
として、インパクト・イオノ化によるインパクト−イオ
ン化電流の存在はよく知られている。
近年、MO811)ランジス−のチャフネル長が短かく
なるにつれ、インバク)−イオン化電流値が大きく′&
り、その影響が無視てきなくなって来ている。すなわち
、p@半導体基板を用iた811M08トラ/ジスタの
場合、インパクト魯イオン化によ)発生した電子−正孔
対のうち、電子の方が近くの正電位圧なっているN!1
拡散層に達するようclkD、その正電位を下げるとい
う影響が出る。
なるにつれ、インバク)−イオン化電流値が大きく′&
り、その影響が無視てきなくなって来ている。すなわち
、p@半導体基板を用iた811M08トラ/ジスタの
場合、インパクト魯イオン化によ)発生した電子−正孔
対のうち、電子の方が近くの正電位圧なっているN!1
拡散層に達するようclkD、その正電位を下げるとい
う影響が出る。
第1図はN型MO8)ツ/ジスタのインパクト・イオン
化電流の一例を示す■1lGIi41性図である。
゛ 第1図において、横軸VIIGはN11M08)ランジ
スタのソース・ゲート間電圧、縦軸IjはPg半導体基
板から流れ出るインパクト・イオ/化電1lls V8
D1 、Vsn意はいずれもソース・ドレイン間電圧を
表わす。★たs V8D1 > Vsn雪と15ている
ものとする。第1図かられかるように、イ/バクト書イ
オン化電流は* VaGがしきい値電圧vThを越え、
飽和領域に入ると急増するが、途中でビークに達し、ト
ライオード領域に近づくKつれ械少していくという振舞
をする事がわかる。従って。
化電流の一例を示す■1lGIi41性図である。
゛ 第1図において、横軸VIIGはN11M08)ランジ
スタのソース・ゲート間電圧、縦軸IjはPg半導体基
板から流れ出るインパクト・イオ/化電1lls V8
D1 、Vsn意はいずれもソース・ドレイン間電圧を
表わす。★たs V8D1 > Vsn雪と15ている
ものとする。第1図かられかるように、イ/バクト書イ
オン化電流は* VaGがしきい値電圧vThを越え、
飽和領域に入ると急増するが、途中でビークに達し、ト
ライオード領域に近づくKつれ械少していくという振舞
をする事がわかる。従って。
飽和領域で動作しているN11MO8)ランジスタから
発生するインパクト・イオン化電流が、−豐多い事がわ
かる。そζで、このような動作をして−るトランジスタ
が周囲に与える影響についてRAM(Rsadogn
Access Memory )の出力バッファ回路の
例で説明する。
発生するインパクト・イオン化電流が、−豐多い事がわ
かる。そζで、このような動作をして−るトランジスタ
が周囲に与える影響についてRAM(Rsadogn
Access Memory )の出力バッファ回路の
例で説明する。
第2IIlIは従来ORAMの出力2177回路の一例
の回路図である。
の回路図である。
電fiVc@と接地電位との間に二つQNl1MO8ト
ランジスタTr1. Tryを直列接続し、その二つの
M08トランジスタ0接続点に出力端子DOU〒を設け
る。出力端子り、υ!0レベルはトッ/ジスタTrl、
Tr20ゲートKm続されている端子G1あるいはG!
に印加される電圧によ)制御される。
ランジスタTr1. Tryを直列接続し、その二つの
M08トランジスタ0接続点に出力端子DOU〒を設け
る。出力端子り、υ!0レベルはトッ/ジスタTrl、
Tr20ゲートKm続されている端子G1あるいはG!
に印加される電圧によ)制御される。
今、RAMが書き込み状態で端子G 1 e G1の電
圧がOvの時、外部から端子DOUTIC−2Vの電圧
が印加され九場合を考えてみる。最近の凡ムMではVc
cwSV、基板電位は一3vとなっているのが普通なの
で、し龜い値電圧tVのトランジスタ’TrxKとって
みると、ソースがOV、ゲートが2v1 ドレインが7
v%基板電位が−IVKなり。
圧がOvの時、外部から端子DOUTIC−2Vの電圧
が印加され九場合を考えてみる。最近の凡ムMではVc
cwSV、基板電位は一3vとなっているのが普通なの
で、し龜い値電圧tVのトランジスタ’TrxKとって
みると、ソースがOV、ゲートが2v1 ドレインが7
v%基板電位が−IVKなり。
飽和領域になる事がわかる。従ってトランジスタTrx
から、インパクト・イオン化によp発生した電子が周囲
の正電位となりているNli拡散層Kfiれ込む事にな
る。このため、Nm拡散層の電位が下る事になシ、特4
CNll拡散層がコ/デンサーを形成している場合には
その影響は深刻であ夛1回路の誤動作につながる可能性
があるという欠点があるO 本発明は上記欠点を除き、インパクト・イオノ化電61
0影響を、防止した手段を備えたMO8!1半導体装置
を提供するものである。
から、インパクト・イオン化によp発生した電子が周囲
の正電位となりているNli拡散層Kfiれ込む事にな
る。このため、Nm拡散層の電位が下る事になシ、特4
CNll拡散層がコ/デンサーを形成している場合には
その影響は深刻であ夛1回路の誤動作につながる可能性
があるという欠点があるO 本発明は上記欠点を除き、インパクト・イオノ化電61
0影響を、防止した手段を備えたMO8!1半導体装置
を提供するものである。
本発明のMO8Jll半導体装置は、−導電型半導体基
板と、前記半導体基板に設けられイ//(クト・イオン
化電流を発生しやすいMO8m! )ランジスタを含む
一つの回路と、前記半導体基板にかつ前記一つOii路
の近傍に設けられMO8i1)う/ジスタを含み前記一
つの回路とは異なる他の回路を少□くとも一つと、前記
一つの回路と前記他の回路との間に設けられ前記半導体
基板と逆導電型であって前記インパクト・イオン化電流
を吸収するように高電位に逆バイアスされた拡散層とを
含んで構成される・ 本発明の実施例について図面を参照して説明するO 第3Ilは本発明の一実施例のブロック図である。
板と、前記半導体基板に設けられイ//(クト・イオン
化電流を発生しやすいMO8m! )ランジスタを含む
一つの回路と、前記半導体基板にかつ前記一つOii路
の近傍に設けられMO8i1)う/ジスタを含み前記一
つの回路とは異なる他の回路を少□くとも一つと、前記
一つの回路と前記他の回路との間に設けられ前記半導体
基板と逆導電型であって前記インパクト・イオン化電流
を吸収するように高電位に逆バイアスされた拡散層とを
含んで構成される・ 本発明の実施例について図面を参照して説明するO 第3Ilは本発明の一実施例のブロック図である。
−導電型半導体基板に、インパクト・イオン化電流を発
生し申す%/hM0811 )う/ジスタを含む一つの
回路として第ill路1を設け、第1回路lの近傍にM
O811)う/ジスタを含み第1回路とは異なる他の回
路として第2回路2と第3回路3とを設け、第1回路監
と第2及び第3回路2.3との関に半導体基板と反対導
電型の拡散層4を設ける。拡散層着は高電位に逆バイア
スされる。これによ)本発明の実施例のMO8g半導体
装置が構成される。
生し申す%/hM0811 )う/ジスタを含む一つの
回路として第ill路1を設け、第1回路lの近傍にM
O811)う/ジスタを含み第1回路とは異なる他の回
路として第2回路2と第3回路3とを設け、第1回路監
と第2及び第3回路2.3との関に半導体基板と反対導
電型の拡散層4を設ける。拡散層着は高電位に逆バイア
スされる。これによ)本発明の実施例のMO8g半導体
装置が構成される。
第1回路lは第2図で示し九出力パッファ回路のように
インパクト・イオン化電流を発生しやすいMO8WA)
クンジスタを含む回路であり、第2゜第3回路2.3は
電位変化に敏感な拡散層を含んでいて誤動作しやすい回
路であるとする。拡散層4は電源Vcc等により高電位
に逆バイアスされる。
インパクト・イオン化電流を発生しやすいMO8WA)
クンジスタを含む回路であり、第2゜第3回路2.3は
電位変化に敏感な拡散層を含んでいて誤動作しやすい回
路であるとする。拡散層4は電源Vcc等により高電位
に逆バイアスされる。
こonn何例動作について半導体基板がP!lである場
合について説明する。
合について説明する。
インパクト・イオン化により第1回路で発生した電子は
半導体基板中を拡散し、拡散層4に至る。
半導体基板中を拡散し、拡散層4に至る。
拡散層4は高電位に逆バイアスされているから拡散層4
の周囲には空乏層が形成されている。電子は□空乏層に
入ると、拡散層4に引込まれる。拡散層4はVcc電源
TIcIII続されている為、電子の流入による電位降
下は小さく、影響は少ない。一方。
の周囲には空乏層が形成されている。電子は□空乏層に
入ると、拡散層4に引込まれる。拡散層4はVcc電源
TIcIII続されている為、電子の流入による電位降
下は小さく、影響は少ない。一方。
発生した電子の多くが拡散層4に流入すれば、拡散層4
÷隔離されている第2−2第3回路2.3にに支える影
響が少なく表に、−動作しK<くなる。
÷隔離されている第2−2第3回路2.3にに支える影
響が少なく表に、−動作しK<くなる。
以上説明したように1電子発生源である第1回路凰と、
誤動作しやすい第!、第3回路2,3との間に高電位に
逆バイアスされた拡散層を設ける事によ)S他の回路、
即ち第2.第3回路2.3の誤動作を肪止する事ができ
ゐ。
誤動作しやすい第!、第3回路2,3との間に高電位に
逆バイアスされた拡散層を設ける事によ)S他の回路、
即ち第2.第3回路2.3の誤動作を肪止する事ができ
ゐ。
上記夾施儒の説明は半導体基板がpHである場合につい
て行ったが、 N111の場合は極性をすべて逆にすれ
ば喪い。この場合、インパクト・イオン化によ〉流入子
るのは正孔となる。
て行ったが、 N111の場合は極性をすべて逆にすれ
ば喪い。この場合、インパクト・イオン化によ〉流入子
るのは正孔となる。
以上詳細に説明しえように1本発明によればインパクト
・イオン化電流の影響を除いて誤動作を防い九MO8l
l半導体装置が得られるのでその効果は大きい。
・イオン化電流の影響を除いて誤動作を防い九MO8l
l半導体装置が得られるのでその効果は大きい。
第1図はN型M08トランジスタのインパクト・イオノ
化tRo−例を示tVao−1’ 特WkL第2図は従
来のRAMの出力パシファ回路の一例の回路図、第3図
は本発明の一実施例のブロック図である。 l・・・・・・第1回路、2・・・・・・第2回路、3
・・・・・・第3回路、4・・・・・・拡散層s DO
UT・・・・・・出力端子、Gl。 Gl・・・・・・ゲート端子、Trl Tr2・・・
・・・MO811)ランジスタ、Vcc・・・・・・電
源。
化tRo−例を示tVao−1’ 特WkL第2図は従
来のRAMの出力パシファ回路の一例の回路図、第3図
は本発明の一実施例のブロック図である。 l・・・・・・第1回路、2・・・・・・第2回路、3
・・・・・・第3回路、4・・・・・・拡散層s DO
UT・・・・・・出力端子、Gl。 Gl・・・・・・ゲート端子、Trl Tr2・・・
・・・MO811)ランジスタ、Vcc・・・・・・電
源。
Claims (1)
- 一導電型半導体基板と、前記半導体基板に設けられイン
パクト争イオ/化電流を発生しやすいMO811)ツ/
ジスタを含む−りの回路と、前記半導体基板にかり前記
一つの回路の近傍に設けられMO8!1)ランジスタを
含み前記一つの回路とは異なる他CAB路を少くとも一
つと、前記一つの回路と前記他OWA路との関に設けら
れ前記半導体基板と逆導電層でありて前記インパクト・
イオン化電流を吸収するように高電位に逆バイアスされ
た拡散層とを含む仁とを特徴とするMO8g半導体装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56150396A JPS5851558A (ja) | 1981-09-22 | 1981-09-22 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56150396A JPS5851558A (ja) | 1981-09-22 | 1981-09-22 | Mos型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5851558A true JPS5851558A (ja) | 1983-03-26 |
JPS6410943B2 JPS6410943B2 (ja) | 1989-02-22 |
Family
ID=15496060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56150396A Granted JPS5851558A (ja) | 1981-09-22 | 1981-09-22 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5851558A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
JPS5518006A (en) * | 1978-07-25 | 1980-02-07 | Toshiba Corp | Mos-type dynamic memory |
-
1981
- 1981-09-22 JP JP56150396A patent/JPS5851558A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
JPS5279787A (en) * | 1975-12-26 | 1977-07-05 | Toshiba Corp | Integrated circuit device |
JPS5518006A (en) * | 1978-07-25 | 1980-02-07 | Toshiba Corp | Mos-type dynamic memory |
Also Published As
Publication number | Publication date |
---|---|
JPS6410943B2 (ja) | 1989-02-22 |
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