JPS5851357B2 - ワ−ド編成形コンテスト・アドレサブル・メモリ - Google Patents

Description

【発明の詳細な説明】 本発明は、キーワードを入力する第１入力端、該入力キ
ーワードの一部をマスキングにより選択的に作動不能に
するためマスクワードを入力する第２入力端、ワード位
置（ワードロケーション）に蓄積したデータワードを出
力する出力端、キーワードのマスクされない部分をワー
ド位置に蓄積したデータワードの対応部分と比較する第
■装置、およびワード位置毎に前記第１装置によって検
出した一致を指示し、一致が生起したワード位置からデ
ータを出力するため前記出力端を作動可能ならしめる第
２装置を備えるワード編成形コンテント・アドレス指定
・メモリに関するものである。

この種のメモリはＪ 、 Ｂａｒｌｅｔｔ他による論文
Ａｓ５ｏｃｉａｔｉｖｅ Ｍｅｍｏｒｙ Ｃｈｉｐｓ
： ｆａｓｔ。

Ｖｅｒｓａｔｉｌｅ ａｎｄ ｈｅｒｅ 、Ｅ １ｅｃ
ｔｒｏｎｉｃｓ誌（７０，０８１７）第９６〜１００頁
から既知であり、例えばその第９７頁にフェアチャイル
ド・セミコンダクタ・コーポレーションによるメモリ４
１０２につき記載されており、このメモリは４ビツト・
ワードを４ワード備えている。

このメモリの集積回路は１６ビツトに対し２４個の接続
ビンを備え、即ち （ａ）■アドレスにつき４個の接続ピンを備え、従って
データもランダムアクセスメモリ（ＲＡＭ）の態様でア
ドレス指定することができる；（ｂ） ギーワードを
指示するディスクリブタ−・ワード用に４個の接続ピン
； （Ｃ） イ坏イフル・データ用、即ちマスクワードに
関連する４個の接続ピンを備え、マスクワードによって
マスクされたビット位置は比較に当り考慮されない； （ｄ） 一致信号に対し４個の接続ピン、即ち毎回各
別側のワードに対し１個の接続ピン； （ｅ）４ビツト内容ワードのデータの並列出力用に４個
の接続ピン； （ｆ） いわゆる反転一致信号用の１個の接続ピン；
（ｇ） 書込みイネイフル用の１個の接続ピン；（ｈ
）２個の電流接続ビン 以上合計２４個の接続ピンを備えている。

蓄積されるデータビット当りの接続ピンの数は（５ｎ＋
４）として算出され、ｎＸｎビット従ってｎ２ビツトの
方形マトリックスクし比較的大きな数となり、４０個の
接続ピンに対しては最大で７×７ビツトの方形マトリッ
クスを収納できるに過ぎない。

本発明の目的は、上述した種類のメモリに必要な接続ピ
ンの数を減少する一方、この種既知のメモリに比べ制御
の容易さおよび使用の点で高度のまたは大きな融通性を
維持するメモリを提供するにある。

かかる目的を達成するため本発明のメモリは、前記第２
装置が、各ワード位置当りに”妥当な″状態および゛不
当な″状態を有し、当該ワード位置に蓄積したワードの
妥当性を選択的に指示する妥当性指示装置を備え、かつ
各ワード当りに“致″状態および“不一致″状態を有す
る一致指示装置を備え、前記妥当性指示装置は関連する
ワード位置のビット位置として作動し、従ってメモリが
妥当なワード位置内容につきアドレス指定された場合前
記“不当な″状態には、“一致″信号の効果的供給のた
め関連する一致指示装置の作動を阻止するようにし、各
妥当性指示装置が、外部から供給されるスイッチ信号に
より各妥当性指示装置を一方の状態または他方の状態へ
選択的に設定するスイッチ入力端子を備える如く構成し
たことを特徴とする。

従って、まず多数のアドレスピンを除去することができ
る。

ここで除去とは、妥当性指示装置が、ワード位置が妥当
なデータを含んでいるか否かを指示すること解釈するこ
とができる。

妥当性指示装置が“不当な″状態に設定された場合、メ
モリワードは、外部で既知とする必要がある関連メモリ
ワードの物理的アドレスを随伴すること無く準消去状態
にすることができ、従って物理的アドレスを他の場所に
蓄積する必要も無い。

かかる点につき本発明は、ワード自体の物理的アドレス
はユーザに対して重要でないという着想を基礎としてい
る。

“不当な″状態にある妥当性指示装置の連想探索の結果
、使用可能な”空き″ワード位置が見出される。

従って外部での物理的アドレス指定も不要となる。

更に、本発明のメモリは、メモリの一部を空き状態にし
、１個または複数個のワード位置の一致指示装置からの
一致信号の制御の下に前記１個または複数個のワード位
置の妥当性指示装置を“不当な″状態へ切替える第３装
置を設けると好適である。

従って、上記空き状態にする励動はワードの物理的アド
レスではなく、ワードのデータによって制御される。

これにより制御が遥に簡単になり、その理由は上記物理
的アドレスをこの目的のため外部で既知とする必要が無
いからである。

更に本発明のメモリは、少なくとも２個の能動”一致″
信号が同時に発生した場合関連するワード位置の処理順
序を規定する多重照合分析装置（マルチプル・マツチ・
レゾルバ）ヲ設ケ、ワード位置にデータワードを書込む
ため妥当性指示装置のデータに対応するビット位置だけ
マスクワードによってマスクされない状態に維持して、
′不当な″状態において関連する一致指示装置を“致″
状態になるよう制御し、然る後前記多重照合分析装置に
より、一致信号を付与された単一ワード位置に対する書
込みイネイブル信号を制御するようにすると好適である
。

その結果、複数のワード位置が不当なデータのみ含む場
合には、その単一ワード位置に新たなデータを簡単に書
込むことができる。

従って同じく、物理的アドレスを外部で既知とする必要
はない。

更に本発明のメモリは、前記多重照合分析装置からの順
序信号の制御の下に、前記順序信号によって指示された
ワード位置に対する一致指示装置を“不一致″状態へ切
替えて、読取り指令信号が供給された場合フード位置の
データを前記出力端へ一回だけ供給させる第４装置を設
けると好適である。

このようにすることにより、多数の対応ワードの逐次読
取りを一度に行えるという魅力ある付加的機能が得られ
、これを既設の一致指示装置によって遂行させる。

更に本発明のメモリは、一致指示装置からの有効な一致
信号の制御の下に、優勢なマスクワードによってマスク
されない関連ワード位置のビット位置に対し所定データ
を書込む第５装置を設げ；前記第５装置が、少な（とも
２個のワード位置の一致指示装置から同時に発生する有
効一致信号の制御の下に、優勢なマスクワードによって
マスクされない関連ワード位置のビット位置に対し所定
のデータを書込むようにすると好適である。

このようにすることにより、単一ワードまたは多数のワ
ードのデータ（但し毎回同一データを含む）を簡単に更
新することができる。

また本発明のメモリは、マスクワード用のマスクレジス
タを設け、そのマスクされないデータ位置により前記第
１装置をビット宛付勢し、かつそのマスクデータ位置に
より前記出力端子をビット宛付勢するようにすると好適
である。

その場合マスクレジスタの出力信号の２重使用の結果、
メモリの制御が簡単化される。

更に本発明のメモリは、該メモリが集積回路として構成
され、かつマスクフード用のマスクレジスタを備え、そ
の出力端子を前記第１装置、前記第１入力端、前記第２
入力端、前記出力端せ接続し、ワード位置に蓄積すべき
データワードの入力用入力端子をビット位置当りに共通
のピンを介してデータバスラインに接続するようにする
と好適である。

このようにすることにより、後で詳述するように、少な
い数の接続ピンで十分となる。

これは集積回路の製造上特に有利である。

また、接続ピンの数は直列データ転送を使用することに
より既知の態様で一層減少できること勿論であり、この
技術は別個にまたは上述した手段と組合せて適用するこ
とができる。

更に本発明のメモリは、ｍビットのデータワードｎ個お
よび対応する長さの関連するマスクワードを蓄積する別
個の集積回路を備え、前記別個の集積回路が、前記デー
タバスラインに対するｍ個の接続部に加えて、それぞれ
別個のワードと関連しかつワード当りの一致信号用に使
用されるｎ個の接続部、外部接続部として電源用端子、
該回路におけるデコーダを付勢するためモード選択信号
に供給される少なくとも３個の接続部、およびクロンク
信号を供給される接続部を備えると好適である。

このようにすることにより、極めて多数の機能を集積回
路内で遂行できるようになる一方、該回路に蓄積される
ｎＸｍ個のデータビットの数に比べ制限された数の外部
接続部（ピン）だけ必要とするに過ぎない。

更に本発明のメモリは、前記ｎ個の接続部により前記回
路から一致信号を移送しかつ前記回路へポインタ信号を
移送するようにし、前記ｎ個の接続部が、導通方向を交
番方式で決定するための制御端子を設けた単方向素子を
備え、ｎ個の単方向素子の制御端子をすべて相互接続し
て前記回路の単一外部接続部を形成するようにすると好
適である。

かかる単一の付加接続部により、ワード位置当り単一の
接続部を２重に使用することができ、集積回路は多数の
機能を具備する一方、外部接続部の数は制限されること
となる。

図面につき本発明を説明する。

第１図はコンテント・アドレス指定・メモリの基本動作
原理説明図であり、単に一例を示したに過ぎない。

本例ではメモリ３０における実際の各メモリフードは１
６ビツトで構成する。

メモリワードは本例では１０ビツトから成るキーフィー
ルド３３および６ビントから成るデータフィールド３４
を含む。

メモリソードの実際の内容と比較するため１０ピントの
キーワード３５を供給し、キーワード３５の位置はキー
フィールド３３の位置に対応する。

キーフィールド３３の位置に対応する位置には１０ビツ
トのマスクワード３１が存在する。

マスクワード３１０ビツトは第１の値（本例の場合ワー
ドセクション３２におけるビットについては１）または
第２の値（本例の場合ワードセクション以外のビットに
ついては０）を有する。

実際の比較のためにはキーワード３５において、第１の
値のマスクビットに対応するビット位置におけるビット
だけ考慮するようにする。

この実際のキーフィールドの外部では実際上不定値（ビ
ット・ケア）のデータが比較のために供給される。

マスクソード３１によってマスクされないキーワード３
４０ビツトのデータ内容がコンテント・アドレス指定・
メモリに蓄積されたワードの対応ビット位置のデータ内
容と一致する場合、関連のワードに対し一致または照合
（マツチ）信号を割当てる。

この一致信号は図示しないユーザ装置に供給スる。

所要に応じこのユーザ装置は関連のメモリワードのデー
タフィールドのデータを有することができる。

上記説明は単に一例を述べたに過ぎない。

ワード長は上記の例とは相違させることができる。

マスクワードのデータ内容は任位である。更に、キーフ
ィールドおよびデータフィールドの間の区別を無くして
、一致する場合にはコンテント・アドレス指定・メモリ
の内容によるアドレス指定（内容による参照）に当りマ
スクされたすべてのピントがユーザに対しデータビット
として使用可能になるようにすることができる。

特にその場合には、マスクされたすべてのビット位置に
対し比較のため不定値を供給することができる。

これは論理値“１′″、論理値”ＯＩ＋および高出力イ
ンヒーダンス状態を発生できる出力段（いわゆるトライ
ステートバッファ：商品名）を介して実現することがで
きる。

更に、複数のワード位置につき一致が起り、関連のデー
タビットが他の場所で必要である場合には、アドレス指
定すべきワード位置に対する順序（シーケンス）を形成
する装置を設けることができる。

かかる順序決定装置自体はＧ 、 Ａ、Ａｎｄｅｒｓｏ
ｎによる論文” Ｍｕｌｔｉｐｌｅｍａｔｃｈ ｒｅ
ｓｏｌｖｅｒｓ ”Ｉ、Ｅ、Ｅ、Ｅ、Ｔｒａｎｓ 。

Ｃｏｍｐｕｔｅｒｓ Ｃ−２３（７４１２）、１３１
７から既知である。

複数の一致発生時に単一のワード位置のみアドレス指定
する必要がある場合には、この種装置は優先順位決定装
置として作動する。

複数のワード位置をアドレス指定する必要がある場合に
は、この種装置は順序発生器（シーケンサ）として作動
する。

論理動作および電子回路の構成を第２図以降の図面につ
き以下に詳細に説明する。

第２図はコンテント・アドレス指定・メモリにおいて使
用するため４×４ビツト・マトリックス５０に必要な多
数の接続ラインを示す。

各列ピント位置（破線で示す）にはデータ人力ライン５
１゜５３．５５，５７、マスクビット人力ライン５２゜
５４．５６，５８およびデータ出力ライン６γ。

６８．６９．７０をそれぞれ設ける。

各ワード行（破線で示す）には信号伝送ライン６０，６
２゜６４．６６およびワード選択ライン５９，６１゜６
３．６５をそれぞれ設ける。

信号伝送ラインは各フード行につき一致信号を出力する
よう作動する。

ワード選択ラインは所定のワードを選択するよう作動す
る。

更に、外部に対する４ビツト双方向接続ライン１３を設
げる。

７１は入力ライン７６における外部からの読込み信号の
制御の下にマスクデータを蓄積できる４ビツトマスクレ
ジスタを示す。

７２はライン７４，７５における関連信号によって制御
される入出力段を示す。

実際のメモリマトリックスはかかるｎＸＨ構造に対し５
ｎ個の接続ピンを備える（電源用接続ラインは図示しな
い）。

以下に説明するコンテント・アドレス指定・メモリの実
施例は次の動作モードを有する。

（ａ） 連想探索を行い、一致が生起するフードの内
容を読取る（Ｒ）； （ｂ） 一致が生起するワード列につき次のワードを
読取る（ＳＲ−逐次読取り）； （Ｃ） 特定のマスクワードをマスクレジスタに読込
む（ＬＭ−マスク読込み）； （ｄ）■または２以上の所定ワード位置の内容を選択的
に無効にする（ＣＰＭ−メモリの一部をクリヤ）； （ｅ） 空きワード位置細ち妥当なデータを含まない
ワード位置に書込む（ＷＦＰ−空きワード位置に書込む
）； （ｆ） 当該の１または２以上のワードにつき一致が
生起した場合前記１または２以上のワードの選択された
数のビット位置に同時にデータを書込む（Ｗｐ−並列書
込み）。

コレら６つの動作モードは３ビツトオペレーシヨンコー
ド（ｏｐｃｏｄｅ ）のスペース内において規定するよ
うにすることができ、所要に応じこれら３ビツト・コー
ドの内残り２つの空きコードを活用するようにする。

これら２つの空きコードのうち一方のコードは“選択指
示データの位置を復旧″として規定することができ、こ
れは読取るべき次のワード（上記動作モード（ｂ））を
指示し、従って例えば所定数のワードの選択が指示され
る（ＣＰ−ポインタをクリヤ）。

集積回路の接続ピンの数は制御を集中化しかつデータ接
続ラインを合体することによって減少することができる
。

まず、第２図に示した回路はこの目的のため４ビツトマ
スクレジスタ７１を備える。

一連の内容によるアドレス指定動作の場合において、キ
ーラードは多くの場合に変化する一方、マスクワードは
同一のものが維持される。

蓄積されるデータは、例えば識別および識別当りの変数
の数（例えば、在庫品の製品番号および数量）に関連さ
せることができる。

その場合探索は、在庫品が多数の製品につき順次更新さ
れたとき、例えば製品番号用フィールドを含む通常は同
一ビット位置を含む識別に基づいて毎回の探索が行われ
る。

更に、第２図に示した回路はデータマルチプレクサ７２
を備える。

各ビット位置につきこのマルチプレクサ７２は毎回マス
クレジスタ７１の対応入力端子に接続される第１出力端
子と、毎回マトリックス５０の対応するデータ入力端子
に接続される第２出力端子とを有する。

更に、各ピント位置につきマルチプレクサ７２はマトリ
ックス５０のデータ出力端子に接続した入力端子を有し
、また各ビット位置は双方向データバスライン７３０ビ
ツトラインにも接続する。

マルチプレクサ７２は３つの動作モードを有し、この目
的のためライン７４．７５に２ビット制御信号を供給す
るようにする。

マスクレジスタ７１は２つの動作モードを有し、この目
的のためライン１６に１ビット位号を供給するようにす
る。

かかる制御につき以下に詳細に説明する。

第３図はコンテント・アドレス指定・メモリにおけるワ
ード位置の論理構成と、１ワ一ド位置につき行われる制
御とを示す。

破線８２はモジュール形態で配設する必要がある制御回
路および蓄積回路間の分離を示し、これについては後で
説明する。

まずワード位置は実際のビット位置段３６を含み、実際
のビット位置段３６はビット毎に読取り、書込みおよび
比較動作を選択的に実行するための回路を各ビット当り
に備え、これも後で詳細に説明する。

ビット位置段３６の数により本発明が制限を受けること
はない。

キー／マスクおよびデータ用入力端子３７、並にデータ
用出力端子３８を線図的に示す。

内容によるアドレス指定に際し一致が生起した場合、ワ
ード位置に接続した出力端子における信号Ｍ１は論理値
゛１″になる。

更に、各ワード位置につき２個の付加的ビット位置段３
９，４２を設け、これら付加的ビット位置段はノリツブ
フロップとして構成する。

更に、多重照合分析装置（マルチプル・マツチ・レゾル
バ：の一部を、後述するように、関連フード位置に割当
てる。

）、リップフロップ３９には妥当性ビットを蓄積する。

この妥当性ビットは、妥当なデータが関連ワード位置に
蓄積された場合に論理値“１′□となる。

逆に、妥当なデータが関連ワード位置に蓄積されていな
い場合、妥当性ビットは論理値＄１０１１となり、これ
によりＡＮＤゲート４５は作動不能となり、従ってイン
ターフェース線８２を介して転送される信号Ｍ１の値と
は無関係にＡＮＤゲート４５の出力信号は論理値”０″
に留る。

ノリツブフロップ３９はセット入力端子４１およびリセ
ット入力端子４０を備える。

セント入力端子４１におけるセット信号は、■ワード位
置に対し値”１′′を有することができるライン８３上
のポインタ信号Ｐと共に、前述した動作モードＷＦＰ（
空きワード位置に書込み）の信号の制御の下に発生し、
上記信号ＷＦＰは多数のワード位置に対し共通にするこ
とができる。

ＡＮＤゲート８４は、入力端子φにおけるクロツクパル
スにも制御され、ＷＦＰ＝Ｐ＝１の場合論理値′″１″
を送出し、従ってフリップフロップ３９は状態″″１”
にセントされる。

フリップフロップ３９のリセット状態は状態”ＯＩ＋に
よって形成され、その場合ワード位置は妥当なデータを
含まない。

ライン８３上のポインタ信号ＰはＯＲゲート９９を介し
て形成され、その場合ＯＲゲート９９はＡＮＤゲート９
４から信号を供給される（信号ＷＰは低レベルで、ＡＮ
Ｄゲート９８は論理値“０″を送出する）。

ＡＮＤゲート９４は後述するように順序発生器の一部を
構成する。

上述した動作と同時に、入力ライン３７に供給されたデ
ータがワード位置段３６に蓄積される。

この目的のため、入力端子８９に低レベル信号を供給し
て、インバータ９２および９３を介し転送要素８７およ
び８８が転送を行うよう制御する。

更に、この低レベル信号はデータフリップフロップ１４
１を保持状態へ駆動する。

上記動作に当り探索動作は、前記信号ＷＦＰをフリップ
フロップ３９の零出力端子における信号とＡＮＤケート
９５において組合せて、妥当性ビットの反転値のみ考慮
するという態様で行われる。

その場合データフィールド全体がマスクされ、従って何
れのワード位置も値゛１″を有する信号Ｍ１を送出しな
い。

他の場合には、信号ＷＦＰの反転値によってもＡＮＤゲ
ート４５を作動不能状態にすることができる。

信号ＷＦＰによって制御されるＡＮＤゲート９５の出力
信号はＯＲゲート８６を介し、信号Ｍ２としてＯＲゲー
ト８０並にＡＮＤゲート４６，４９および９６に供給さ
れる。

信号ＳＲおよびＣＰＭは値１’ｌ ０９１を有するので
ＡＮＤゲート４９および９６は作動不能状態にある。

その場合ノリツブフロップ４２は状態ｓ＋ 、 ｎにあ
り、従ってＡＮＤゲート４６も論理値“１″を送出する
。

かくして妥当なデータを随伴しないすべてのワード位置
は信号Ｍ＝１を送出する。

入力端子８１は直接先行するワードに関する出力に結合
する。

ＯＲゲート４８の出力端子１４０は当該ワードに対する
この出力を形成し、従ってこの出力端子１４０は直接後
述するワードの関連する“８１″入力端子に接続する。

ワードの順序は例えば回路の構成によって決まる。

ワード列の第１ワードにはその″８１″入力端子におけ
る論理値“Ｏｊｊが供給される。

入力端子８１に論理値゛Ｏ″が供給されかつ信号Ｍ＝１
が供給される１ワ一ド位置に対してＡＮＤゲート９４は
論理値”１″′を送出する。

この論理値０１″は、十分な期間、即ち入力端子８９に
おける信号が論理値“０１１から論理値“１″へ変化す
るのに必要な期間にわたり妥当な状態に留るポインタ信
号として作動する。

ＡＮＤゲート９４の出力端またはこれに対応するＯＲゲ
ート９９の入力側には、ライン８９上の信号が１クロッ
クパルス周期後（またはこれより若干短い期間後）に他
方の論理値へ変化した場合に例えば１クロックパルス周
期の非安定期間を有する単安定マルチバイブレータ（図
示せず）を設けることができる。

第３図ａは、その左端に示した箇所（第３図）に生ずる
信号の波形を示し、図中の矢印は信号相互間の因果関係
を示す。

一方、ＯＲゲート８６の出力信号Ｍ２および入力端子φ
におけるクロックパルスと共に前記動作モード信号ＣＰ
Ｍ（所定のマスクされないキーワードと一致する場合メ
モリの一部を空き状態に設定する）の制御の下にンリツ
プフロング３９０入力端子４０にリセット信号が発生す
る。

ＯＲゲート８６の出力信号はＡＮＤゲート４５から生じ
、その理由は信号ＷＦＰおよびＣＰＭは両方系値″′１
″を有しないからである。

前記３つの信号ＣＰＭ２Ｍ２．φを組合せることにより
ＡＮＤゲート９６はフリップフロップ３９にリセット信
号を供給する。

動作モー）”ＷＦＰにおいて前述した状態に反し、一致
状態が存在する全てのワード位置のデータは共に“無効
にする”ことができる。

これはマスクされないキーフィールドとの比較に当り信
号Ｍ１を送出する全てのワード位置に対して行われる。

ライン８９上の信号が高レベル値を有する場合には、転
送要素９０および９１が転送動作を行い、転送要素８７
および８８は転送動作を阻止される。

その場合データフリップフロップ１４１も転送要素とし
て作動する。

転送要素９１およびデータフリップフロンプ１４１は単
一のデータフリップフロンプに合体することができる。

例えば前記転送要素の制御入力に対し適当なしきい値を
導入する如き適当な手段を講じた場合、転送要素８Ｔお
よび９１を介して転送すべき信号はそれぞれ転送要素８
８および９０だげから生ずるようにすることができる。

その他の場合にはフリップフロップ３９は同一状態に留
る。

これは第３図ａには図示しないが、端子８９における信
号は３元信号（０、■および高インピーダンス状態）と
し、第３の値即ち高インピーダンス状態の場合には転送
要素８７，８Ｂ、９０，９１はすべてが転送動作を行わ
ないようにすることができる。

一致または照合（マツチ）ビットはビット位置段４２に
蓄積する必要がある。

このビットは関連のワード位置において一致信号を許容
できる場合値″′１″を有し、その場合だけＡＮＤゲー
ト４６はＯＲゲート８６の出力信号Ｍ２を介して信号Ｍ
を送出することかできる。

信号Ｍはこのようにして出力端子４７上に形成され、そ
の結果一致の場合に遂行すべきメモリの機能を遂行する
必要が無くなる。

フリップフロップ４２は常時は状態゛０″にあり、これ
は一致が検出された場合（信号Ｍ２）、関連ワード位置
の内容を使用できることを意味する。

このフリップフロップ４２が状態′″Ｏｊｌにある場合
には、特に関連のワード位置はワード列の読取りに当り
既に読取られているから、該関連のワード位置は使用さ
れない。

フリップフロップ４２はセント入力端子４４およびリセ
ット入力端子４３を有する。

リセット入力端子４３におけるリセット信号（東端子φ
における同期クロック信号によって制御さへ次の３つの
条件即ち （１）一致が生起するワード列（少なくとも１フード）
の次のワードの読取りを制御する信号ＳＲが供給される
； （２） 一層高いランクのワードにつき一致信号Ｍが
存在せず、従って入力端子８１に論理値″Ｏｔｔが供給
される： （３）信号Ｍ２が関連のワードに対し値″１″を有する のすべてか満足された場合に発生する。

これら４つの信号はＡＮＤゲート４９を介して合成され
、このＡＮＤゲート４９は入力端子８１における直接先
行するワードからの信号により反転入力端子を介して作
動不能状態にすることができる。

多数のワード位置の逐次読取りに当り毎回法の対応ワー
ドのフリップフロップ４２が状態Ｗ Ｏｕに設定され、
従って一致が生起す−るワード列の別のワードに対して
も毎回上記条件（２）が満足される。

しかし指令信号ＳＲ（上記参照）に代え指令信号Ｒが与
えられた場合には、上記３つの条件は満足されなくなり
、フリップフロップ４２は同一状態に留る。

従って同一ワードを任意の回数だけ読取ることが可能に
なる。

指令信号ＳＲの場合には、多数のワード位置が最初信号
Ｍ＝１を送出することかできる。

その場合ＯＲゲート９９を介しＡＮＤゲート９４の出力
信号は（フリップフロップ４２の前記リセット以前に）
、動作モードＷＦＰにつき前述した如く端子８９におけ
る信号の低レベル値によって制御される転送要素８８゜
８１を介して転送された後、ワード位置段３６を付勢し
てライン３８においてデータを読取れるようにする。

第３図すは動作モードＳＲにつきインターフェース線８
２を介する順方向転送および返送転送を示す。

第３図すにおいて太い実線はフード列の第１ワードの読
取り動作を示し、破線は関連のワードがあたかもワード
列の第１ワードでなかったかの如くこのワードを読取る
動作を示す。

また、上述した所と相違して既知の多重照合分析装置形
順序発生器を使用することもできる。

その場合、入力端子４４におけるセット信号は、下記の
３つの条件のうち少なくとも一つの条件が満足されれば
、多分クロック信号によっても制御されて、発生する。

（１）ＯＲゲート８６の出力端子に一致信号が存在せず
、従ってフリップフロック３９が状態” １ ｊｊにあ
る場合ノリツブフロップ１４１からの一致信号が存在し
ないか、またはフリップフロップ３９が状態“０″にあ
る場合指令信号ＷＦＰが存在しない。

従ってこのリセット状態＋’３新たなキーワードが供給
されこのキーワードにつき不一致Ｍ１が存在する場合、
および関連するワード位置のデータが無効にされた場合
にも自動的に生ずる； （２） マスクレジスタへのマスクワードの読込みを
制御する付加的信号ＬＭが供給される。

新たなマスクワードが供給された場合、すべてのワード
位置はそのデータを出力するために再び使用可能となる
： （３）１個または複数個のワード位置における並列書込
みを制御する外部信号ＷＰが供給される。

その場合すべてのワード位置はそのデータを出力するた
め再び使用可能とする必要がある。

これらの状態は１個の反転入力端子を有するＯＲゲート
８０を介して達成される。

第３図の回路は→ｌを示すに過ぎない。

制御信号ＷＦＰ、ＣＰＭ、ＷＰ 、ＬＭ、ＳＲは、３ビ
ツトコードを供給されるデコーダ（図示せず）からの出
力信号として得ることができる。

指令信号ＳＲ，Ｒ，ＷＰおよびＬＭの実行に際しての波
形図は別途図示することはせず、その理由は、これら指
令信号は信号路において指令信号ＷＦＰおよびＣＰＭと
実際上一致し、極く僅かの逐次時間差を呈するに過ぎな
いからである。

第４図は本発明によるコンテント・アドレサブル・メモ
リにおいて使用するメモリセルの実施例を示す。

本例のメモリセルは１０個の外部接続部１〜１０と、１
２個のｎ−ＭＯＳ）ランジスタ１１〜２２を備える。

外部接続ライン８は例えば約５■の電源電圧ｖＤＤ に
結合し、外部接続ライン１０は図示の如く接地する。

トランジスタ１１゜１２．１５〜２２に対し若干異な
る形態で図示したトランジスタ１３，１４はディプリー
ション・トランジスタであり、これらディプリーション
・トランジスタはゲート電極およびソース電極の間の電
位差が零の場合にも導通する。

その他のトランジスタ１１，１２，１５〜２２はエンハ
ンスメント・トランジスタであり、ディプリーション・
トランジスタとは若干異なを形態で図示しである。

これらエンハンスメント・トランジスタはゲート電極お
よびソース電極間の電位差が零の場合非導通となる。

信号ＷＬ用のライン９および信号ＭＡ用のライン７は１
ワードのビットセルに共通であり、垂直ラインは複数の
ワードのピットセルを接続する。

トランジスタ１１〜１４はその帰還作用により１ビツト
に対する保持回路を構成する。

トランジスタ１２および１３の間の交さ接続ラインには
保持回路の状態を示す信号Ｘが発生する。

トランジスタ１１および１５の間の交さ接続ラインには
信号Ｘの反転値Ｘが発生する。

ライン対１／４には信号Ａ１．Ａ２が現われる。

休止状態においてはこれら２つの信号ＡＩ、Ａ２は共に
論理値″Ｏｎであり、その結果トランジスタ１９および
２２は遮断される。

従ってこの状態は、連想探索に当り関連のメモリセルが
マスクされることに対応する。

能動または作動状態においては信号Ａ１は短期間にわた
り値Ａとなる一方、信号Ａ２は短期間にわたり値λとな
り、これについては後で詳細に説明する。

ライン対２１５は常時は互に反対の値の信号Ｂ、πが現
われる。

ライン対３／６では両方に同一信号Ｓが現われる。

連想探索の場合信号源（図示せず）により値０を有する
信号ＷＬをライン９に供給しく値０はせいぜい１０分の
数ボルトである）、ライン２，３，５，６における信号
Ｂ、Ｂ、Ｓは任意の（ドツト・ケア）値を有する。

論理値″ｙ、ｌ”は５ボルトよりせいぜい１０分の数ボ
ルト低い電圧レベルに対応する。

信号ＷＬ＝Ｏは、必ずしも一定周波数を有しないクロッ
クパルス発生器として作動する回路によって発生する。

上記の場合すべてのワード位置をこのようにして付勢す
るのが普通である。

更に、連想探索に当りライン１にキービットＡを供給し
、かつこれと同時にライン４に対応反転値Ａを供給する
。

ＡＩ＝０であれば、トランジスタ１９が遮断状態に維持
され、Ａ２＝Ｏであれば、トランジスタ２２が遮断状態
に維持される。

Ａ１−１であればトランジスタ１９は導通する。

Ｘ＝０であれば直列接続トランジスタ１９および２０は
遮断状態になる。

後者の場合連想探索に対してはＡ２−０およびＸ＝１で
あり、従って直列接続トランジスタ２１および２２も遮
断状態となる。

信号ＭＡが現われるライン７は図示しないトランジスタ
により高い電圧に充電され、この論理状態は関連のビッ
トセルにつきＡ１＝Ａ＝ＸおよびＡ２−λ−Ｘなる状態
によって維持される。

一方、連想探索に当りＡＩ’＝Ｘ従ってＡ２’＝Ｘの場
合には、２組の直列接続トランジスタ１９／２０および
２１ ／２２の一方が導通状態になり、従って信号ＭＡ
が現われるラインＩは放電する。

２つのデータが一致した場合、ライン７における信号Ｍ
Ａはその高電圧を維持する。

信号ＭＡ用のライン７は１ワードのスヘてのビットに対
し毎回共通である。

このワードの信号ＭＡ用シラインが高電位に維持され、
従って第３図の信号Ｍ１が値′″１″を有するのは、関
連するキービットとの比較に際して考慮されるすべての
ビットにつき一致が起る場合だけである。

比較に際し少なくとも１ビツトが一致しない場合には、
ラインＩは放電し、信号Ｍ１の値は論理値″０”になる
。

上記の動作においてトランジスタ２０および２１は保持
回路の出力信号によって制御され、従って保持回路のデ
ータ内容は同一〇ものが維持される。

またライン１にはワード全体に対し１個の信号増幅器（
図示せず）を設けてレスポンス時間を増大するようにす
ることができ、この種の増幅器は既知である。

書込み動作の場合には、図示しない信号源により下記の
パターンの信号を発生するようにする。

ライン１および４における信号は低レベル値（ＡＩ＝Ａ
２＝０）を持続し、従ってトランジスタ１９および２０
も遮断状態を持続する。

ライン９（信号ＷＬ）、３および６（両方共信号Ｓ）は
すべてが高レベル信号を有する。

ライン２（信号Ｂ）および５（反転信号Ｂ）を介して所
望のデータが供給される。

従ってこの場合直列接続トランジスタ１９／２０および
２１／２２が遮断状態になる一方、直列接続トランジス
タ１５／１６および１７／１８は導通する。

その場合ＸおよびＸのデータはＢおよびものデ〒りにそ
れぞれ対応する。

書込み動作は信号ＷＬが低レベルになると終了し、その
結果保持回路の入力端は信号Ｂ、Ｂから分離される。

また分離はライン３，６における信号Ｓを低レベルにし
て実現することもできる。

代案として信号ＳおよびＷＬの両方を低レベルにして、
この遷移の際にある程度のタイミング誤差を許容するよ
うにすることができる。

読取り動作Ｒ，ＳＲの場合には、ビットセル毎に内容を
外部へ伝送する必要がある。

その場合ライン１（信号Ａ１）およびライン４（信号Ａ
２）には低レベル信号が生ずる。

従ってライン２（信号Ｂ）およびライン５（信号１）の
両方がライン９（信号ＷＬ）につき前述したのと同一態
様で関連のトランジスタ（図示せず）により高電圧に充
電される。

従ってライン９←信号ＷＬ）およびライン３／６（信号
Ｓ）が高電圧によって付勢される。

その結果、直列接続トランジスタ１５／１６および１７
／１８が導通する。

その場合保持回路のデータ内容に応じて２個のトランジ
スタ１１゜１２０一方が導通する。

従って関連のトランジスタに対し３個のトランジスタか
ら成る導通直列接続路が形成されるので、２個のライン
２，５の一方だけが放電する。

この場合対称制御の結果、読取りは非破壊形式で行われ
る。

更に、ライン２および５に対する充電トランジスタを適
切に構成配置した場合には、制限された制御電荷だけ使
用することが可能となり、かかる小さい擾乱に対しては
保持回路は安定である。

ライン３／６（信号Ｓ）は下記の機能を有する。

書込み動作は次の２つの状態において行うことができる
。

（ａ） データは単一の使用可能ワード位置に書込む
必要があり、マスクワードを完全に作動不能にすること
により全ワード長を使用する。

その場合信号Ｓは当該ワードのすべてのビット位置に対
し値ｆｉ ＩＩ＋となる； （ｂ） データは１個または複数個Ｃ≧１）の同時に
アドレス指定される各ワード位置の同一フィールドに毎
回書込む必要があり、即ち毎回キーフィールドに書込む
。

その場合信号Ｓは前記フィールドのビット位置に対して
だけ値″１″となる。

単一ワード位置における読取り動作または一連のワード
における逐次読取り動作の場合には、信号Ｓの値はキー
フィールドの外部のピント位置に対してだげ”１パにな
るようにする。

信号Ｓによるライン３，６の選択制御は第５図につき後
で説明する。

”並列書込み”（ＷＰ）動作を実行するため論理値Ａお
よびＢは集積回路内では等しくする他、論理値Ａおよび
Ｂも等しくする。

その実施例を第５図につき以下に説明する。

第５図は第４図につき上述した多数の制御信号を発生す
る回路の一例を示す。

この回路はメモリワード当り１ビット位置を制御するの
に好適である。

当該メモリの蓄積回路におけるｎピントのワード長に対
し第５図に示した回路をこの蓄積回路にｎ個設ける必要
がある。

第５図の回路は双方向データ接続部１０１，６個の制御
接続部ＬＭ、Ｒ。

ＳＲ、ＣＰＭ、ＷＰ 、ＷＦＰ （これらの意味につい
ては先に説明した）、および第４図に示した回路を制御
するための５個のデータ出力端子ＡＩ。

Ａ２．Ｂ、Ｂ、Ｓを備える。

更に第５図の回路は１マスクビツト用のマスクレジスタ
１０３と、３個のライン付勢−あ１１３，１１４，１１
５と、４個のＡＮＤゲート１０２，１０４，１０６゜１
１１と、４個のＯＲゲート１０５，１０７゜ｉｏｓ、１
１６と、インバータ１０９と、排他的論理和ゲート１１
０とを備える。

第５図において要素１００は１ビツト入カバソフアであ
り、要素１１２は１ビツト出力バツフアである。

この１ビツト出力バツフア１１２は“論理低レベル″状
態、“論理高レベル”状態および“高インピーダンスに
より終端された″状態を有する３値信号を送出する。

従ってデータ接続部１０１はデータの入出力端子として
使用することができる。

所要に応じ、バッファ１００，１１２は入出力端子１０
１における論理レベル（例えばＴＴＬレベル）を回路の
他の部分の論理レベル（例えばＭＯＳレベル）に応じて
変更するレベルシフト回路を備える。

マスクレジスタ１０３への読込みに当りＡＭＤゲート１
０２を作動可能ならしめるため信号ＬＭはＬＭ＝１とな
る。

マスクビットは端子１０１に供給され、入力バッファ１
００およびＡＮＤゲート１０２を介してマスクレジスタ
１０３に蓄積される（この場合１ビツト）。

マスクレジスタ１０３は下記の機能を有する。

（１）まず、マスクフィールドの内容即ち論理値！１０
１１または１“によってキーフィールドの大きさくサイ
ズ）を規定する。

マスクレジスタ１０３が論理値＋＋ １１＋を有する場
合、関連のピント位置はキーフィールドの一部を構成す
る（ＡＮＤゲート１０４および１０６は作動可能状態と
なり、かつＡＮＤゲート１１１はインバータ１０９を介
して作動不能状態となる）。

マスクレジスタ１０３が論理値！１０１１を有する場合
には、関連のビット位置はキーフィールドの一部を構成
しない（ＡＮＤゲート１０４゜１０６は作動不能状態に
なり、かつＡＮＤゲート１１１は作動可能状態になる）
。

ＡＮＤゲート１０４が論理値゛１″を送出した場合、端
子１０１におけるデータはライン付勢段１１３を介して
第４図のＡ１用ライン１に転送され、かつその反転デー
タがＡ２用ライン４に転送される。

この目的のためライン付勢段１１３はＡＮＤゲート１０
４の出力によって駆動できるライン増幅器を備え、ライ
ン増幅器は互に反対の論理値を有する出力を発生する。

説明を簡潔にするためここではライン増幅器の詳細は省
略する。

かくしてキーワードの何れのビットが比較に関与するか
が決定される。

かかる動作はＯＲゲート１０５，１１６を介して信号Ｃ
ＰＭ。

ＳＲ，Ｒ，ＷＰ（これらの意味は前述した通り）によっ
て開始させる。

一方、ＡＮＤゲート１０４が論理値＋ｌ Ｏｎを送出し
た場合には、出カラインＡＩ、Ａ２の両方に論理ｎ Ｏ
Ｔ＋信号が生ずる。

（２） またマスクレジスタ１０３のデータは書込み
動作の場合新たに書込むべきデータの範囲を規定する。

入力端子１０１に供給されたデータは入カバソファ１０
０を介してライン付勢段１１４に供給される。

ライン付勢段１１４は実際上ライン付勢段１１３と同一
構造を有する。

ＯＲゲート１０７が論理値ｕ Ｉ ＋＋を送出した場合
、ライン付勢段１１４は互に反対の値を有する信号Ｂ、
Ｂを送出する。

一方、ＯＲゲート１０７が論理値ｎ Ｏ＋＋を送出した
場合には、ラインＢおよび石はトランジスタ回路（図示
せず）により高レベル論理値に充電される。

このトランジスタ回路はライン付勢段１１４の一部を構
成しかつ第４図につき前述した機能を遂行するようにす
ることができる。

一方、ＯＲゲート１０７の出力論理信号Ｉ＋ １ ＋＋
は信号ＷＦＰの制御の下に発生し、第３図につき前述し
たように、不当なデータだけを含む１ワ一ド位置のみア
ドレス指定される。

この動作は、指令信号ＷＰの場合には、第３図につき前
述したワードポインター信号の制御の下に、マスクレジ
スタ１０３が論理値゛１′を有するビット位置だけに対
して行われる。

（３）更に指令信号ＳＲおよびＳはＯＲゲート１１６を
介してＡＮＤゲート１１１を作動可能状態にする。

従ってＡＮＤゲート１１１はキーフィールドにつきマス
キングが行われたビット位置の制御の下に論理値ｅｌ
１５１を送出する。

その理由は、マスクレジスタ１０３はこれらのビット位
置に対し論理値”０１１を送出し、この論理値ｎ Ｏ＋
＋がインバータ１０９において反転されるからである。

その場合出力バッファ１１２は信号Ｂ、Ｂを供給され、
出力端子１０１に単一信号を供給する。

この種の回路要素自体は既知である。

動作ＬＭ（マスク読込み）またはＷＰ （並列書込み）
が遂行される場合、信号ＲおよびＳＲは常に°゛０″に
等しくなるので、出力バッファ１１２は付勢されない。

信号ＬＭは全ワード幅にわたりマスクの読込みを制御し
、すべてのビット位置に対し端子１０１にデータ信号が
供給される。

信号ＷＦＰは全ワード幅にわたり書込みを制御し、すべ
てのビット位置に対しライン付勢段１１４および１１５
が付勢される。

その場合ライン付勢段１１５は高レベル信号Ｓを送出す
る。

信号ＷＰはマスクレジスタ１０３の内容を介してワード
幅の一部における書込みを制御する。

マスクレジスタ１０３が論理値Ｎ １ ＋１を有する場
合、インバータ１０９は論理値＋１０ ＋＋を送出し、
排他的論理和ゲート１１０は等しくない２つの信号を供
給されるので、その出力信号によりライン付勢段１１５
が（ＯＲゲート１０８を介して）付勢されて論理値ｎ
、 ＋＋を送出する。

従って書込みはワード位置のマスクされない部分（即ち
キーフィールド）において行われる。

一方、書込み指令信号が存在しない場合（ＷＰ−ＷＦＰ
＝０）、マスクされたビット位置即ち優勢なキーフィー
ルドの外部に配置されたビット位置だけに対しライン付
勢段１１５がインバータ１０９を介して付勢される。

またこれらのビット位置に対してはＡＮＤゲート１１１
も作動可能状態となり、信号ＳＲまたはＲの制御の下に
出力バッファ１２が付勢される。

一層大形のコンテント・アトレザプル・メモリの構成例
を第６図につき以下に説明する。

集積回路として構成した小形メモリ即ちメモリチップは
、第３および５図につき上述したすべてのビットセル、
マスクレジスタおよび制御機能を同一基板上に備えてい
る。

従って該回路は１個のクロック入力端子、当該゛チップ
″において解読される３ビツトオペレーシヨンコード用
の３個の入力端子、シーケンス入力端子８９（シーケン
ス入力は該チップ上でクロック信号から導出するように
することができる）、電源接続用端子、および各ビット
位置につき１個宛段げた接続端子１０１を備える。

すべての要素が１チツプ上に配設されるから、転送要素
８７，８８，９０，９１を含む分離回路は著しく簡単化
するかまたは省略することさえできる。

４０個のピンを有する集積回路には例えば３２ビツト・
ワードを収納することができる。

これらワードの数自体は任意に選定することができる。

しかしモジュール拡張という理由のためワード長および
ワード数宛結合することができユニットが必要になる。

第６図に示した構成では２つの形式の集積回路を備える
。

まず、第６図には、それぞれが１６ビツトのワード位置
を１６個含むことができるメモリチップ１２０〜１３５
を示す。

従ってメモリ全体では６４ビツトのワードを６４個含み
、従って各ワード位置は４個の個別の集積回路例えば集
積回路１２０，１２１．１２２゜１２３にわたって分配
される。

これらの回路のそれぞれがコンテント・アドレサブル・
メモリの２５６ビツト位置と、１ビツトマスクレジスタ
を含む第５図に示した回路を１６個と、各ワード位置に
対し制御回路１３６，１３７の側に配設する転送要素９
０，８７と、制御回路１３６，１３７とは反対側に配設
する転送要素９１．８８とを備える。

回路１２３０１次側を制御回路１３６の出力側に接続す
るのと同一態様で、回路１２２を回路１２３の２次側に
接続する。

原理的には、異なる状態、即ち゛比較に当り内容につき
すべてのビットが対応する状態″および゛比較した２つ
のワードの単一ビット位置が相違する状態″が適切に識
別される限りワード長は制限されない。

これは信号ＭＡ用のライン７（第４図）にそれぞれ再生
増幅器を設けることによって実現することができる。

回路１２０，１２４，１２８，１３２のワード位置の対
応ビット位置は第５図のビット毎のライン１０１を介し
て相互に接続する。

その場合１６Ｘ１６ビツトの各回路は１６個のデータラ
イン１０１．第３図のインターフェース線を通過する１
６個のライン、オペレーションコート用の３個のライン
、電源接続用の２個のライン、１個のクロックライン、
ライン８９を備え、４０ピン・パッケージでは特定の目
的のため１個のピンを残しておく。

この場合制御機能は２個の別個の集積回路１３６．１３
７に集中化され、各回路は６４ビツトのワード３２個に
つき作動する。

従って各制御回路は第３図の右半分に示した回路を３２
個備える。

３２個のワードラインの他これら制御回路はそれぞれが
オペレーションコードを供給される３個のピン、１個の
クロック入力端子、２個の電源入力端子並に転送入力端
子８１および転送出力端子１４０を備え、従って同様に
４０ピン・パッケージで十分である。

その場合端子８９における信号は（例えば、毎回供給さ
れるクロックパルスによって、当該チップ上に配設され
多重（マルチプル）クロックパルスを発生する補助クロ
ックパルス発生器の１サイクルを開始させるようにする
という態様で９クロツクパルスから導出する。

この種のクロックパルス発生器自体は既知である。

第６図では図面を簡単にするためメモリチップのワード
ラインおよびビットラインだけを示した。

更に、制御回路チップ１３６，１３７のワードライン（
線図的ニ）、オペレーションコートライン（ＯＰＣ）、
クロックライン（ＣＩ）および転送ライン１８１．１４
０だけを示した。

【図面の簡単な説明】

第１図はコンテント・アドレサブル・メモリの基体動作
原理説明図、第２図はコンテント・アドレサブル・メモ
リの簡単な例を示すブロック図、第３図はコンテント・
アドレサブル・メモリにおける１ワード位置当りの論理
作動装置の実施例を一部をブロックで示す回路図、第３
図ａおよびｂは第３図の作動説明図、第４図は本発明の
コンチン１゛・アドレサブル・メモリにおいて使用する
メモリセルの実施例を示す回路図、第５図は第４図で使
用する種々の制御信号を発生する回路の実施例を一部を
ブロックで示す回路図、第６図は、層大形のコンテント
・アドレサブル・メモリの実施例を示すブロック図であ
る。 １〜１０・・・・・・外部接続部、１１，１２，１５〜
２２・・・・・・エンハンスメント・トランジスタ、１
３゜１４・・・・・・ティプリージョン・トランジスタ
、３０・・・・・・メモリ、３１・・・・・・マスクワ
ード、３２・・・・・・ワードセクション、３３・・・
・・・キーフィールド、３４°°°°°°データフイー
ルド、３５・・・・・・キーワード、３６・・・・・・
実際のビット位置段、３７・・・・・・キー／マスクお
よびデータ入力端子、３８・・・・・・データ出力端子
、３９・・・・・・フリップフロップ、４０・・・・・
・リセット入力端子、４１・・・・・・セット入力端子
、４２・・・・・・フリップフロップ、４３・・・・・
・リセット入力端子、４４・・・・・・セット入力端子
、５０・・・・・・マトリックス、５１．５３，５５，
５７・・・・・・データ入力ライン、５２．５４，５６
，５８・・・・・・マスクビット人力ライン、５９，６
Ｌ６３，６５・・・・・・ワード選択ライン、６０，６
２，６４，６６・・・・・・信号伝送ライン、６７．６
８，６９，７０・・・・・・データ出力ライン、７１・
・・・・・４ビツトマスクレジスタ、７２・・・・・・
入出力段、７３・・・・・・４ビツト双方向データバス
ライン、７６・・・・・・入力ライン ８１・・・・・
・転送入力端子、８２・・・・・・インターフェース線
、８７，８８・・・・・・転送要素、８９・・・・・・
シーケンス入力端子、９０゜９１・・・・・・転送要素
、１００・・・・・・１ビット入カバンファ、１０１・
・・・・・双方向データ接続部、１０３・・・・・・マ
スクレジスタ、１１０・・・・・・排他的論理和ゲート
、１１２・・・・・・１ビツト出力バツフア、１１３゜
１１４．１１５・・・・・・ライン付勢段、１２０〜１
３５・・・・・・メモリチップ、１３６，１３７・・・
・・・制御回路、１４０・・・・・・転送出力端子。

Claims (1)

1. 【特許請求の範囲】 １ キーワードを入力する第１入力端、該入力キーワー
   ドの一部をマスキングにより選択的に作動不能にするた
   めマスクワードを入力する第２入力端、ワード位置に蓄
   積したデータワードを出力する出力端、キーワードのマ
   スクされない部分をワード位置に蓄積したデータワード
   の対応部分と比較する第１装置、およびワード位置毎に
   前記第１装置によって検出した一致を指示し、一致が生
   起したワード位置からデータを出力するため前記出力端
   を作動可能ならしめる第２装置を備えるワード編成形コ
   ンテント・アドレサブル・メモリにおいて、前記第２装
   置が、各ワード位置当りに０妥当な″状態および”不当
   な″状態を有し、当該ワード位置に蓄積したワードの妥
   当性を選択的に指示する妥当性指示装置を備え、かつ各
   ワード当りに゛一致″状態および”不一致″状態を有す
   る一致指示装置を備え、前記妥当性指示装置は関連する
   ワード位置のビット位置として作動し、従ってメモリが
   妥当なワード位置内容につきアドレス指定された場合前
   記“不当な″状態には、”一致″信号の効果的供給のた
   め関連する一致指示装置の作動を阻止するようにし、各
   妥当性指示装置が、外部から供給されるスイッチ信号に
   より各妥当性指示装置も一方の状態または他方の状態へ
   選択的に設定するスイッチ入力端子を備える如く構成し
   たことを特徴とするワード編成形コンテント・アドレサ
   ブル・メモリ。 ２、特許請求の範囲第１項記載のメモリにおいて、メモ
   リの一部を空き状態にし、１個または複数個のワード位
   置の一致指示装置からの一致信号の制御の下に前記１個
   または複数個のワード位置の妥当性指示装置な゛不当な
   ″状態へ切替える第３装置を設けたことを特徴とするメ
   モリ。 ３ 特許請求の範囲第１または２項記載のメモリにおい
   て、少なくとも２個の能動“一致″信号が同時に発生し
   た場合関連するワード位置の処理順序を規定する多重照
   合分析装置（マルチプル・マツチ・レゾルバ）を設け、
   ワード位置にデータワードを書込むため妥当性指示装置
   のデータに対応するビット位置だけマスクワードによっ
   てマスクされない状態に維持して、“不当な″状態にお
   いて関連する一致指示装置を゛一致″状態になるよう制
   御し、然る後前記多重照合分析装置により、一致信号を
   付与された単一ワード位置に対する書込みイネイブル信
   号を制御する如く構成したことを特徴とするメモリ。 ４ 特許請求の範囲第３項記載のメモリにおいて、前記
   多重照合分析装置からの順序信号の制御の下に、前記順
   序信号によって指示されたワード位置に対する一致指示
   装置を“不一致″状態へ切替えて、読取り指令信号が供
   給された場合ワード位置のデータを前記出力端へ一回だ
   け供給させる第４装置を設けたことを特徴とするメモリ
   。 ５ 特許請求の範囲第１〜４項中の一項に記載のメモリ
   において、一致指示装置からの有効な一致信号の制御の
   下に、優勢なマスクワードによってマスクされない関連
   ワード位置のビット位置に対し所定データを書込む第５
   装置を設けたことを特徴とするメモリ。 ６ 特許請求の範囲第５項記載のメモリにおいて、前記
   第５装置が、少なくとも２個のワード位置の一致指示装
   置から同時に発生する有効一致信号の制御の下に、優勢
   なマスクワードによってマスクされない関連フード位置
   のピント位置に対し所定のデータを書込む如く構成した
   ことを特徴とするメモリ。 ７ 特許請求の範囲第１〜６項中の一項に記載のメモリ
   において、マスクワード用のマスクレジスタを設け、そ
   のマスクされないデータ位置により前記第１装置をピン
   ト宛付勢し、かつそのマスクデータ位置により前記出力
   端をピント宛付勢する如く構成したことを特徴とするメ
   モリ。 ８ 特許請求の範囲第１〜６項中の一項に記載のメモリ
   において、該メモリが集積回路として構成され、かつマ
   スクワード用のマスクレジスタを備え、その出力端子を
   前記第１装置、前記第１入力端、前記第２入力端、前記
   出力端に接続し、ワード位置に蓄積すべきデータワード
   の入力用入力端子をビット位置当りに共通のビンを介し
   てデータバスラインに接続する如（構成したことを特徴
   とするメモリ。 ９ 特許請求の範囲第８項記載のメモリにおいて、ｍビ
   ットのデータワードｎ個および対応する長さの関連する
   マスクワードを蓄積する別個の集積回路を備え、前記別
   個の集積回路が、前記データバスラインに対するｍ個の
   接続部に加えて、それぞれ別個のワードと、関連しかつ
   ワード当りの一致信号用に使用されるｎ個の接続部、外
   部接続部として電源用端子、該回路におけるデコーダを
   付勢するためモード選択信号を供給される少なくとも３
   個の接続部、およびクロンク信号を供給される接続部を
   備える如く構成したことを特徴とするメモリ。 １０ 特許請求の範囲第９項記載のメモリにおいて、
   前記ｎ個の接続部により前記回路から一致信号を移送し
   かつ前記回路へポインタ信号を移送するようにし、前記
   ｎ個の接続部が、導通方向を交番方式で決定するための
   制御端子を設けた単方向素子を備え、ｎ個の単方向素子
   の制御端子をすべて相互接続して前記回路の単一外部接
   続部を形成する如く構成したことを特徴とするメモリ。