JPS5850352B2 - electronic musical instruments - Google Patents

electronic musical instruments

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JPS5850352B2
JPS5850352B2 JP52156082A JP15608277A JPS5850352B2 JP S5850352 B2 JPS5850352 B2 JP S5850352B2 JP 52156082 A JP52156082 A JP 52156082A JP 15608277 A JP15608277 A JP 15608277A JP S5850352 B2 JPS5850352 B2 JP S5850352B2
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JP
Japan
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signal
gate
output
key
envelope
Prior art date
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Application number
JP52156082A
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Japanese (ja)
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JPS5487520A (en
Inventor
晧 中田
「のり」夫 富沢
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Nippon Gakki Co Ltd
Original Assignee
Nippon Gakki Co Ltd
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Publication date
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  • Electrophonic Musical Instruments (AREA)

Description

【発明の詳細な説明】 この発明は電子楽器に関し、特にコード化された鍵情報
を用いて発生楽音の制御を行なう電子楽器において、該
鍵情報を利用して演算処理を行なうことによりグリツサ
ンド効果が容易に得られるようにした電子楽器に関する
ものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electronic musical instrument, and particularly to an electronic musical instrument that uses coded key information to control generated musical tones, and uses the key information to perform arithmetic processing to achieve a glitsando effect. This invention relates to an electronic musical instrument that can be easily obtained.

A 従来技術の説明 近年、電子技術の急速な発達に伴なって種々の電子楽器
が開発されており、電子楽器に代表される電子オルガン
は、多くの音色および各種効果音が得られることから楽
音としての表現が豊かに出せ、初心者でも比較的容易に
演奏できる楽器として広く愛用されている。
A. Description of the Prior Art In recent years, with the rapid development of electronic technology, various electronic musical instruments have been developed. Electronic organs, which are typified by electronic musical instruments, are capable of producing many tones and various sound effects. It is widely used as an instrument that allows for a rich range of expression, and is relatively easy to play, even for beginners.

第1図はデジタル構成の電子楽器の一例を示すブロック
図であって、特にコード化された鍵情報を利用して楽音
波形を記憶した波形メモリを読み出すことにより楽音を
発生させるようにした波形メモリ読出し方式の電子楽器
の構成を示すブロック図である。
FIG. 1 is a block diagram showing an example of an electronic musical instrument with a digital configuration, in particular a waveform memory that generates musical tones by reading out a waveform memory that stores musical sound waveforms using encoded key information. FIG. 1 is a block diagram showing the configuration of a read-out type electronic musical instrument.

同図において、1は鍵盤部に設けられたキースイッチ回
路、2はキーアサイナ、3は周波数情報メモリ、4はア
キュムレータ、5は波形メモリ、6は乗算器、7はサウ
ンドシステム、8はエンベロープ波形発生器をそれぞれ
示す。
In the figure, 1 is a key switch circuit provided in the keyboard section, 2 is a key assigner, 3 is a frequency information memory, 4 is an accumulator, 5 is a waveform memory, 6 is a multiplier, 7 is a sound system, and 8 is an envelope waveform generator. Each vessel is shown.

キーアサイナ2は、鍵盤部に配置されたキースイッチ回
路1の各鍵にそれぞれ対応したキースイッチのオンまた
はオフ動作を検出し、押鍵操作された鍵を識別する鍵情
報(地下キーデータKDと称す。
The key assigner 2 detects the on or off operation of the key switch corresponding to each key of the key switch circuit 1 arranged in the keyboard section, and uses key information (referred to as underground key data KD) to identify the pressed key. .

このキーデータKDは複数ビットのコード信号である。This key data KD is a multi-bit code signal.

)を同時最大発音数(例えば12音)に対応した発音チ
ャンネルのいずれかに割当てる。
) is assigned to one of the sound generation channels corresponding to the maximum number of simultaneous sounds (for example, 12 sounds).

このキーアサイナ2は、各チャンネルに対応する記憶位
置に押下鍵を表わすキーデータKDを記憶し、各チャン
ネルに記憶したキーデータKDを時分割的に順次出力す
るとともに、該キーデータKDを記憶保持する。
This key assigner 2 stores key data KD representing a pressed key in a storage location corresponding to each channel, sequentially outputs the key data KD stored in each channel in a time-sharing manner, and also stores and retains the key data KD. .

したがって、鍵盤部において同時に複数の鍵が押下され
ている場合には、各押下鍵を表わすキーデータKDはそ
れぞれ別個のチャンネルに発音割当てされ、各チャンネ
ルに対応する記1意位置には該割当てられた鍵を表わす
キーデータKDが記憶される。
Therefore, when multiple keys are pressed at the same time on the keyboard section, the key data KD representing each pressed key is assigned to a separate channel, and the unique position corresponding to each channel is assigned the key data KD representing each pressed key. Key data KD representing the key is stored.

そして、この各記憶位置は例えば循環型シフトレジスタ
によって構成されている。
Each storage location is constituted by, for example, a circular shift register.

したがって、キーアサイナ2において発音割当てされた
押下鍵を表わすキーデータKD(すなわち前記シフトレ
ジスタに記憶されたキーデータ)は、割当てられたチャ
ンネルの時間に一致して順次時分割的に出力される。
Therefore, the key data KD representing the pressed keys assigned to be sounded by the key assigner 2 (that is, the key data stored in the shift register) is sequentially output in a time-division manner in accordance with the time of the assigned channel.

また、キーアサイナ2は押下鍵が発音割当てされたチャ
ンネルにおいて、発音がなされるべきであることを表わ
す第2図aに示すエンベロープスタート信号ESを各チ
ャンネル時間に同期して時分割的に出力する。
Further, the key assigner 2 time-divisionally outputs an envelope start signal ES shown in FIG. 2a, which indicates that sound should be generated in the channel to which the pressed key is assigned to sound, in synchronization with the time of each channel.

さらに、キーアサイナ2は各チャンネルに発音割当てさ
れた鍵が離鍵されると、発音が減衰状態となるべきこと
を表わす第2図すに示すディケイスタート信号DSを各
チャンネル時間に同期して時分割的に出力する。
Furthermore, the key assigner 2 time-divisionally transmits a decay start signal DS shown in FIG. output.

これらの信号ES、DSは発生楽音に対する振幅エンベ
ロープ制御(発音制御)のためにエンベロープ波形発生
器8において利用される。
These signals ES and DS are used in the envelope waveform generator 8 for amplitude envelope control (sound generation control) for the generated musical tone.

更に、キーアサイナ2ではエンベロープ波形発生器8か
らそのチャンネルにおけるネ*発音が終了(ディケイが
終了)したことを表わす第2図Cに示すディケイ終了信
号DFを入力し、この信号DFに基いて当該チャンネル
に関する各種記憶をクリアしてその後の新たな押下鍵の
割当て処理のため待機状態となる。
Furthermore, the key assigner 2 receives from the envelope waveform generator 8 the decay end signal DF shown in FIG. After clearing various memories related to the key press, the CPU enters a standby state for subsequent assignment processing of a new key to be pressed.

このためキーアサイナ2は上記ディケイ終了信号DFに
基づきlタイムスロット時間のパルス幅を有する第2図
dに示すクリア信号CCを出力してエンベロープ波形発
生器8の当該チャンネルの内容をクリアする。
Therefore, the key assigner 2 outputs the clear signal CC shown in FIG. 2d having a pulse width of l time slot time based on the decay end signal DF to clear the contents of the corresponding channel of the envelope waveform generator 8.

なお、上記各信号ES、DS、DF、CCは各チャンネ
ル時間毎に時分割で発生されるものであるが、第2図で
は便宜上あるチャンネル時間だけを取り出して示しであ
る。
The signals ES, DS, DF, and CC are generated in a time-division manner for each channel time, but in FIG. 2, only a certain channel time is shown for convenience.

周波数情報メモリ3は、キーアサイナ2から時分割的に
順次出力されるキーデータKDを入力としてそれぞれに
対応する、例えば第1表に示すような周波数情報数値F
を出力するメモリである。
The frequency information memory 3 inputs the key data KD sequentially outputted from the key assigner 2 in a time-sharing manner and stores corresponding frequency information values F as shown in Table 1, for example.
This is a memory that outputs .

なお、この周波数情報メモリ3に記憶されている数値F
は第1表の場合15ビツトであり、1ビツトが整数部で
他の14ビツトが小数部で表わされる。
Note that the numerical value F stored in this frequency information memory 3
is 15 bits in Table 1, with 1 bit representing the integer part and the other 14 bits representing the decimal part.

この第1表におけるF数は2進数で表わされる数値Fを
io進数に変換して示したものである。
The F numbers in Table 1 are the numerical values F expressed in binary notation converted to io notation.

このようにして、周波数情報メモリ3から各チャンネル
時間毎に時分割的に出力される各押下鍵の音高に対応し
た周波数情報数値Fはアキュムレータ4に入力される。
In this way, the frequency information value F corresponding to the pitch of each pressed key, which is output from the frequency information memory 3 in a time-division manner for each channel time, is input to the accumulator 4.

アキュムレータ4は、周波数情報数値Fを各チャンネル
毎にクロックパルスφのタイミングで加算する加算器と
当該チャンネルの次回の加算時まで12タイムスロツト
(同時最大発音数に対応)間にわたって上記加算器の加
算結果を保持するための12ステ一ジ分の一時記憶回路
とを備えている。
The accumulator 4 includes an adder that adds the frequency information value F for each channel at the timing of the clock pulse φ, and an adder that adds the frequency information value F for each channel at the timing of the clock pulse φ. It is equipped with a temporary storage circuit for 12 stages to hold the results.

したがって、アキュムレータ4からは、各チャンネル時
間毎に該チャンネルに割当てられた周波数情報数値Fを
順次加算した累算値q F (q−1p2.3・・・・
・・)が出力されることになる。
Therefore, from the accumulator 4, the accumulated value q F (q-1p2.3...
) will be output.

このようにして発生されたアキュムレータ4の出力(累
算値qF)は、所望楽音1波形の順次サンプル点振幅値
を記憶している波形メモリ5に供給されて該波形メモリ
5の読み出し制御が行なわれる。
The output of the accumulator 4 (cumulative value qF) generated in this way is supplied to the waveform memory 5 which stores the amplitude values of sequential sample points of the waveform of one desired musical tone, and the readout of the waveform memory 5 is controlled. It will be done.

波形メモリ5から各チャンネル毎に順次読み出される楽
音波形MWは、乗算器6においてエンベロープ波形発生
器8から出力されるアタック、ディケイおよびサスティ
ン等のエンベロープ制御波形信号EWと乗算されて振幅
エンベロープが付与された楽音波形MW’がサウンドシ
ステム7に出力される。
The musical sound waveform MW sequentially read out for each channel from the waveform memory 5 is multiplied by an envelope control waveform signal EW such as attack, decay, and sustain outputted from an envelope waveform generator 8 in a multiplier 6 to give an amplitude envelope. The musical sound waveform MW' is output to the sound system 7.

この音量エンベロープが付与された楽音波形MW’は、
フィルタ、アンプ、スピーカ等からなるサウンドシステ
ム7において演奏音として発音される。
The musical sound waveform MW' given this volume envelope is:
A sound system 7 consisting of a filter, an amplifier, a speaker, etc. produces a performance sound.

したがって、サウンドシステム7から押下鍵に対応して
周波数情報メモリ3から読み出される周波数情報数値F
によって決定される周波数(音高)で、かつ波形メモリ
5に記憶された波形形状(音色)の楽音が発生されるこ
とになる。
Therefore, the frequency information value F read out from the frequency information memory 3 in response to the pressed key from the sound system 7
A musical tone is generated at the frequency (pitch) determined by and the waveform shape (timbre) stored in the waveform memory 5.

なお、このように押下鍵を表わすキーデータKDに対応
した周波数情報数値Fをアキュムレータで順次累算し、
この累算出力をアドレス信号として所望楽音1波形が記
憶された波形メモリを読み出して楽音波形を得る構成の
電子楽器は、例えば特願昭48−41964号(特開昭
49130213号)明細書において詳細に説明されて
いるので、その各部の詳細説明は省略する。
In this way, the frequency information value F corresponding to the key data KD representing the pressed key is accumulated sequentially in an accumulator,
An electronic musical instrument configured to read out a waveform memory in which one waveform of a desired musical tone is stored using this accumulated output as an address signal to obtain a musical sound waveform is described in detail in, for example, the specification of Japanese Patent Application No. 48-41964 (Japanese Unexamined Patent Publication No. 49130213). , so a detailed explanation of each part will be omitted.

このような構成による電子楽器は、前述したように電子
的な手段によって楽音を形成するものであるために、簡
単な構成で自然楽器に近い音から電子楽器特有な音まで
種々の音が簡単な演奏操作で得られ広く使用されるよう
になって来た。
As mentioned above, electronic musical instruments with such a configuration form musical tones by electronic means, so they have a simple configuration and can easily produce a variety of sounds, from sounds close to those of natural instruments to sounds unique to electronic instruments. It can be obtained through musical performance operations and has come to be widely used.

この場合、この電子楽器においても自然楽器において用
いられているグリツサンド効果を付加することによって
演奏効果をさらに向上させることが強く要望されるよう
になってきた。
In this case, there has been a strong desire to further improve the performance effect of electronic musical instruments by adding the glissando effect used in natural musical instruments.

B 従来技術の欠点 しかしながら、上述したような電子楽器において楽音の
音高が順次階段状に変化して行くグリツサンド効果を得
ようとすると、鍵盤部の各部を順次一定速度で打鍵しな
ければならず、その演奏は極めて複雑なものとなり、特
に比較的早いグリツサンド演奏を行なう場合には高度な
テクニックを必要としていた。
B. Disadvantages of the Prior Art However, in order to obtain the glitsand effect in which the pitch of musical tones changes step by step in the electronic musical instrument described above, each part of the keyboard must be struck in sequence at a constant speed. The performance became extremely complex, requiring a high level of technique, especially when playing relatively fast gritsandos.

Cこの発明の目的および概要説明 この発明は、上述した従来の欠点に鑑みなされたもので
、その目的とするところは、コード化された鍵情報を用
いて発生楽音の音高制御を行なう電子楽器において、押
下鍵音高から所定音和船れた音高までの音域範囲にわた
って音高が半音ずつ順次変化するグリツサンド効果音が
自動的に得られる電子楽器を提供することである。
C. Object and Overview of the Invention The present invention was made in view of the above-mentioned drawbacks of the conventional art, and its object is to provide an electronic musical instrument that controls the pitch of generated musical tones using encoded key information. To provide an electronic musical instrument that automatically produces a glitsando sound effect in which the pitch changes sequentially by semitone over a range of pitches at a pitch a predetermined pitch from the pitch of a pressed key.

このため、この発明においては、グリツサンドのスピー
ドを決定するグリッサンドテンポコントロール信号を押
鍵開始時から順次カウントし、そのカウント値が所定値
に達するまで該カウント値を押下鍵の鍵情報(キーデー
タ)に順次加算することによって発生楽音の音高が自動
的に変化するグリツサンド効果音を得るようにしたもの
である。
Therefore, in the present invention, the glissando tempo control signal that determines the speed of the glissando is counted sequentially from the start of the key press, and the count value is kept as the key information (key data) of the pressed key until the count value reaches a predetermined value. By sequentially adding , a glitsand sound effect in which the pitch of the generated musical tone automatically changes can be obtained.

以下、図面を用いてこの発明による電子楽器を詳細に説
明する。
Hereinafter, the electronic musical instrument according to the present invention will be explained in detail using the drawings.

D この発明の構成および動作説明 ■ この発明の構成説明 第3図はこの発明による電子楽器の一実施例を示すブロ
ック図であって、第1図と同一部分は同一記号を用いて
その説明を省略する。
D Explanation of the configuration and operation of the present invention■ Explanation of the configuration of the present invention Fig. 3 is a block diagram showing an embodiment of the electronic musical instrument according to the present invention, and the same parts as in Fig. 1 will be explained using the same symbols. Omitted.

この実施例において、鍵盤部の各部を表わすキーデータ
KDは、音高を示す7ビツトのキーコードKC(KC1
〜KC7)と鍵盤を示す2ビツトの鍵盤コードに1.
K2の計9ビットによって構成されている。
In this embodiment, key data KD representing each part of the keyboard section is a 7-bit key code KC (KC1
~KC7) and the 2-bit keyboard code indicating the keyboard.
It is composed of a total of 9 bits of K2.

そして、この7ビツトのキーコードKCによって表わさ
れる各コードの内容(10進表示)「0〜127」には
、第2表に示す各音高がそれぞれ割当てられている。
Each pitch shown in Table 2 is assigned to the contents of each code (in decimal notation) "0 to 127" represented by this 7-bit key code KC.

ただし、鍵盤部には実際61鍵しか設けられていないた
めに、キーアサイナ2′から出力されるキーコードEC
は10進表示で「25〜85J(C1〜C6の音高)を
表わすのみであり、「25〜85」以外のキーコードK
Cは後述するグリツサンド制御部10において形成され
るものである。
However, since the keyboard section actually has only 61 keys, the key code EC output from the key assigner 2'
only represents "25-85J (pitch of C1-C6)" in decimal notation, and key code K other than "25-85"
C is formed in the glit sand control section 10, which will be described later.

また、2ビツトの鍵盤コードに1.に2は、上鍵盤下鍵
盤およびペタル鍵盤の鍵盤種類を示すものであって、第
3表に示すように、割当てられている。
Also, 1. is added to the 2-bit keyboard chord. 2 indicates the keyboard types of the upper keyboard, lower keyboard, and petal keyboard, which are assigned as shown in Table 3.

なお、この実施例におけるキーアサイナ2′は前述の第
1図におけるキーアサイナ2と同様の動作を行なうもの
で、キースイッチ回路1の各部にそれぞれ対応したキー
スイッチのオンまたはオフ動作を検出し、オン動作され
たキースイッチ、すなわち押鍵操作された鍵を表わす上
述のキーデータKD(キーコードKC,鍵盤コードに1
.に2 )を同時最大発音数(この実施例では12音)
に対応した発音チャンネルのいずれかに割当てる。
The key assigner 2' in this embodiment performs the same operation as the key assigner 2 shown in FIG. The above-mentioned key data KD (key code KC, 1 in the keyboard code) represents the key switch that was pressed, that is, the key that was pressed.
.. 2) to the maximum number of simultaneous notes (12 notes in this example)
Assign to one of the corresponding pronunciation channels.

この場合、キーアサイナ2′から出力される各種信号E
S 、DS 、CCは、エンベロープ波形発生器8′に
直接送出されず後述するグリツサンド制御部10でグリ
ツサンド効果音発音のために適宜処理されてエンベロー
プ波形発生器8′に供給される。
In this case, various signals E output from the key assigner 2'
S, DS, and CC are not directly sent to the envelope waveform generator 8', but are appropriately processed in a glissand control section 10, which will be described later, to produce a glissand effect sound, and then supplied to the envelope waveform generator 8'.

またエンベロープ波形発生器8′から送出されるディケ
イ終了信号DFもグリツサンド制御部10を介してキー
アサイナ2′に供給されるようになっている。
Further, the decay end signal DF sent from the envelope waveform generator 8' is also supplied to the key assigner 2' via the glissand control section 10.

このキーアサイナ2′の具体例としては、例えば本願出
願人が先に出願して出願公開されている特願昭47−1
25514号、特開昭49−84216号、発明の名称
「キーアサイナ」に示されるものを用いることができる
A specific example of this key assigner 2' is, for example, Japanese Patent Application No. 47-1, which was previously filed and published by the applicant of the present application.
25514, Japanese Unexamined Patent Publication No. 49-84216, and the title of the invention "Key Assigner" can be used.

この場合、この実施例のエンベロープスタート信号BS
は上記出願の信号ESに、ディケイスタート信号DSは
信号DISに、クリヤ信号CCは信号CCにそれぞれ対
応している。
In this case, the envelope start signal BS of this embodiment
corresponds to the signal ES of the above application, the decay start signal DS corresponds to the signal DIS, and the clear signal CC corresponds to the signal CC.

また、周波数情報メモリ3′には、前記第2表に示すキ
ーコードKCの内容に対応して音高C,からC9に対応
する周波数情報数値Fが記憶されている。
Further, frequency information values F corresponding to pitches C to C9 are stored in the frequency information memory 3' in accordance with the contents of the key code KC shown in Table 2 above.

さて、第3図において、10はグリツサンド効果音を得
るためにキーアサイナ2′から出力されるキーデータK
DのキーコードKCを順次増加または減少する方向に変
化させてキーコードKC’として出力するとともに、キ
ーアサイナ2′とエンベロープ波形発生器12間の各種
制御信号(ES、DS。
Now, in FIG. 3, 10 is the key data K output from the key assigner 2' to obtain the glitsand sound effect.
The key code KC of D is sequentially changed in an increasing or decreasing direction and output as a key code KC', and various control signals (ES, DS) between the key assigner 2' and the envelope waveform generator 12 are output.

CC,DF)を制御するグリツサンド制御部である。CC, DF) is a glit sand control section.

そして、このグリツサンド制御部10には、発生される
グリツサンド効果音の態様を制御するグリツサンドスイ
ッチ10a、レピートスイッチ10b、トランケートス
イッチ10c。
The glissando control section 10 includes a glissand switch 10a, a repeat switch 10b, and a truncate switch 10c that control the form of the glissando sound effect to be generated.

アップスイッチ10d1チヨツプスイツチ10eの各出
力がそれぞれ入力されている。
The respective outputs of the up switch 10d1 and the chop switch 10e are inputted.

そして、グリツサンド制御部10は上記各スイッチ10
a〜10eによって第4表に示すグリツサンド効果音の
発音制御動作を行なうように構成されている。
The glitsand control section 10 includes each of the above-mentioned switches 10.
A to 10e are configured to perform the sound generation control operation of the glit sand effect sound shown in Table 4.

そして、これらの各スイッチ10a〜10eはそれぞれ
独立して制御することができるために、5個のスイッチ
10a〜10eを用いて24+1=17通りの制御が行
なわれる。
Since each of these switches 10a to 10e can be controlled independently, 24+1=17 types of control are performed using the five switches 10a to 10e.

例えばスイッチ10a、10c、10dのみをオンした
場合には、第4図aに示すように押鍵時からグリツサン
ド周期の1周期の範囲においてのみ音高が上昇するグリ
ツサンド効果音が得られ、グリツサンド周期の途中で離
鍵すればグリツサンド効果音はただちに発音中止される
For example, when only the switches 10a, 10c, and 10d are turned on, a glitsando sound effect is obtained in which the pitch increases only in the range of one glitsando period from the time the key is pressed, as shown in FIG. If you release the key in the middle of , the Gritsand sound effect will be stopped immediately.

また、スイッチ10a、1odのみがオンの場合には、
第4図すに示すように離鍵してもグリツサンド周期の1
周期が完了するまでは音高が上昇するグリツサンド効果
音が発生される。
Moreover, when only the switches 10a and 1od are on,
As shown in Figure 4, even when the key is released, the glitsand period remains 1.
A gritsand sound effect with increasing pitch is generated until the cycle is complete.

更に、スイッチ10a 、10b 、10c 、10d
のみがオンされると、第4図Cに示すように離鍵される
までグリツサンド周期がくり返えされ、各周期において
音高が上昇するグリツサンド効果音が得られ、離鍵すれ
ばグリツサンド効果音はただちに発音中止される。
Further, switches 10a, 10b, 10c, 10d
When only is turned on, as shown in Figure 4C, the glitsando cycle is repeated until the key is released, producing a glitsando sound effect in which the pitch rises in each cycle, and when the key is released, the glitsando sound effect is produced. The pronunciation is immediately stopped.

また、スイッチ10a。10b、10dのみをオンする
と第4図dに示すように、離鍵するまでグリツサンド周
期がくり返えされ、各周期において音高が上昇するグリ
ツサンド効果音が得られる離鍵されてもそのグリツサン
ド周期が完了するまでグリツサンド効果音の発音が続け
られる。
Also, a switch 10a. When only 10b and 10d are turned on, as shown in Fig. 4d, the glishando cycle is repeated until the key is released, and a glishando sound effect in which the pitch rises in each cycle is obtained. The Gritsand sound effect continues to be produced until it is completed.

一方、アップスイッチ10dをオンした場合には第5図
aに示すように、グリツサンド周期において音高が順次
上昇するグリツサンド効果音が発生され、スイッチ10
dをオフした場合には第5図すに示すように音高が順次
下降するグリツサンド効果音が発生される。
On the other hand, when the up switch 10d is turned on, as shown in FIG.
When d is turned off, a glissando sound effect in which the pitch gradually decreases as shown in FIG. 5 is generated.

また、チョップスイッチ10eをオフした場合には第5
図Cに示すように各グリツサンド効果音が連続して発音
されるレガートとなり、スイッチ10eをオンした場合
には第5図dに示すように各グリツサンド効果音が1音
づつ区切られるスタッカートとなる。
In addition, when the chop switch 10e is turned off, the fifth
As shown in FIG. 5D, each glitsando sound effect is continuously sounded legato, and when the switch 10e is turned on, each glissando sound effect is sounded in staccato sound, separated by one note, as shown in FIG. 5d.

次に、このグリツサンド制御部10の具体的構成例を第
6図につき説明する。
Next, a specific example of the configuration of this glissand control section 10 will be explained with reference to FIG.

第6図において、13a〜13iは、キーアサイナ2′
から出力されるキーデータKDを入力する入力端子であ
って、入力端子13a〜13gにはキーコーKC(KC
1〜KC7)が入力され、入力端子13h、13iには
鍵盤コードに1.に2が入力される。
In FIG. 6, 13a to 13i are key assigners 2'
The input terminals 13a to 13g are input terminals for inputting the key data KD output from the key code KC (KC).
1 to KC7) are input to the input terminals 13h and 13i, and the keyboard code 1. 2 is input to .

14は鍵盤コードのビットに2を反転するインバータ、
15は鍵盤コードのビットに、lインバータ14の出力
(K2)およびグリツサンドスイッチ10aの出力の一
致を求めるアンドゲート、16はグリツサンド効果の変
化スピードを決定する図示しない可変発振器から出力さ
れるグリツサンドテンポコントロール信号GTCを入力
してシステムクロックφ(チャンネル時間と一致)で順
次シフトするシフトレジスタであって、発音チャンネル
数と一致する12ステージ構成となっている。
14 is an inverter that inverts 2 to the bit of the keyboard code;
Reference numeral 15 denotes an AND gate that matches the bits of the keyboard code with the output (K2) of the l inverter 14 and the output of the glitsand switch 10a, and 16 an AND gate that is output from a variable oscillator (not shown) that determines the speed of change of the glitsand effect. This is a shift register that inputs the sand tempo control signal GTC and sequentially shifts it at the system clock φ (corresponding to the channel time), and has a 12-stage configuration corresponding to the number of sound generation channels.

17はシフトレジスタ16の出力を入力し上記シフトレ
ジスタ16同様クロツクパルスφでシフト制御される1
2ステージのシフトレジスタ、18はシフトレジスタ1
6の出力とシフトレジスタ17の出力をインバータ19
において反転した信号との一致を求めて信号GTPを出
力するアンドゲート、20は上記信号GTPをキャリイ
入力CIとする3ビツトの加算器、21a〜21cは加
算器20の加算出力S1〜S3をアンドゲート22a〜
22cを介してそれぞれ入力とし、クロックパルスφで
順次シフトしてそのシフト出力を加算器20の加算人力
A1〜A3に供給する12ステージのシフトレジスタ、
23は加算器20のキャリイ出力COの信号GTYをア
ンドゲート24を介してキャリ入力CIとする5ビツト
の加算器、25a〜25eは加算器23の加算出力S1
〜S5をアンドゲート26a〜26eを介してそれぞれ
入力とし、クロックパルスφで順次シフトしてそのシフ
ト出力を加算器23の加算人力A1〜A5に供給する1
2ステージのシフトレジスタ、27はシフトレジスタ2
5d 、25eの出力の一致を求めるアンドゲート、2
8はトランケートスイッチ10cの出力と第3図に示す
キーアサイナ2′から出力されるディケイスタート信号
DSを入力とするアントゲ゛−ト、29はアントゲ′−
ト27.28の出力を人力とするオアゲート、30はキ
ーアサイナ2′(第3図)から出力されるエンベロープ
スタート信号ESを入力しクロックパルスφで順次シフ
トする12ステージのシフトレジスタ、31はエンベロ
ーススタート信号ESとシフトレジスタ30の出力をイ
ンバータ32において反転した信号との一致を求めて信
号ESPを出力するアントゲ゛−ト、33はオアゲ゛−
ト34を介して供給される信号ESPを反転するインバ
ータ、35はシフトレジスタ21cの出力とオアゲ゛−
ト29の出力およびインバータ33の出力の一致を求め
るアンドゲート、36はアンドゲート35の出力をオア
ゲート31を介して入力とじクロックパルスφで順次シ
フトする12ステージのシフトレジスタ、38はシフト
レジスタ36の出力とインバータ33の一致出力をオア
ゲート37を介してシフトレジスタ36に供給するアン
ドゲート、39はシフトレジスタ36の出力、′信号G
TY、ディケイスタート信号DSをインバータ40で反
転した信号(DS)およびレピートスイッチ10bの出
力信号の一致によるレピート信号RPをオアゲート34
に供給するアンドゲート、41はシフトレジスタ36の
出力を反転してアンドゲート24に供給するインバータ
、42はアップスイッチ10dの出力を反転するインバ
ータ、43はアントゲ゛−ト15の出力とインバータ4
2の出力の一致を求めるアンドゲート、44はアンドゲ
ート15の出力とアップスイッチ10dの出力の一致を
求めるアンドゲート、45a〜45eはシフトレジスタ
25a〜25eの各出力とアントゲ゛−ト44の出力を
入力とするアンドゲート、46a〜46eはシフトレジ
スタ25a、25eの各出力をそれぞれ反転するインバ
ータ47a〜4γeの各出力とアンドゲート43の出力
を入力とするアントゲ′−ト、48a〜48eはアント
ゲ゛−ト45a 、46a〜46eの各出力を入力とす
るオアゲート、49はシフトレジスタ21cの出力とチ
ョップスイッチ10eの出力を入力とするアンドゲート
、50はオアゲート80を介して供給されるシフトレジ
スタ36の出力およびアンドゲート49の出力とアント
ゲ゛−ト15の出力を入力とするアンドゲート、51は
ディケイスタート信号DSとインバータ52を介して供
給されるアンドゲート15の出力を入力とするアントゲ
゛−ト、53はアントゲ゛−トso 、siの各出力を
入力としてデケイスタート信号DS’をエンベロープ波
形発生器8′(第3図)に出力するオアゲート、54は
ディケイスタート信号DS、シフトレジスタ36の出力
、アンドゲート15の出力、およびエンベロープ波形発
生器8′(第3図)から供給されるディケイ終了信号D
Fを入力とするアンドゲート、55はディケイ終了信号
DFとアンドゲート15の出力をインバータ56におい
て反転した信号とを入力とするアンドゲート、57はア
ントゲ゛−)54,55の各出力を人力としてディケイ
終了信号DF’をキーアサイナ2′(第3図)に出力す
るオアーゲート、58は入力端子13a〜13gに供給
されるキーコードKCの各ビットKC1〜KC7を加算
人力A1〜A7とし、オアゲート48a〜48eの出力
を加算人力B1〜B5とする加算器であって、この加算
器58のキャリ入力CIgよび加算人力B6〜B7には
アンドゲート43の出力が供給されている。
17 inputs the output of the shift register 16 and is shifted by the clock pulse φ similarly to the shift register 16 described above.
2 stage shift register, 18 is shift register 1
The output of 6 and the output of shift register 17 are connected to inverter 19.
20 is a 3-bit adder that uses the signal GTP as a carry input CI, and 21a to 21c are AND gates that output the signal GTP by determining the match with the inverted signal in the adder 20. Gate 22a~
22c, a 12-stage shift register which is sequentially shifted with a clock pulse φ and supplies the shift output to the addition inputs A1 to A3 of the adder 20;
23 is a 5-bit adder which receives the signal GTY of the carry output CO of the adder 20 as the carry input CI via the AND gate 24; 25a to 25e are the addition outputs S1 of the adder 23;
~S5 are respectively inputted via AND gates 26a to 26e, shifted sequentially by clock pulse φ, and the shifted outputs are supplied to addition inputs A1 to A5 of adder 23.
2 stage shift register, 27 is shift register 2
5d, AND gate for matching the outputs of 25e, 2
8 is an ant gate which receives the output of the truncate switch 10c and the decay start signal DS outputted from the key assigner 2' shown in FIG. 3, and 29 is an ant gate.
30 is a 12-stage shift register that inputs the envelope start signal ES output from the key assigner 2' (Fig. 3) and sequentially shifts it with a clock pulse φ; 31 is an envelope. An ant gate 33 outputs a signal ESP after finding a match between the start signal ES and a signal obtained by inverting the output of the shift register 30 at an inverter 32.
An inverter 35 inverts the signal ESP supplied via the shift register 21c, and an inverter 35 inverts the signal ESP supplied via the shift register 21c.
36 is a 12-stage shift register that sequentially shifts the output of AND gate 35 through an OR gate 31 using a clock pulse φ; 38 is a shift register of shift register 36; An AND gate that supplies the matching output of the output and the inverter 33 to the shift register 36 via the OR gate 37; 39 is the output of the shift register 36; 'signal G;
TY, a signal (DS) obtained by inverting the decay start signal DS by the inverter 40, and a repeat signal RP obtained by matching the output signal of the repeat switch 10b are output to the OR gate 34.
41 is an inverter that inverts the output of the shift register 36 and supplies it to the AND gate 24; 42 is an inverter that inverts the output of the up switch 10d; 43 is an inverter that inverts the output of the shift register 36 and supplies it to the AND gate 24;
44 is an AND gate that searches for a match between the output of the AND gate 15 and the output of the up switch 10d, and 45a to 45e are the outputs of the shift registers 25a to 25e and the output of the ant gate 44. 46a to 46e are AND gates whose inputs are the outputs of inverters 47a to 4γe, which invert the outputs of shift registers 25a and 25e, respectively, and the output of AND gate 43, and 48a to 48e are ant gates. 49 is an AND gate that receives the output of the shift register 21c and the output of the chop switch 10e, and 50 is a shift register 36 supplied via the OR gate 80. 51 is an AND gate whose inputs are the output of the AND gate 49 and the output of the AND gate 15; 53 is an OR gate which inputs each output of the antenna gates SO and SI and outputs a decay start signal DS' to the envelope waveform generator 8' (FIG. 3); 54 is a decay start signal DS and a shift register 36; , the output of AND gate 15, and the decay termination signal D provided by envelope waveform generator 8' (FIG. 3).
55 is an AND gate that receives the decay end signal DF and a signal obtained by inverting the output of the AND gate 15 in an inverter 56; 57 is an AND gate that receives the input signal DF; The OR gate 58 outputs the decay end signal DF' to the key assigner 2' (FIG. 3), and the OR gate 58 adds the bits KC1 to KC7 of the key code KC supplied to the input terminals 13a to 13g, and adds the bits KC1 to KC7 to the OR gates 48a to 48A. The output of the AND gate 43 is supplied to the carry input CIg of the adder 58 and the addition inputs B6 to B7.

そしてこの加算器58の加算出力81〜S7はキーコー
ドKC’(KC’1〜KC’、 )として周波数情報メ
モリ3′(第3図)に送出される。
The addition outputs 81 to S7 of the adder 58 are sent to the frequency information memory 3' (FIG. 3) as key codes KC'(KC'1 to KC', ).

なお、このようにして構成されるグリツサンド制御部1
0の動作説明をする前にこのグリツサンド制御部10と
関連して動作するエンベロープ波形発生器8′の構成を
続けて説明する。
Note that the Gritsand control section 1 configured in this manner
Before explaining the operation of the glissand controller 10, the configuration of the envelope waveform generator 8' which operates in conjunction with the glissand controller 10 will be explained.

エンベロープ波形発生器8′の具体構成例を第7図に示
す。
A specific example of the configuration of the envelope waveform generator 8' is shown in FIG.

第1図において、60はアタッククロックパルスACP
(周期に任意に可変でき、パルス幅は12チャンネル時
間である)を発生するアクツククロック発振器、61は
ディケイクロック発振器、62はアタッククロック発振
器60から出力されるアタッククロックパルスACPを
通過させるアンドゲートで、グリツサンド制御部10か
ら送出されるエンベロープスタート信号ESおよび後述
する第1判定回路11から出力されるアタック終了信号
APをインバータ63で反転した信号(AF)が入力さ
れている。
In FIG. 1, 60 is the attack clock pulse ACP.
61 is a decay clock oscillator, and 62 is an AND gate that passes the attack clock pulse ACP output from the attack clock oscillator 60. , a signal (AF) obtained by inverting an envelope start signal ES sent out from the glissand control unit 10 and an attack end signal AP outputted from a first determination circuit 11 (described later) by an inverter 63.

64はディケイクロック発振器61から出力されるディ
ケイクロックパルスDCP(周期は任意に可変でき、パ
ルス幅は12チャンネル時間である)を通過させるアン
ドゲートで、グリツサンド制御部10から送出されるデ
ィケイスタート信号DS’および後述する第2判定回路
72から出力されるディケイ終了信号DFをインバータ
65で反転した信号(DF)が入力されている。
64 is an AND gate that passes the decay clock pulse DCP (the period can be arbitrarily varied and the pulse width is 12 channel time) output from the decay clock oscillator 61, and the decay start signal DS sent from the glit sand control section 10. ' and a signal (DF) obtained by inverting a decay end signal DF output from a second determination circuit 72 (described later) by an inverter 65.

66は6ビツト12ステージ構戒によるシフトレジスタ
、61はアンドゲート62から出力されるアクツククロ
ックパルスACPまたはアンドゲ−トロ4から出力され
るディケイクロックパルスDCPがオアゲート68を介
してキャリイ入力CIに供給される加算器で、その加算
人力A1〜A6にはシフトレジスタ66の各ビット出力
が供給されており、この加算人力A1〜A6とキャリイ
入力CIとを加算してその加算出力S1〜S6をアンド
ゲート69a〜69fを介してシフトレジスタ66に供
給する。
66 is a shift register with a 6-bit 12-stage configuration, and 61 is an active clock pulse ACP output from the AND gate 62 or a decay clock pulse DCP output from the AND gate controller 4, which is supplied to the carry input CI via an OR gate 68. Each bit output of the shift register 66 is supplied to the addition inputs A1 to A6, and the addition inputs A1 to A6 are added to the carry input CI, and the addition outputs S1 to S6 are processed by an AND gate. It is supplied to the shift register 66 via 69a to 69f.

70は、第8図に示すように所望のエンベロープ制御波
形信号EWのアタック部およびディケイ部の波形振幅値
がアナログ値として記憶されているメモリであって、ア
ドレスO〜15にはアタック部が記憶され、またアドレ
ス16〜63にはディケイ部が記憶されている。
70 is a memory in which the waveform amplitude values of the attack part and the decay part of the desired envelope control waveform signal EW are stored as analog values, as shown in FIG. 8, and the attack part is stored in addresses O to 15. Further, a decay portion is stored in addresses 16-63.

そして、このメモリ70は各チャンネル別に時分割で出
力されるシフトレジスタ66の出力によってアドレスさ
れてエンベロープ制御波形信号EWの波形振幅値が各チ
ャンネル毎に時分割で読み出される。
This memory 70 is addressed by the output of the shift register 66 which is outputted in a time-division manner for each channel, and the waveform amplitude value of the envelope control waveform signal EW is read out in a time-division manner for each channel.

71はシフトレジスタ66の出力(加算器67の加算出
力S1〜Sa)が10進表示の「15」以上となるとア
タック終了信号AFを送出する第1判定回路、72はシ
フトレジスタ66の出力(加算器67の加算出力S1〜
Sa)が10進表示の「63」に達するとディケイ終了
信号DFを送出する第2判定回路、73はグリツサンド
制御部10から出力されるディケイスタート信号DS’
を入力としクロックパルスφで順次シフトする12ステ
ージ構成のシフトレジスタ、75はシフトレジスタ73
の出力、インバータ76を介して供給される反転ディケ
イスタート信号DS’およびエンベロープスタート信号
ESの一致を求めるアンドゲート、77はアンドゲート
75の出力CC’、クリヤ信号CCおよびイニシャルク
リア信号ICを入力とするオアゲート、78はオアゲー
1−77の出力を反転してアンドゲート69a〜69f
に供給するインバータである。
71 is a first determination circuit that sends out an attack end signal AF when the output of the shift register 66 (addition outputs S1 to Sa of the adder 67) exceeds "15" in decimal notation; 72 is the output of the shift register 66 (addition output Addition output S1 of the device 67~
Sa) reaches "63" in decimal notation, a second determination circuit sends out a decay end signal DF;
75 is a shift register 73 with a 12-stage configuration that inputs and sequentially shifts with a clock pulse φ.
An AND gate 77 receives the output CC' of the AND gate 75, the clear signal CC, and the initial clear signal IC. The OR gate 78 inverts the output of the OR game 1-77 and outputs the AND gate 69a-69f.
This is an inverter that supplies

■ この発明の動作説明 次に、上述のように構1;、;aれたグリツサンド制御
部10およびエンベロープ波形発生器8′を有する第3
図に示す電子楽器の動作をグリツサンド制御部10を中
心に説明する。
■ Description of operation of the present invention Next, as described above, the third
The operation of the electronic musical instrument shown in the figure will be explained with a focus on the glissando control section 10.

(イ)通常動作 グリツサンドスイッチ10aをオフにした状態において
、鍵盤部である鍵が押鍵操作されると、第3図に示すキ
ーアサイナ2′において該押下鍵を表わすキーデータK
D(第2表)が発生され、このキーデータKDは発音チ
ャンネル(12チヤンネルある)の空白チャンネルのい
ずれかに割蟲てられて記憶されるとともに、該割当てチ
ャンネル時間にキーデータKDが時分割的に出力される
(a) Normal operation When a key in the keyboard section is pressed with the glit sand switch 10a turned off, the key assigner 2' shown in FIG. 3 displays key data K representing the pressed key.
D (Table 2) is generated, and this key data KD is allocated and stored in one of the blank channels of the sound generation channels (there are 12 channels), and the key data KD is time-divided in the allocated channel time. is output as follows.

また、キーアサイナ2′は、キーデータKDが割当てる
と、このキーデータKDに対応する楽音を発音すべきこ
とを表わす第2図aに示すエンベロープスタート信号E
Sを該割当てチャンネル時間に同期して出力する。
The key assigner 2' also receives an envelope start signal E shown in FIG.
S is output in synchronization with the assigned channel time.

一方、第6図に示すグリッサンド制御部10は、キーア
サイナ2′から出力されるキーデータKDを入力端子1
3a〜13iに入力し、その内のキーコードKC(KC
1〜KC7)を加算器58の加算人力A1〜A7に供給
している。
On the other hand, the glissando control section 10 shown in FIG.
3a to 13i, and enter the key code KC (KC
1 to KC7) are supplied to the addition forces A1 to A7 of the adder 58.

一方、グリツサンド制御部10(第6図)においては、
グリツサンドスイッチ10aがオフされていることによ
り、入力端子13h、13iに入力される鍵盤コードに
1.に2の内容に関係なく(たとえ上鍵盤を表わす鍵盤
コードに1.に2「1,0」が入力されても)アンドゲ
ート15の出力は常にO”となっている。
On the other hand, in the Gritsand control section 10 (Fig. 6),
Since the glit sand switch 10a is turned off, the keyboard chords input to the input terminals 13h and 13i are 1. Regardless of the contents of 2 (even if 2 "1,0" is input to 1 as the keyboard code representing the upper keyboard), the output of the AND gate 15 is always O''.

したがってアントゲ−1−43,44の出力”0″とな
り、これに伴なってアンドゲート45a〜45e。
Therefore, the outputs of the AND gates 1-43 and 44 become "0", and accordingly, the AND gates 45a to 45e.

46a〜46eは全て不動作となって、オアゲート48
a〜48eの出力は全て′0′”となる。
46a to 46e are all inoperable, and the or gate 48
The outputs of a to 48e are all '0'.

この結果、加算器58のキャリイ入力CIおよび加算人
力B1〜B7は全て°゛O″となって加算人力A1〜A
7の内容をそのまま加算出力81〜S7として出力する
As a result, the carry input CI of the adder 58 and the addition forces B1 to B7 all become °゛O'', and the addition forces A1 to A
The contents of 7 are output as they are as addition outputs 81 to S7.

したがって、この場合には、入力端子13a〜13gに
供給されたキーコードKC(KC1〜KC7)を側ら加
工(変更)することなくそのままキーコードKC’(K
C’1〜KC’7)として周波数情報メモリ3′に送出
される。
Therefore, in this case, the key code KC' (K
C'1 to KC'7) are sent to the frequency information memory 3'.

このため周波数情報メモリ3′からはキーアサイナ2′
から出力されるキーコードKCに対応した周波数情報数
値Fが読み出され、波形メモリ5からは前述の第1図の
場合同様押下鍵の音高に対応した周期(周波数)で楽音
波形M’Wが出力される○ また、キーアサイナ2′から出力される前記エンベロー
プスタート信号ESはグリッサンド制御部10のライン
Llを介してエンベロープ波形発生器8′(第7図)に
供給される。
Therefore, from the frequency information memory 3', the key assigner 2'
The frequency information value F corresponding to the key code KC output from the key code KC is read out from the waveform memory 5, and the musical sound waveform M'W is read out from the waveform memory 5 at a period (frequency) corresponding to the pitch of the pressed key, as in the case of FIG. Further, the envelope start signal ES output from the key assigner 2' is supplied to the envelope waveform generator 8' (FIG. 7) via the line L1 of the glissando control section 10.

エンベロープ波形発生器8′は、最初イニシャルクリア
信号IC(電源投入時に発生)がオアゲート17および
インバータ78を介して反転されて各アンドゲート69
a〜69fに供給されるため、各アンドゲート69a〜
69fが不動作となってシフトレジスタ66の全ステー
ジの内容は全てクリアされている。
In the envelope waveform generator 8', an initial clear signal IC (generated when the power is turned on) is first inverted via an OR gate 17 and an inverter 78, and then output to each AND gate 69.
a~69f, so each AND gate 69a~
69f is inactive, and the contents of all stages of the shift register 66 are cleared.

したがって、シフトレジスタ66の出力が「15」また
は「63」(10進表示・)になったことを検出する第
1判定回路71および第2判定回路72からそれぞれ出
力されるアタック終了信号AFおよびディケイ終了信号
DFは゛0パとなっている。
Therefore, the attack end signal AF and the decay signal output from the first judgment circuit 71 and the second judgment circuit 72, which detect that the output of the shift register 66 becomes "15" or "63" (in decimal notation), respectively. The end signal DF is at zero.

また、イニシャルクリア信号ICが消滅する( ” 0
” )と、オアゲ゛−177の出力は0″となりイン
バータ18の出力は1″となってアンドゲ−トロ9a〜
69fは動作可能となる。
Also, the initial clear signal IC disappears ("0"
), the output of the OR gamer 177 becomes 0'', the output of the inverter 18 becomes 1'', and the AND game controller 9a~
69f becomes operational.

この状態において、上記エンベロープスタート信号ES
が供給されると、アンドゲート62が動作可能となり、
これに伴なってアントゲ・−トロ2からは当該チャンネ
ル時間(信号ESが発生されたチャンネル時間)におい
てアタッククロック発振器60から出力されるアタック
クロックパルスACPが取り出される。
In this state, the envelope start signal ES
is supplied, the AND gate 62 becomes operational,
Along with this, the attack clock pulse ACP output from the attack clock oscillator 60 at the relevant channel time (the channel time at which the signal ES is generated) is taken out from the Antogame Toro 2.

また、エンベロープスタート信号ESが入力されるアン
ドゲート75はディケイスタート信号DS’が発生して
いないのでその出力は°゛0”となっている(シフトレ
ジスタ73の出力が0″であるから)。
Furthermore, since the decay start signal DS' is not generated in the AND gate 75 to which the envelope start signal ES is input, its output is 0'' (because the output of the shift register 73 is 0'').

上記アタッククロックパルスACPはオアゲート68を
介して加算器67のキャリイ入力CIに入力される。
The attack clock pulse ACP is inputted to the carry input CI of the adder 67 via the OR gate 68.

加算器67は加算人力A(6ビツト)とキャリイ人力C
T、に供給されるアクツククロックパルスACPとを各
チャンネル毎に加算し、その加算出力S(6ビツト)を
アンドゲート69a〜69fを介してシフトレジスタ6
6に供給する。
The adder 67 has an addition force A (6 bits) and a carry force C.
and the active clock pulse ACP supplied to T, are added for each channel, and the addition output S (6 bits) is sent to the shift register 6 via AND gates 69a to 69f.
Supply to 6.

シフトレジスタ66は加算器67の各チャンネル毎の加
算出力Sを次回の当該チャンネル時間までの12チャン
ネル時間記憶保持して出力する。
The shift register 66 stores and outputs the addition output S for each channel of the adder 67 for 12 channel times up to the next channel time.

したがって、加算器67のキャリイ人力C’Iに供給さ
れるパルスACPと加算人力Aに供給されるシフトレジ
スタ66の出力とは同一チャンネルに関するもので両者
は同期している。
Therefore, the pulse ACP supplied to the carry input C'I of the adder 67 and the output of the shift register 66 supplied to the addition input A are related to the same channel and are synchronized.

この結果、加算器67はアタッククロックパルスACP
が発生される毎にシフトレジスタ66の当該チャンネル
の内容(出力)に「1」を加算し、この加算値(Stを
再びシフトレジスタ66に供給する。
As a result, the adder 67 outputs the attack clock pulse ACP.
Each time St is generated, "1" is added to the contents (output) of the corresponding channel of the shift register 66, and this added value (St is supplied to the shift register 66 again.

したがって、シフトレジスタ66からは、当該チャンネ
ル時間においてアクツククロックパルスACPに同期し
て「0」から順次「1」ずつ増加する信号が出力される
Therefore, the shift register 66 outputs a signal that sequentially increases by "1" from "0" in synchronization with the active clock pulse ACP during the channel time.

なお、発音割当てされてない(エンベロープスタート信
号ESが発生していない)チャンネル時間においてはシ
フトレジスタ66から常にtt Onの信号が出力され
る。
It should be noted that the shift register 66 always outputs a tt On signal during channel times to which no sound generation is assigned (the envelope start signal ES is not generated).

このため、メモリ70はシフトレジスタ66から出力さ
れる「1゜2.3・・・・・・」と順次増加する信号に
よってアドレスされて該アドレスに記憶している第8図
に示すエンベロープ制御波形信号EWの各振幅値が順次
読み出される。
For this reason, the memory 70 is addressed by a signal outputted from the shift register 66 and sequentially increases as "1°2.3...", and the envelope control waveform shown in FIG. 8 is stored at the address. Each amplitude value of the signal EW is read out sequentially.

そしてシフトレジスタ66の出力信号の値が第8図に示
すエンベロープ制御波形信号EWのアタック終了部分で
ある「15」に達すると、第1判定回路71から出力さ
れるアタック終了信号AFが1″となり、これに伴なっ
てインバータ63の出力が0”となってアンドゲート6
2が不動作となりアタッククロックパルスACPは出力
されず加算動作が中止される。
When the value of the output signal of the shift register 66 reaches "15", which is the attack end portion of the envelope control waveform signal EW shown in FIG. 8, the attack end signal AF output from the first determination circuit 71 becomes 1". , accordingly, the output of the inverter 63 becomes 0'', and the AND gate 6
2 becomes inactive, the attack clock pulse ACP is not output, and the addition operation is stopped.

したがって、当該チャンネル時間に出力されるシフトレ
ジスタ66の出力信号の値は「15」の状態を続けるた
め、これに伴なってエンベロープ制御波形信号EWも一
定レベルを保持してサスティン状態となり、これによっ
て乗算器6(第3図)において楽音波形MWにアタック
およびサスティン部分の振幅エンベロープが付与される
Therefore, since the value of the output signal of the shift register 66 output during the channel time continues to be "15", the envelope control waveform signal EW also maintains a constant level and enters the sustain state. Multiplier 6 (FIG. 3) adds amplitude envelopes for attack and sustain portions to musical sound waveform MW.

このサスティン部分は、エンベロープ波形発生器8′に
ディケイスタート信号DS’(”1″)が供給されるま
で続くものである。
This sustain portion continues until the decay start signal DS'("1") is supplied to the envelope waveform generator 8'.

ディケイスタート信号DS’はグリツサンド制御部10
(第6図)のオアゲート53から出力される。
The decay start signal DS' is supplied to the glitsand control section 10.
It is output from the OR gate 53 (FIG. 6).

グリツサンド制御部10においては、上述のようにグラ
イドスイッチ10aがオフのためアンドゲート15の出
力は常に0“′となっており、これによりオアゲート5
3の入力であるアンドゲート50は常に不動作に、また
アンドゲート51は動作可能になっている。
In the glide sand control section 10, the glide switch 10a is off as described above, so the output of the AND gate 15 is always 0'', and as a result, the OR gate 5
AND gate 50, which is the input of signal 3, is always inactive, and AND gate 51 is enabled.

したがって、この場合におけるディケイスタート信号D
S’はアンドゲート51を介してのみ送出されるもので
、アンドゲート51の入力はキーアサイナ2′から送出
されるディケイスタート信号DSであり、これにより押
下鍵が離鍵されるキーアサイナ2′からディケイスター
ト信号DSが発生された場合のみエンベロープ波形発生
器8′に供給されるディケイスタート信号DS’は1″
となる。
Therefore, the decay start signal D in this case
S' is sent only through the AND gate 51, and the input to the AND gate 51 is the decay start signal DS sent from the key assigner 2'. The decay start signal DS' supplied to the envelope waveform generator 8' only when the start signal DS is generated is 1''.
becomes.

次に、上述のディケイスタート信号DS’が発生した(
“1″)場合のエンベロープ波形発生器8′の動作を説
明する。
Next, the above-mentioned decay start signal DS' was generated (
The operation of the envelope waveform generator 8' in the case of "1") will be explained.

押下鍵が離鍵される′とキーアサイナ2′からは第2図
すに示すディケイスフ−1・信号DSが該押下鍵が発音
割当てされたチャンネル時間に同期して発生されること
は前述した通りであり、この信号DSはグリツサンド制
御部10のアンドゲート51およびオアゲート53を介
してディケイスタート信号DS’としてエンベロープ波
形発生器8′(第7図)のシフトレジスタ73、インパ
ーク76およびアンドゲ−トロ4に入力される。
As mentioned above, when the pressed key is released, the Decay SF-1 signal DS shown in FIG. 2 is generated from the key assigner 2' in synchronization with the channel time to which the pressed key is assigned to sound. This signal DS is passed through the AND gate 51 and OR gate 53 of the Glissand control unit 10 and sent as a decay start signal DS' to the shift register 73, impark 76, and AND gate controller 4 of the envelope waveform generator 8' (FIG. 7). is input.

インバータ76の出力は信号DS’が1”となったこと
により0“となりアンドゲート77を不動作にする。
The output of the inverter 76 becomes 0" as the signal DS' becomes 1", rendering the AND gate 77 inoperative.

したがって、インバータ18の出力は1″の状態を維持
しアンドゲート69a〜69fを動作可能にし続ける。
Therefore, the output of inverter 18 remains at 1'' and continues to enable AND gates 69a-69f.

一方、アンドゲート64に信号DS’(”1”)が入力
されたことによりアンドゲート64は動作可能となる(
この場合、シフトレジスタ66の当該チャンネルの出力
信号の値は前述したように「15」であるので第2判定
回路72からのディケイ終了信号DFはO”でありイン
バータ65の出力は°°1″となっている)。
On the other hand, since the signal DS'("1") is input to the AND gate 64, the AND gate 64 becomes operable (
In this case, since the value of the output signal of the corresponding channel of the shift register 66 is "15" as described above, the decay end signal DF from the second determination circuit 72 is O", and the output of the inverter 65 is °°1". ).

これによりアンドゲート64からは当該チャンネル時間
(信号DS’が発生されたチャンネル時間)においてデ
ィケイクロック発振器61から出力されるディケイクロ
ックパルスDCPが取り出される。
As a result, the AND gate 64 extracts the decay clock pulse DCP output from the decay clock oscillator 61 at the relevant channel time (the channel time at which the signal DS' is generated).

このディケイクロックパルスDCPはオアゲート68を
介して加算器67のキャリイ入力CIに供給される。
This decay clock pulse DCP is supplied via an OR gate 68 to a carry input CI of an adder 67.

この結果、加算器67はディケイクロックパルスDCP
が発生される毎にシフトレジスタ66の当該チャンネル
の内容(シフトレジスタ66の出力)に「1」を加算し
、その加算出力S(6ビツト)を動作状態となっている
アンドゲート69a−6,9fを介してシフトレジスタ
66に入力する。
As a result, the adder 67 outputs the decay clock pulse DCP
Each time ``1'' is generated, "1" is added to the contents of the corresponding channel of the shift register 66 (output of the shift register 66), and the addition output S (6 bits) is sent to the AND gate 69a-6, which is in the operating state. It is input to the shift register 66 via 9f.

この場合、シフトレジスタ66の当該チャンネルの内容
は前述したように値「15」となっているのでシフトレ
ジスタ66からは当該チャンネル時間においてディケイ
クロックパルスDCPに同期して「15」から順次「1
」ずつ増加する信号が出力される。
In this case, since the contents of the corresponding channel of the shift register 66 are the value "15" as described above, the contents of the shift register 66 are sequentially sent from "15" to "15" in synchronization with the decay clock pulse DCP during the channel time.
” is output.

このためメモリ70は、シフトレジスタロ6から出力さ
れる「16,17,18゜・・・・・・」と順次増加す
る信号によってアドレスされて該アドレス(16,17
,・・・・・・)に記憶している第8図に示すディケイ
部分のエンベロープ制御波形信号EWの各振幅値を順次
出力する。
Therefore, the memory 70 is addressed by a signal outputted from the shift register row 6 and increases sequentially as "16, 17, 18 degrees...", and the address (16, 17
, . . . ) and sequentially outputs each amplitude value of the envelope control waveform signal EW of the decay portion shown in FIG. 8.

そして、シフトレジスタ66の当該チャンネル時間にお
ける出力信号の値がディケイ部分の終了アドレスである
「63」に達すると、第2判定回路12から出力される
ディケイ終了信号DFが1″となり、これに伴なってイ
ンバータ65の出力(DF)が0″となりアンドゲ−ト
ロ4が不動作となってディケイクロックパルスDCPは
出力されなくなり加算器67の加算動作が終了する。
Then, when the value of the output signal of the shift register 66 at the relevant channel time reaches "63" which is the end address of the decay part, the decay end signal DF output from the second determination circuit 12 becomes 1", and accordingly. The output (DF) of the inverter 65 becomes 0'', the AND gate controller 4 becomes inactive, and the decay clock pulse DCP is no longer output, and the addition operation of the adder 67 is completed.

このようにして、エンベロープ波形発生器8′から離鍵
に伴なうディケイ部分のエンベロープ制御波形信号EW
が発生され、これによって乗算器6(第3図)において
楽音波形MWにサスティン部分に続くディケイ部分の振
幅エンベロープが付与される。
In this way, the envelope control waveform signal EW of the decay portion accompanying the key release is output from the envelope waveform generator 8'.
is generated, and as a result, the multiplier 6 (FIG. 3) imparts to the musical sound waveform MW the amplitude envelope of the decay portion following the sustain portion.

一方、エンベロープ波形発生器8′の第2判定回路72
から上述のようにして発生されるディケイ終了信号D
F (” 1 ” )はグリツサンド制御部10(第6
図)のアンドゲート55に送出される。
On the other hand, the second determination circuit 72 of the envelope waveform generator 8'
The decay end signal D generated as described above from
F (“1”) is the grit sand control unit 10 (sixth
The signal is sent to the AND gate 55 in FIG.

アンドゲート55にはアンドゲート15の出力u 09
+がインパーク56を介して入力されておりこれにより
アンドゲート55は動作可能となっている。
The AND gate 55 has the output u 09 of the AND gate 15.
+ is input through the impark 56, which enables the AND gate 55 to operate.

したがって、上記信号DFはアンドゲート55、オアゲ
ート57を介してディケイ終了信号DF’としてキーア
サイナ2′(こ供給される。
Therefore, the signal DF is supplied to the key assigner 2' via an AND gate 55 and an OR gate 57 as a decay end signal DF'.

この場合、アンドゲート54はアンドゲート15の出力
Q OIJにより不動となっているのでアンドゲート5
4からはディケイ終了信号DF’は発生されない。
In this case, the AND gate 54 is immobile due to the output QOIJ of the AND gate 15, so the AND gate 54
From 4 onwards, the decay end signal DF' is not generated.

キーアサイナ2′はディケイ終了信号DF’が入力され
たことにより当該チャンネルのキーデータKDの記憶を
クリアするとともに当該チャンネル時間においてクリア
信号CCを送出する(クリア信号CCは信号DF′を1
2チャンネル時間遅延させたものである)。
When the decay end signal DF' is input, the key assigner 2' clears the memory of the key data KD of the channel and sends out the clear signal CC at the time of the channel (the clear signal CC sets the signal DF' to 1).
(2 channels are time-delayed).

このクリア信号CCはグリツサンド制御部10のライン
L2(第6図)を介してエンベロープ波形発生器8′の
オアゲート77に入力される。
This clear signal CC is input to the OR gate 77 of the envelope waveform generator 8' via the line L2 (FIG. 6) of the glissand control section 10.

したがってオアゲート11の出力は尚該チャンネル時間
において1″となり、インバータ78の出力はO”とな
ってアンドゲート69a〜69fは当該チャンネル時間
において不動作となる。
Therefore, the output of the OR gate 11 is still 1'' during the channel time, the output of the inverter 78 is O'', and the AND gates 69a to 69f are inoperative during the channel time.

これによりシフトレジスタ66の当該チャンネルの内容
(「63」)が「0」にクリアされる。
As a result, the contents of the corresponding channel in the shift register 66 ("63") are cleared to "0".

以上のようにして、グリツサンドスイッチ10aがオフ
されている場合には、前述の第1図の場合と同様に押下
鍵音高に対応しかつエンベロープ波形発生器8′から発
生されるエンベロープ制(財)波形信号EWに対応した
振幅エンベロープの楽音がサウンドシステム7から発音
される。
As described above, when the glit sand switch 10a is turned off, the envelope control generated from the envelope waveform generator 8' corresponds to the pitch of the pressed key and is generated from the envelope waveform generator 8', as in the case of FIG. A musical tone having an amplitude envelope corresponding to the waveform signal EW is generated from the sound system 7.

(ロ)グリツサンド動作 第3図に示す電子楽器において、グリツサンドスイッチ
10aをオンすることによってグリツサンド効果音が発
生される。
(b) Glissando operation In the electronic musical instrument shown in FIG. 3, a glissando sound effect is generated by turning on the glissando switch 10a.

この実施例においては、クリツサンド効果音は上鍵盤に
おいてのみ行なわれるもので下鍵盤、ペダル鍵盤に対し
ては通常の演奏が行なわれるようになっている。
In this embodiment, the chrysando sound effect is performed only on the upper keyboard, and normal performance is performed on the lower keyboard and pedal keyboard.

すなわち、グリツサンド制御部10(第6図)のアンド
ゲート15は、入力端子13h。
That is, the AND gate 15 of the glit sand control section 10 (FIG. 6) has an input terminal 13h.

13iに入力される鍵盤コードに1.に2が上鍵盤を表
わすl 1 、 OJの場合(第3表)のみ動作可能と
なるもので、下鍵盤およびペダル鍵盤を表わす鍵盤コー
ドKl 、に2 「o 、 i、J (下鍵盤)、rl
、IJ(ペダル鍵盤)が入力された場合には不動作とな
る。
1. for the keyboard code input to 13i. It is operable only when 2 is l 1 representing the upper keyboard, OJ (Table 3), and the keyboard code Kl representing the lower keyboard and pedal keyboard is 2 'o, i, J (lower keyboard), rl
, IJ (pedal keyboard) is inactive.

したがって、アンドゲート15の出力は、下鍵盤および
ペダル鍵盤における押下鍵が割当てられたチャンネル時
間では常に0“となって前述した通常動作となる。
Therefore, the output of the AND gate 15 is always 0" during the channel time to which the depressed keys of the lower keyboard and the pedal keyboard are assigned, resulting in the normal operation described above.

以下、グリツサンドスイッチ10aがオンされた状態で
、上鍵盤が押鍵された場合のグリツサンド動作につき詳
細に説明する。
The glissando operation when the upper keyboard is pressed with the glissand switch 10a turned on will be described in detail below.

■ グリツサンド効果音を発生するための午−コードK
C’の形成について 図示しない発振器から比較的周期の長いグリツサンドテ
ンポコントロール信号G T CカシフトL/ジスタ1
6に供給されると、シフトレジスタ16はこのグリツサ
ンドテンポコントロール信号GTCをシステムクロック
φのタイミングで読み込んで順次シフトし、このシフト
出力をシフトレジスタ17に供給する。
■ Noon code K for generating gritsand sound effect
Regarding the formation of C', a relatively long period glit sand tempo control signal G T C shift L/Jister 1 is generated from an oscillator (not shown).
6, the shift register 16 reads this glissando tempo control signal GTC at the timing of the system clock φ, sequentially shifts it, and supplies this shift output to the shift register 17.

シフトレジスタ17は、シフトレジスタ16の出力をシ
ステムクロックφのタイミングで読み込んで順次シフト
し、その出力をインパーク19を介してアンドゲート1
8に供給する。
The shift register 17 reads the output of the shift register 16 at the timing of the system clock φ, shifts it sequentially, and sends the output to the AND gate 1 via the impark 19.
Supply to 8.

アンドゲート18はシフトレジスタ16の出力が″1”
でかつシフトレジスタ17の出力が“0″である期間、
つまりグリツサンドテンポコントロール信号GTCの立
上りに同期した12チヤンネル時間(システムクロック
φ12個分の時間に一致)の期間にわたって信号GTP
を出力する。
The output of the shift register 16 is "1" in the AND gate 18.
and the period in which the output of the shift register 17 is “0”,
In other words, the signal GTP is synchronized with the rising edge of the gliss sand tempo control signal GTC over a period of 12 channel times (corresponding to the time equivalent to 12 system clocks φ).
Output.

したがって、このシフトレジスタ16,17、アンドゲ
ート18およびインバータ19は、非同期のグリツサン
ドテンポコントロール信号GTCが供給される毎に同時
最大発音チャンネル数(12チヤンネル)に対応する時
間の幅を有する信号GTPを発生する同期化回路を構成
していることになる。
Therefore, the shift registers 16, 17, the AND gate 18, and the inverter 19 send a signal having a time width corresponding to the maximum number of simultaneous sounding channels (12 channels) each time the asynchronous glissando tempo control signal GTC is supplied. This constitutes a synchronization circuit that generates GTP.

このようにグリツサンドテンポコントロール信号GTC
が供給される毎にアンドゲート18から発生される信号
GTPは加算器20のキャリイ入力CIに供給される。
In this way, the Gritsando tempo control signal GTC
The signal GTP generated from the AND gate 18 each time is supplied to the carry input CI of the adder 20.

加算器20は加算入力A、〜A3とキャリイ入力CIと
を各チャンネル毎に加算し、その加算出力S、〜S3を
アンドゲート22a〜22cを介してシフトレジスタ2
1a〜21cに供給する。
The adder 20 adds the addition inputs A, .about.A3 and the carry input CI for each channel, and sends the addition outputs S, .about.S3 to the shift register 2 via AND gates 22a to 22c.
1a to 21c.

シフトレジスタ21a〜21cは加算器20の加算出力
81〜S3を次の当該チャンネル時間までの12チヤン
ネル時間記憶保持するためのもので、このレジスタ21
a〜21cの各出力(第12ステージ出力)は加算器2
0の加算入力A、〜A3となっている。
The shift registers 21a to 21c are used to store and hold the addition outputs 81 to S3 of the adder 20 for 12 channels until the next channel time.
Each output of a to 21c (12th stage output) is added to adder 2.
The addition inputs A, ~A3 are 0.

これにより、加算器20とシフトレジスタ21a〜21
cはそのキャリイ入力CIに供給される信号GTP(パ
ルス幅は12チヤンネル時間)を各チャンネル毎に順次
加算することになり、その加算値は信号GTPのタイミ
ングでIO,l、2,3.・・・・・・7」と順次増加
する。
As a result, the adder 20 and shift registers 21a to 21
c sequentially adds the signal GTP (pulse width is 12 channel time) supplied to the carry input CI for each channel, and the added value is IO, l, 2, 3, . . . at the timing of the signal GTP. ...7'' and increase sequentially.

加算値が「7」になり、次の信号GTPが発生すると加
算器20はキャリイ出力CO(信号GTY)を発生する
とともにその加算出力S、〜S3は「0」となって、以
後同様な加算動作をくり返す。
When the addition value becomes "7" and the next signal GTP is generated, the adder 20 generates a carry output CO (signal GTY), and the addition outputs S, ~S3 become "0", and the same addition is performed thereafter. Repeat the action.

アンドゲート22a〜22cはインバータ33の出力に
よって動作制御される。
The operation of AND gates 22a to 22c is controlled by the output of inverter 33.

第3図に示すキーアサイナ2′から押下鍵に対応するキ
ーデータKDが割当てられたチャンネル時間において第
9図aに示すエンベロープスタート信号ESが出力され
ると、このエンベロープスタート信号ESはクロックパ
ルスφのタイミングでシフトレジスタ30に読み込まれ
て順次シフトされる。
When the envelope start signal ES shown in FIG. 9a is output from the key assigner 2' shown in FIG. The data is read into the shift register 30 at the appropriate timing and shifted sequentially.

このシフトレジスタ30の出力信号はインバータ32を
介してアンドゲート31に入力され、ここにおいてエン
ベロープスタート信号ESとの一致が求められる。
The output signal of this shift register 30 is inputted to an AND gate 31 via an inverter 32, where it is determined that it matches the envelope start signal ES.

アンドゲート31はシフトレジスタ30の出力が0″で
、かつエンベロープスタート信号ESが”1′′である
期間、つまりエンベロープスタート信号ESの立上り時
から1チャンネル時間にわたって第9図Cに示す信号E
SPを出力する。
The AND gate 31 receives the signal E shown in FIG.
Output SP.

信号ESPはオアゲート34を介してインバータ33に
供給され反転される。
Signal ESP is supplied to inverter 33 via OR gate 34 and inverted.

したがって、インパーク33の出力は信号ESPが発生
されたチャンネル時間(信号ESが発生されたチャンネ
ルに対応)においてn 01+となりアンドゲート22
a〜22cを不動作なする。
Therefore, the output of the impark 33 becomes n 01+ at the channel time in which the signal ESP is generated (corresponding to the channel in which the signal ES is generated) and the AND gate 22
a to 22c are rendered inoperable.

この結果、シフトレジスタ21a〜21cの当該チャン
ネル(信号ESPが発生したチャンネル)に対応するス
テージの内容はf+ 091となる。
As a result, the contents of the stage corresponding to the corresponding channel (the channel in which the signal ESP is generated) of the shift registers 21a to 21c become f+091.

このシフトレジスタ22a〜22cのリセット動作はエ
ンベロープスタート信号ESの立上りにおいてのみ行な
われるものであるので、加算器20、シフトレジスタ2
1a〜21cは、該リセット動作の後、上述の信号GT
Pの加算動作を行なう。
Since the reset operation of the shift registers 22a to 22c is performed only at the rising edge of the envelope start signal ES, the adder 20 and the shift register 2
1a to 21c are the above-mentioned signals GT after the reset operation.
Performs an addition operation of P.

したがって、加算器20のキャリイ出力COである信号
GTY(第9図e)は、エンベロープスタート信号ES
(第9図a)の立上り時において当該チャンネルの加算
値がリセットされた時点(押鍵時点)から信号GTPが
8回発生する毎にくり返し出力されることになる。
Therefore, the signal GTY (FIG. 9e), which is the carry output CO of the adder 20, is the envelope start signal ES.
The signal GTP is repeatedly output every eight times from the time when the added value of the channel is reset (key press time) at the rising edge of FIG. 9a.

すなわち、信号GTYは信号GTPを各チャンネル毎に
独立して1/8分周したものである。
That is, the signal GTY is obtained by dividing the signal GTP into 1/8 independently for each channel.

このように、押鍵タイミングを基準として加算器20か
ら当該チャンネル時間に同期して出力される信号GTY
(第9図e)(信号GTPを8分周したもの)は、アン
ドゲート24を介して加算器23のキャリイ入力CIに
入力される。
In this way, the signal GTY is output from the adder 20 in synchronization with the channel time based on the key press timing.
(FIG. 9e) (signal GTP divided by eight) is inputted to the carry input CI of the adder 23 via the AND gate 24.

加算器23はその加算人力A1〜A5とキャリイ入力C
Iに供給される信号GTYとを各チャンネル毎に加算し
て七の加算出力81〜S5をアンドゲート26a〜26
eを介してシフトレジスタ25a〜25eに供給する。
The adder 23 receives its addition inputs A1 to A5 and the carry input C.
The signal GTY supplied to I is added for each channel and the seven addition outputs 81 to S5 are sent to AND gates 26a to 26.
It is supplied to shift registers 25a to 25e via e.

シフトレジスタ25a〜25eは加算器23の加算出力
81〜S5を次の当該チャンネル時間までの12チャン
ネル時間記憶保持するもので、このレジスタ25a〜2
5eの各出力は加算器23の加算人力A1〜A5となっ
ている。
The shift registers 25a to 25e store and hold the addition outputs 81 to S5 of the adder 23 for 12 channel times until the next channel time.
Each output of 5e becomes addition power A1 to A5 of adder 23.

したがって、加算器23と各シフトレジスタ25a〜2
5eは、各チャンネル別に信号GTYを順次加算してい
ることになる。
Therefore, the adder 23 and each shift register 25a to 2
5e means that the signal GTY is sequentially added for each channel.

この信号GTYを各チャンネル別に順次加算したシフト
レジスタ25a〜25eの各出力は5ビツトのグリツサ
ンド制御信号G(第9図f)として後述するように加算
器58において使用される。
The respective outputs of the shift registers 25a to 25e, which sequentially add this signal GTY for each channel, are used in the adder 58 as a 5-bit glissand control signal G (FIG. 9f), as will be described later.

この場合シフトレジスタ25a〜25eの各入力側には
、前述したアンドゲート31から出力される信号ESP
(第9図C)を反転したインバータ33の出力によって
制御されるアンドゲート26a〜26eがそれぞれ設け
られているために信号ESPの発生時にアンドゲート2
6a〜26eが不動作となって当該チャンネル時間(信
号ESPの発生チャンネル時間)に対応する各シフトレ
ジスタ25a〜25eの記憶値がN O+1にリセット
される。
In this case, each input side of the shift registers 25a to 25e receives the signal ESP output from the AND gate 31 described above.
(FIG. 9C) is provided with AND gates 26a to 26e controlled by the output of the inverter 33 which is an inversion of the output of the inverter 33.
6a to 26e become inoperable, and the stored value of each shift register 25a to 25e corresponding to the corresponding channel time (the channel time at which the signal ESP is generated) is reset to N0+1.

すなわち、シフトレジスタ25a〜25eの各ステージ
は、発音割当てされたチャンネルのチャンネル時間にお
けるエンベロープスタート信号ESの発生時、つまり押
鍵開始時にクリアされ、その後当該チャンネル時間に信
号GTYを順次加算してグリツサンド制御信号G(第9
図f)を出力する。
That is, each stage of the shift registers 25a to 25e is cleared when the envelope start signal ES is generated at the channel time of the channel to which sound generation is assigned, that is, at the start of key depression, and then the signal GTY is sequentially added to the channel time to generate the glitz sand. Control signal G (9th
Output figure f).

この場合、信号G(第9図f)は、グリツサンドテンポ
コントロール信号GTCを8分周した信号GTY(第9
図e)に同期しているために、シフトレジスタ25a〜
25eから出力されるグリツサンド制御信号Gもグリツ
サンドテンポクロツクGTCの周期に対応した速度で「
0゜1.2.3・・・・・・」と順次変化する。
In this case, the signal G (FIG. 9f) is the signal GTY (9th
Since it is synchronized with Figure e), the shift registers 25a~
The glissando control signal G output from the glissando tempo clock GTC is also
0°1.2.3...'' and so on.

このグリツサンド制御信号G(シフトレジスタ25a〜
25eの出力)は、アンドゲート45a〜45eまたは
インバータ47a〜47eで反転されてアンドゲート4
6a〜46eを介し、さらにオアゲート48 a〜48
eを介して加算器58の加算人力−、〜B5に供給され
る。
This glissand control signal G (shift register 25a~
25e) is inverted by AND gates 45a to 45e or inverters 47a to 47e and output to AND gate 4.
6a to 46e, and further or gate 48a to 48
It is supplied to the adder 58's addition power -, ~B5 via e.

アップスイッチ10dがオンされた場合(上昇モード) アップスイッチ10dがオンされた状態では、アンドゲ
ート44から″′1″信号が出力され、この1 jl信
号によってアンドゲート45a〜45eが動作可能とな
っている。
When the up switch 10d is turned on (up mode) When the up switch 10d is turned on, the AND gate 44 outputs the "'1" signal, and this 1jl signal enables the AND gates 45a to 45e to operate. ing.

したがって、シフトレジスタ25a〜25eから出力さ
れるグリツサンド制御信号G(5ビツト)は、アントゲ
−t・45 a〜45eを介して加算器58の下位5ピ
ツドの加算人力B、〜B、にそれぞれ供給され、ここに
おいてキーアサイナ2′(第3図)から出力されて加算
入力A1〜A7に入力されるキーデータKDのキーコー
ドKC(KC,〜KC7)と加算されこの加算出力81
〜S7がキーコードKC’ (KC’、〜KC’7)と
して周波数情報メモリ3′(第3図)に出力される。
Therefore, the glissand control signal G (5 bits) output from the shift registers 25a to 25e is supplied to the addition signals B, ~B, of the lower 5 pits of the adder 58 via the analog gates 45a to 45e. Here, the key code KC (KC, to KC7) of the key data KD output from the key assigner 2' (FIG. 3) and input to the addition inputs A1 to A7 is added to the addition output 81.
~S7 is output to the frequency information memory 3' (FIG. 3) as a key code KC'(KC',~KC'7).

したがって、例えばキーアサイナ2′(第3図)から1
0進表示によるキーコードK(J37J(音高C2)が
出力されていた場合には、加算器58においてこのキー
コード「37」に「0,1,2,3・・・・・・」と変
化するグリツサンド制御信号Gが加算され、この加算器
58から「37,38゜39・・・・・・」と順次変化
するキーコードKC’が出力される。
Therefore, for example, from key assigner 2' (Fig. 3) to 1
If the key code K (J37J (pitch C2) in 0-decimal notation is output, the adder 58 adds "0, 1, 2, 3..." to this key code "37". The changing glissand control signal G is added, and the adder 58 outputs a key code KC' that changes sequentially as "37, 38°, 39...".

この場合、キーコードKC(KC’)はその値が第2表
に示すように、「1」増加する毎に順次半音階上の音高
を表わすものであるために、これに伴なって波形メモリ
5から読み出される楽音波形MWはグリツサンドテンポ
コントロール信号GTCの発生に対応して(信号GTC
の8倍の周期で)音高がC2,C”2.D2・・・・・
・と順次半音ずつ上昇変化してグリツサンド効果が付与
される。
In this case, as shown in Table 2, the key code KC (KC') represents a pitch on the chromatic scale as the value increases by 1, so the waveform changes accordingly. The musical sound waveform MW read out from the memory 5 corresponds to the generation of the glissando tempo control signal GTC (signal GTC
) pitch is C2, C"2.D2...
-Gritsand effect is applied by increasing the pitch by semitones.

なお、この実施例において、グリツサンドテンポコント
ロール信号GTCを加算器20において178分周し、
この1/紛周した信号GTYでグリツサンド演奏を進行
されるようにした理由は、比較的長い周期のグリツサン
ドテンポコントロール信号GTCの1周期内の異なった
時点で複数の鍵が押鍵された場合、各押下鍵の押鍵タイ
ミングの相対的なずれを維持して各押下鍵に基づく各グ
リツサンド演奏が行なわれるようにするためである。
In this embodiment, the glissando tempo control signal GTC is frequency-divided by 178 in the adder 20,
The reason why the glitsando performance is performed using this 1/confused signal GTY is that multiple keys are pressed at different times within one cycle of the glitsando tempo control signal GTC, which has a relatively long cycle. In this case, the purpose is to maintain a relative shift in the key press timing of each pressed key so that each glitsando performance can be performed based on each pressed key.

すなわち、加算器20でグリツサンドテンポコントロー
ル信号GTCを1/8分周することにより該信号GTC
の1周期内を8分割し、この分割した8つの区間で押鍵
タイミングの違いを判別するようにしている。
That is, by frequency-dividing the glissando tempo control signal GTC by 1/8 in the adder 20, the signal GTC is
One period is divided into eight sections, and differences in key press timing are determined in these eight divided sections.

これにより、複数の鍵が押鍵された場合、各グJツサン
ド演奏は各押鍵タイミングを基準として(押鍵タイミン
グにほぼ一致して)開始される。
As a result, when a plurality of keys are pressed, each guitar sand performance is started based on each key press timing (approximately coincident with the key press timing).

もしグリツサンドテンポコントロール信号GTCを接地
加算器23に入力した場合には、信号GTCの1周期内
で押鍵された複数の鍵(押鍵タイミングは異なっている
)に対するグリツサンド効果音は信号GTPのタイミン
グで共通に発音される。
If the glitsando tempo control signal GTC is input to the ground adder 23, the glitsando effect sound for multiple keys pressed within one cycle of the signal GTC (the key pressing timings are different) is the signal GTP. It is commonly pronounced at the timing of

すなわち、各押鍵下に対応するグリツサンド演奏が共通
のタイミングで進行することになり、これは鍵盤部の押
鍵タイミングと一致せず不自然となる。
In other words, the glitsando performance corresponding to each key depression proceeds at a common timing, which does not match the key depression timing of the keyboard section and is unnatural.

この点、この発明の実施例によれば上記のような不都合
はなくなるものであり、この場合加算器20のビット数
を増やすことにより更に正確な押鍵タイミングの判別が
可能となる。
In this regard, according to the embodiment of the present invention, the above-mentioned inconvenience is eliminated, and in this case, by increasing the number of bits of the adder 20, more accurate key press timing can be determined.

アップスイッチ10dがオフされた場合(下降モード) アップスイッチ10dがオフされた状態では、アンドゲ
ート44は不動作となりアンドゲート43から゛1″信
号が出力され、この゛1″信号によってアンドゲート4
6a〜46eが動作可能となっている。
When the up switch 10d is turned off (descending mode) When the up switch 10d is turned off, the AND gate 44 is inactive and the AND gate 43 outputs the "1" signal.
6a to 46e are operational.

したがって、シフトレジスタ25a〜25eから出力さ
れる5ビツトのグリツサンド制御信号Gはインバータ4
7a〜47eにおいて反転された後、動作可能となって
いるアンドゲート46a〜46eおよびオアゲート48
a〜48eを介して加算器58の加算人力B1〜B5に
入力される。
Therefore, the 5-bit glissand control signal G output from the shift registers 25a to 25e is applied to the inverter 4.
AND gates 46a to 46e and OR gate 48 which are enabled to operate after being inverted at 7a to 47e.
The signals are inputted to the addition forces B1 to B5 of the adder 58 via a to 48e.

すなわち、この状態においてはグリッサンド制御信号G
は全ビット反転されて(C3)加算器58の加算人力B
1〜B5に供給されることになる。
That is, in this state, the glissando control signal G
All bits are inverted (C3) and adder B of adder 58
1 to B5.

また、アンドゲート43から出力されるtl 151信
号は加算器58の加算人力B6.B7およびキャリイ入
力CIに供給される。
Further, the tl 151 signal output from the AND gate 43 is added by the adder 58 B6. B7 and carry input CI.

このように、加算器58の加算人力B (B。In this way, the adding force B (B) of the adder 58 is added.

〜B7)に反転したグリツサンド制御信号Gを、キャリ
イ入力CIに信号″′1″をそれぞれ供給することによ
って、加算器58は実質的な減算動作を行なう。
.about.B7) and the signal "'1" to the carry input CI, the adder 58 performs a substantial subtraction operation.

なお、このような加算器を用いた減算演算は一搬によく
知られているので、それについては詳述しない。
Note that since the subtraction operation using such an adder is well known, it will not be described in detail.

したがって、この場合には、加算器58の加算出力S(
S、〜S7)からは加算人力A(A、〜A7)に供給さ
れるキーコードKCの値からグリッサンド制御信号Gの
値を減算した減算値が出力されることになる。
Therefore, in this case, the addition output S(
S, ~S7) outputs a subtracted value obtained by subtracting the value of the glissando control signal G from the value of the key code KC supplied to the adding human power A (A, ~A7).

たとえば、キーコードKCの値が10進表示のr37j
(音高C2)であれば、グリツサンド制御信号Gの値が
「0,1,2゜3、・・・・・・」(10進表示)と変
化するのに伴ない加算器58の加算出力5(81〜S7
)からは「37 、36 、35 、3 、i 、・・
・・・・」と順次変化するキーコードKC’ (KC’
、〜KC′7)が出力され、これに伴なってサウンドシ
ステム7から発生される楽音は音高がc2. B、 、
A、 +、A、 。
For example, the value of key code KC is r37j in decimal
(pitch C2), the addition output of the adder 58 as the value of the glitsando control signal G changes to "0, 1, 2°3, ..." (in decimal notation) 5 (81~S7
) from "37, 36, 35, 3, i,...
...'' and the key code KC'(KC'
, ~KC'7) are output, and the musical tone generated from the sound system 7 accordingly has a pitch of c2. B, ,
A, +, A, .

・・・・・・と順次半音ずつ下降変化するグリッサンド
効果音となる。
. . . It becomes a glissando sound effect that gradually descends by semitones.

■ グリツサンド演奏1周期について 上述のようにして、押鍵開始時(但し、上鍵搬での押鍵
)からグリツサンド制御信号Gの値がグリツサンドテン
ポコントロール信号GTCの周期に対応して「0.■、
2,3.・・・・・・」と順次変化し、これにより押下
鍵音高から順次半音ずつ上昇または下降するグリツサン
ド効果音が得られるものであるが、この音高変化の最終
値(すなわちグリツサンド効果音が最終的にどの音高に
なるのか)は次のようにして設定される。
■ Regarding one period of glitsando performance, as described above, the value of glitsando control signal G from the start of key depression (key depression in the upper key position) changes to "0" in response to the cycle of glitsando tempo control signal GTC. .■、
2, 3. ...'', and this produces a glitsand sound effect that rises or falls by a semitone from the pitch of the pressed key, but the final value of this pitch change (that is, the glytsand sound effect The final pitch) is set as follows.

すなわち、グリツサンドによる音高変化はシフトレジス
タ25a〜25eから出力されるグリツサンド制御信号
Gによって指示されるものであり、音高変化の最終値は
信号Gの最終値である。
That is, the pitch change due to glissando is instructed by the glissando control signal G output from the shift registers 25a to 25e, and the final value of the pitch change is the final value of signal G.

前述したようにグリツサンド制御信号Gは5ビツトでそ
の最大値はJ31J(10進表示)であり、「0」〜「
31」の間で変化可能となるが、この実施例では信号G
の最大値(最終値)を「24」に設定している。
As mentioned above, the glissand control signal G has 5 bits, and its maximum value is J31J (in decimal notation), which ranges from "0" to "
31'', but in this embodiment, the signal G
The maximum value (final value) of is set to "24".

グリッサンド制御信号Gが「24」になったことはアン
ドゲート27で検出される。
The AND gate 27 detects that the glissando control signal G has become "24".

10進表示の「24」は2進表示で「11000」であ
るので、シフトレジスタ25d 、25eの各出力がア
ンドゲ−ト27に人力されており、両出力がともに”1
”になった時(信号Gが「24」となった時)アンドゲ
ート27から信号G24(第9図g)が出力される。
Since "24" in decimal notation is "11000" in binary notation, each output of shift registers 25d and 25e is input to AND gate 27, and both outputs are "1".
” (when the signal G becomes “24”), the AND gate 27 outputs the signal G24 (FIG. 9g).

この信号G24はオアゲ′−ト29を介してアンドゲー
ト35に入力される。
This signal G24 is input to AND gate 35 via OR gate 29.

アンドゲート35の他の人力にはインバータ33の出力
(通常は”l uとなっている)およびシフトレジスタ
21cの出力信号GA(第9図d:信号GTPを1/4
分周した信号)が供給されている。
Other inputs of the AND gate 35 include the output of the inverter 33 (normally "lu") and the output signal GA of the shift register 21c (Fig. 9d: signal GTP is changed to 1/4
A frequency-divided signal) is supplied.

したがって、アンドゲート35からは信号G24が発生
してから所定時間(信号GAの172周期分:グリツサ
ンドテンポコントロール信号GTCの4周期分)経過し
た後”■”信号が出力される。
Therefore, the AND gate 35 outputs the "■" signal after a predetermined period of time (172 cycles of the signal GA: 4 cycles of the glissando tempo control signal GTC) has elapsed since the signal G24 was generated.

この1”信号はオアゲート37を介してシフトレジスタ
36に入力され、信号G24が発生したチャンネルに対
応するステージに記憶され12チャンネル時間後に信号
GF(第9図h)として出力される。
This 1'' signal is input to the shift register 36 via the OR gate 37, stored in the stage corresponding to the channel in which the signal G24 was generated, and outputted as the signal GF (FIG. 9h) after 12 channel times.

信号GFはアンドゲート38.オアゲート37、シフト
レジスタ36を介して循環保持される。
The signal GF is an AND gate 38. It is cyclically held via the OR gate 37 and the shift register 36.

なお、アンドゲート35に信号GAを入力して信号G2
4を所定時間遅らせたのは、アンドゲート35の出力に
対応する上記信号GFを後述するようにディケイスター
ト信号DS’として使用しているためである。
Note that by inputting the signal GA to the AND gate 35, the signal G2
4 is delayed by a predetermined period of time because the signal GF corresponding to the output of the AND gate 35 is used as the decay start signal DS' as described later.

このようにしてグリツサンド制御信号Gが「24」に達
すると信号GFが発生されるのであるが、この信号GF
はインバータ41で反転されてアンドゲート24に供給
されアンドゲート24を不動作にする。
In this way, when the glissand control signal G reaches "24", the signal GF is generated.
is inverted by an inverter 41 and supplied to the AND gate 24, making the AND gate 24 inoperative.

これにより加算器23には信号GTYが入力されなくな
り以後の加算動作は行なわれず、グリツサンド制御信号
Gは「24」の状態を続ける。
As a result, the signal GTY is not input to the adder 23, and no further addition operation is performed, and the glissand control signal G continues to be in the state of "24".

したがって、グリツサンドによる音高変化は押下鍵音高
から2オクターブ上または下までとなり、押下鍵音高に
対し2オクターブ上または下の音高を目標値(最終値)
としてグリツサンド演奏が行なわれ、これがグリツサン
ドの1周期(1サイクル)となる。
Therefore, the pitch change due to glitsando is two octaves above or below the pitch of the pressed key, and the target value (final value) is the pitch of two octaves above or below the pitch of the pressed key.
A glitsando performance is performed as follows, and this constitutes one period (one cycle) of the glitsando.

なお、この実施例においては、上述したようにグリツサ
ンド演奏が押下鍵音高に対し常に2オクターブ離れた(
上または下)音高まで行なわれるので、鍵盤部において
実在する61鍵の音高C1〜C6に対しその上下2オク
ターブ(c ニーc9. C−、〜Bo)に対応する音
高までキーコードKCが割当てられている。
In addition, in this example, as mentioned above, the glitsando performance is always two octaves away from the pitch of the pressed key (
The key code KC is played at a pitch corresponding to two octaves above and below (c knee c9. C-, ~Bo) the pitch C1 to C6 of the actual 61 keys on the keyboard. is assigned.

そして、周波数情報メモリ3′には音高C,〜C0(キ
ーコードrlJ〜「109J)に対応する周波数情報数
値Fが記憶されている。
Frequency information values F corresponding to pitches C, ~C0 (key codes rlJ ~ "109J") are stored in the frequency information memory 3'.

■ グリツサンド演奏1周期のくり返しについてこの実
施例では、上述したグリツサンド演奏1周期を選択的に
くり返し行ない得るようになっている。
(2) Repetition of one period of glitsando performance In this embodiment, one period of glissando performance described above can be selectively repeated.

グリツサンド周期をくり返えさせることは、グリツサン
ド制御信号Gを、最大値「24」に達した後強制的に「
0」に戻すことにより行なわれる。
Repeating the Gritsand cycle means that the Gritsand control signal G is forced to "G" after reaching the maximum value "24".
This is done by returning it to 0.

この選択を行なうのがレピートスイッチ10bである。The repeat switch 10b makes this selection.

レピートスイッチ10bがオフの場合(シングルモード
) レピートスイッチ10bがオフされた状態では、アンド
ゲート39が不動作となってオアゲート34の入力はア
ンドゲート31から出力される信号ESPのみとなる。
When the repeat switch 10b is off (single mode) When the repeat switch 10b is off, the AND gate 39 is inactive and the only input to the OR gate 34 is the signal ESP output from the AND gate 31.

信号ESPの発生(押下鍵が発音割当てされたチャンネ
ル時間においてエンベロープスタート信号ESの立上り
時に同期して1回たけ発生される)によりシフトレジス
タ25a〜25eの当該チャンネルの内容がクリアされ
前述したようにグリツサンド演奏が行なわれる。
When the signal ESP is generated (generated once in synchronization with the rise of the envelope start signal ES during the channel time to which the pressed key is assigned to sound), the contents of the corresponding channel in the shift registers 25a to 25e are cleared, as described above. Gritsando performance will be performed.

この場合、信号ESPは押鍵開始時に1回たけ発生され
、それ以後は発生されないのでグリッサンド演奏は1周
期のみ行なわれる(第4図b)。
In this case, the signal ESP is generated once at the start of key depression and is not generated thereafter, so that the glissando performance is performed for only one period (FIG. 4b).

レピートスイッチ10bがオンの場合(レピートモード
) レピートスイッチ10bがオンされた状態では、アンド
ゲート39が動作可能となっており、グリフサンド1周
期の発生を制御するオアゲート34にはアンドゲート3
1からの信号ESPとアンドゲート39からの信号RP
が入力される。
When the repeat switch 10b is on (repeat mode) When the repeat switch 10b is on, the AND gate 39 is operable, and the AND gate 34 is connected to the OR gate 34 that controls the generation of one cycle of glyph sand.
Signal ESP from 1 and signal RP from AND gate 39
is input.

信号ESPの発生によりグリフサンド1周期の動作が開
始してグリツサンド演奏が行なわれる。
With the generation of the signal ESP, the operation of one glyph sand cycle is started, and a glyph sand performance is performed.

グリツサンド制御信号Gが最大値「24」に達するとア
ンドゲート27から信号G24(第9図g)が出力され
る。
When the glissand control signal G reaches the maximum value "24", the AND gate 27 outputs a signal G24 (FIG. 9g).

この信号G24は前述したようにオアゲート29、アン
ドゲート35、オアゲート37を介してシフトレジスタ
36に供給され信号GF(第9図h)となる。
As described above, this signal G24 is supplied to the shift register 36 via the OR gate 29, AND gate 35, and OR gate 37, and becomes the signal GF (FIG. 9h).

信号GFはアンドゲート24を不動作にしてグリツサン
ド制御信号Gの以後の変化(r25Jになる)を禁止す
る。
Signal GF disables AND gate 24, inhibiting further changes in glissand control signal G (becoming r25J).

また信号GFはアンドゲート39に入力される。Further, the signal GF is input to an AND gate 39.

アンドゲート39の他の入力にはレピートスイッチ10
bの出力(この場合″1”)、キーアサイナ2′からの
ディケイスタート信号DSを反転した信号DS(この場
合押鍵中でありDSは”l″)および加算器20のキャ
リイ出力COである信号GTYが供給されている。
The other input of the AND gate 39 is a repeat switch 10.
b output (in this case "1"), a signal DS which is the inverted decay start signal DS from the key assigner 2' (in this case, the key is being pressed and DS is "1"), and a signal which is the carry output CO of the adder 20. GTY is supplied.

したがって、アンドゲート39からは、グリツサンド制
御信号Gが「24」になってから次の信号GTYが発生
されたとき当該チャンネル時間において信号RPが発生
される。
Therefore, the signal RP is generated from the AND gate 39 at the channel time when the next signal GTY is generated after the glissand control signal G becomes "24".

この信号RPはオアゲート34、インバータ33を介し
て反転されアンドゲート22a〜22c。
This signal RP is inverted via an OR gate 34 and an inverter 33 and sent to AND gates 22a to 22c.

26a〜26eを不動作にしてシフトレジスタ21a〜
21C225a〜25eの当該チャンネルに対応するス
テージの内容をクリアする。
Shift registers 21a to 21a with 26a to 26e inoperable
21C Clear the contents of the stage corresponding to the channel of 225a to 25e.

これによりグリツサンド制御信号Gは「0」となり、前
述したと同様に再びグリツサンド演奏1周期が開始され
る(第4図d)。
As a result, the glissando control signal G becomes "0", and one cycle of glissando performance is started again in the same manner as described above (FIG. 4d).

■ 押下鍵の離鍵とグリツサンド演奏との関係につ(1
)で 上述のようにして押鍵操作に伴ないグリツサンド演奏が
行なわれる(グリツサンド効果が発生される)ものであ
るが、グリツサンド演奏の途中で押下鍵が離鍵されたと
きの処理としては、その離鍵時点でグリツサンド演奏を
中止させる場合(中断モード)と、たとえ離鍵されても
そのグリツサンド演奏1周期が完了するまでグリツサン
ド演奏を続けさせ、完了した時点で中止させる場合(完
了モード)とが選択的に行ない得るようになっており、
この選択を行なうのがトランケートスイッチ10cであ
る。
■ Regarding the relationship between releasing the pressed key and playing Gritsando (1)
), a glitsando performance is performed (a glitsando effect is generated) as the key is pressed as described above, but when the pressed key is released in the middle of a glitsando performance, the process is as follows: There are two ways: to stop the glitzando performance when the key is released (suspension mode), and to continue the glitzando performance until one cycle of the glitzando performance is completed even if the key is released, and then stop it at that point (completion mode). It can be done selectively,
The truncate switch 10c makes this selection.

トランケートスイッチ10cがオフの場合(完了モード
) トランケートスイッチ10cがオフの状態においてはア
ンドゲート28は不動作となっている。
When the truncate switch 10c is off (completion mode) When the truncate switch 10c is off, the AND gate 28 is inactive.

グリツサンド演奏の進行を制御するのは前述したように
シフトレジスタ36から出力される信号GFである。
As mentioned above, the signal GF output from the shift register 36 controls the progress of the glissando performance.

信号GFが発生されるとグリツサンド制御信号Gの変化
が禁虚され(アンドゲート24が不動作となるから)、
グリツサンド演奏が中止される。
When the signal GF is generated, the change in the glitsand control signal G is prohibited (because the AND gate 24 becomes inactive),
Gritsando performance is canceled.

信号GFはアンドゲート35の出力、すなわちオアゲ’
−ト29の出力に基づいて発生される。
The signal GF is the output of the AND gate 35, i.e.
- is generated based on the output of the gate 29.

オアゲート29の一方の入力はアンドゲート27の出力
(信号G24)であり、他方の入力はアンドゲート28
の出力である。
One input of the OR gate 29 is the output of the AND gate 27 (signal G24), and the other input is the output of the AND gate 28.
This is the output of

この場合、アンドゲート28は不動作となっているので
その出力は常に′0″である。
In this case, since the AND gate 28 is inactive, its output is always '0'.

したがって、この状態においては、信号GFはアントゲ
’ −) 27の出力(信号G24)によってのみ発生
される。
Therefore, in this state, the signal GF is generated only by the output of the controller 27 (signal G24).

アンドゲート27はグリツサンド制御信号Gが「24」
に達したとき、すなわちグリツサンド演奏がその1周期
の最終値(目標値)に達したとき信号G24を出力する
、ので、信号GFはグリツサンド演奏1周期が完了した
時点で初めて発生される。
The AND gate 27 has a Gritsand control signal G of “24”.
, that is, when the glitsando performance reaches the final value (target value) of one period, the signal G24 is output. Therefore, the signal GF is generated for the first time when one period of the glissando performance is completed.

これにより、グリツサンド演奏は、押下鍵が離鍵されて
もその周期が完了するまで進行し、その周期が完了した
時点で中止される(第4図す、d)。
As a result, even if the pressed key is released, the glitsando performance continues until the cycle is completed, and is stopped at the time when the cycle is completed (FIGS. 4, 4D).

トランケートスイッチ10cがオンの場合(中断モード
) トランケートスイッチ10cがオンの状態においてはア
ンドゲート28は動作可能となっている。
When the truncate switch 10c is on (suspension mode) When the truncate switch 10c is on, the AND gate 28 is operable.

したがって、押下鍵が離鍵されキーアサイナ2′からデ
ィケイスタート信号DSが発生されると(DS二″1″
)、アンドゲート28の出力は”1″となりオアゲ゛−
ト29の出力も′1”となって、これにより信号GFが
発生してグリツサンド演奏が直ちに中止される(第4図
a 、 C)Q ■ クリツサンド効果音に対するエンベロープの付与に
ついて 上述のようにして音高が順次変化(上昇または下降)す
るグリツサンド効果音が発生されるものであるが、この
グリツサンド効果音に対するエンベロープの付与は次の
ようにして行なわれる。
Therefore, when the pressed key is released and the decay start signal DS is generated from the key assigner 2'(DS2"1"
), the output of the AND gate 28 becomes "1", or
The output of G29 also becomes ``1'', which generates the signal GF and immediately stops the Gritsando performance (Fig. 4 a, C). A glitsando sound effect in which the pitch changes (rises or falls) sequentially is generated, and an envelope is applied to this glissando sound effect in the following manner.

なお、この実施例においては音高の変化に伴なう各グリ
ツサンド効果音に対しそれぞれアタック部分およびディ
ケイ部分のエンベロープを付与して各効果音を1音ずつ
区切る場合(スタッカートモード)と、各グリッサンド
効果音に対し連続する一連のエンベロープを付与して各
効果音のエンベロープを連続させる場合(レガートモー
ド)とを選択し得るようになっており、この選択を行な
うのがチョップスイッチ10eである。
In addition, in this example, each glissando sound effect that accompanies a change in pitch is given an envelope with an attack part and a decay part to separate each sound effect one note at a time (staccato mode). It is possible to select a case where a series of continuous envelopes are given to the sound effects so that the envelopes of each sound effect are continuous (legato mode), and the chop switch 10e is used to make this selection.

グリツサンド効果音に対するエンベロープの付与はエン
ベロープ波形発生器8′から発生されるエンベロープ制
御波形信号EWによって行なわれる。
An envelope is applied to the glissando sound effect by an envelope control waveform signal EW generated from an envelope waveform generator 8'.

エンベロープ波形発生器8′は、グリッサンド制御部1
0から出力されるエンベロープスタート信号ESの発生
に対応してアタック部分のエンベロープ制御波形信号E
Wを発生し、またディケイスタート信号DS’の発生に
対応してディケイ部分のエンベロープ波形制御信号EW
を発生するものであることは前述の通常動作の項で述べ
たとおりである。
The envelope waveform generator 8' is connected to the glissando control section 1.
In response to the generation of the envelope start signal ES output from 0, the envelope control waveform signal E of the attack portion is generated.
W, and in response to the generation of the decay start signal DS', the envelope waveform control signal EW of the decay part is generated.
As mentioned above in the normal operation section,

ここで、グリツサンド演奏時におけるエンベロープスタ
ート信号ESおよびディケイスタート信号DS’の発生
について説明する。
Here, the generation of the envelope start signal ES and the decay start signal DS' during a glissando performance will be explained.

(エンベロープスタート信号ESの発生)キーアサイナ
2′から出力されるエンベロープスタート信号BSがグ
リツサンド制御部10のラインL1を介してそのまま送
られるので、前述の通常動作の場合と全く同様である。
(Generation of Envelope Start Signal ES) Since the envelope start signal BS output from the key assigner 2' is sent as is via the line L1 of the glissand control section 10, the operation is exactly the same as in the normal operation described above.

(ディケイスタート信号DS’の発生) ディケイスタート信号DS’はグリツサンド制御部10
のオアゲート53から発生される。
(Generation of Decay Start Signal DS') The Decay Start Signal DS' is generated by the Glitzando control unit 10.
is generated from the OR gate 53.

オアゲート53にはアンドゲート50,51の各出力が
入力されているが、アントゲ゛−ト51はグリツサンド
演奏時においてはアンドゲート15の出力+1 I n
によって常に不動作となっているのでキーアサイナ2′
から出力されるテ゛イケイスタート信号DSはこのアン
ドゲート51によって阻止されオアゲート53には供給
されない。
The outputs of the AND gates 50 and 51 are input to the OR gate 53, and the AND gate 51 receives the output of the AND gate 15 +1 I n when performing a glitsando.
Since the key assigner 2' is always inactive due to
The key start signal DS output from the AND gate 51 is blocked and is not supplied to the OR gate 53.

したがって、このグリツサンド演奏時においてはアント
ゲ゛−ト50の出力のみがオアゲ゛−ト53に入力され
ることになる(アントゲ゛−ト50はアントゲ゛−ト1
5の出力tl 1 ttによって動作可能となっている
)。
Therefore, during this glissando performance, only the output of the ant gate 50 is input to the or gate 53 (the ant gate 50 is connected to the ant gate 1).
5 output tl 1 tt).

アンドゲート50にはオアゲ゛−ト80の出力が入力さ
れている。
The output of the OR gate 80 is input to the AND gate 50 .

オアゲ゛−ト80にはシフトレジスタ36の出力(信号
GF)とアントゲ゛−ト49の出力が入力されておりシ
フトレジスタ36の出力あるいはアントゲ゛−ト49の
出力のいずれかが1″となったとき、オアゲート80、
アンドゲート50、オアゲート53を介してディケイス
タート信号DS’が送出される。
The output of the shift register 36 (signal GF) and the output of the ant gate 49 are input to the or gate 80, and either the output of the shift register 36 or the output of the ant gate 49 becomes 1''. When Orgate 80,
A decay start signal DS' is sent out via an AND gate 50 and an OR gate 53.

チョップスイッチ10eがオフの場合(レガートモード
) チョップスイッチ10eがオフの状態においてはアンド
ゲート49は不動作となっている。
When the chop switch 10e is off (legato mode) When the chop switch 10e is off, the AND gate 49 is inactive.

したがって、この状態ではシフトレジスタ36の出力信
号GFのみがオアゲ゛−ト80に入力されることになる
Therefore, in this state, only the output signal GF of the shift register 36 is input to the OR gate 80.

今、上鍵盤において押鍵操作がなされ、この押下鍵の発
音割当てに対応してキーアサイナ2′からエンベロープ
スタート信号BSが発生されると(第9図a)、この信
号ESはグリツサンド制御部10のラインL、を介して
エンベロープ波形発生器8′(第7図)のアントゲ゛−
1−52,75に入力される。
Now, when a key is pressed on the upper keyboard and an envelope start signal BS is generated from the key assigner 2' in response to the sound generation assignment of the pressed key (FIG. 9a), this signal ES is sent to the glitsand controller 10. The envelope waveform generator 8' (FIG. 7) is connected via line L to the envelope waveform generator 8' (FIG. 7).
1-52, 75.

したがつて、エンプローブ波形発生器8′からはアタッ
ク部分および接続部分のエンベロープ制御波形信号EW
が発生される。
Therefore, the envelope control waveform signal EW of the attack part and the connection part is output from the envelope waveform generator 8'.
is generated.

したがって、各グリッサンド効果音に対して第9図jに
示すようなエンベロープが付与される。
Therefore, an envelope as shown in FIG. 9j is given to each glissando sound effect.

そして、シフトレジスタ36から信号GFが出力される
と(グリツサンド効果音が最終値に達したとき、すなわ
ちグリツサンド制御信号Gが「24」に達したとき、あ
るいはトランケートスイッチ10cがオンされている中
断モードで押下鍵が離鍵されてディケイスタート信号D
Sが発生されたとき、)すなわちグリツサンド演奏中止
となったとき(第9図h)ディケイスタート信号DS’
が発生され(第9図i)、この信号DS’がエンベロー
プ波形発生器8′(第7図)のアンドゲート64、シフ
トレジスタ73とインバータ76に入力される。
Then, when the signal GF is output from the shift register 36 (when the glitsando sound effect reaches its final value, that is, when the glissando control signal G reaches "24", or when the truncate switch 10c is turned on, the interruption mode The pressed key is released and the decay start signal D
When S is generated, that is, when the Gritsando performance is stopped (Fig. 9h), the decay start signal DS'
is generated (FIG. 9i), and this signal DS' is input to the AND gate 64, shift register 73 and inverter 76 of the envelope waveform generator 8' (FIG. 7).

これによりエンベロープ波形発生器8′からは前述した
ように(通常動作の項で説明したように)ディケイ部分
のエンベロープ制@彼形信号EWが発生される。
As a result, the envelope waveform generator 8' generates the envelope-based signal EW of the decay portion (as explained in the normal operation section).

したがって、グリツサンド効果音に対して第9図jに示
すようにディケイ部分のエンベロープが付与される。
Therefore, the envelope of the decay part is given to the glissand sound effect as shown in FIG. 9j.

これにより一連のグリツサンド効果音はレガートで順次
発音される。
This causes a series of Gritsand sound effects to be played legato in sequence.

この場合レピートスイッチ10cがオンされていればグ
リッサンド演奏1周期毎にアタック部分、接続部分およ
びディケイ部分のエンベロープが付与されることは容易
に理解されるであろう。
In this case, it will be easily understood that if the repeat switch 10c is turned on, the envelopes of the attack part, connection part, and decay part are applied to each period of the glissando performance.

なお、信号GFはアントゲ゛−ト35の出力に基づき発
生されるものであるが、アンドゲート35には信号GA
が入力されており信号GF影形成際し信号GAの発生を
条件としている。
Note that the signal GF is generated based on the output of the AND gate 35;
is input, and the generation of the signal GA is a condition for forming the signal GF shadow.

これはグリツサンド演奏中止に際し、最終のグリツサン
ド効果音に対して少なくとも信号GAの半周期外(グリ
ツサンドテンポコントロール信号GTCの4周期分)接
続部のエンベロープを付与するためである。
This is to give the final glitsando sound effect an envelope at least at the connection portion outside the half period of the signal GA (four periods of the glissando tempo control signal GTC) when the glissando performance is stopped.

ちなみに、信号GF発生に際し信号GAの発生を条件と
しない場合(すなわち、アントゲ’ −ト35の入力の
1つとして信号GAを供給しない場合)には最終のグリ
ツサンド効果音に対しいきなりディケイ部分のエンベロ
ープが付与されてしまう。
By the way, if the generation of the signal GA is not a condition for generating the signal GF (that is, if the signal GA is not supplied as one of the inputs of the anttoge'-to 35), the envelope of the decay part will suddenly be applied to the final gris sand effect sound. will be given.

そして、このような一連のグリツサンド効果音が発生さ
れエンベロープ制御波形信号EWのディケイ部分が終了
すると、エンベロープ波形発生器8′(第7図)の第2
判定回路72からディケイ終了信号DF(第9図1)が
発生される。
When such a series of glissand sound effects are generated and the decay portion of the envelope control waveform signal EW is completed, the second signal of the envelope waveform generator 8' (FIG. 7) is generated.
The determination circuit 72 generates a decay end signal DF (FIG. 9, 1).

このディケイ終了信号DFはグリツサンド制御部10(
第6図)のアンドゲート54,55に入力される。
This decay end signal DF is transmitted by the glit sand control section 10 (
The signal is input to AND gates 54 and 55 in FIG.

この場合、アンドゲート55は不動作となっており、ア
ンドゲート54は動作可能となっている。
In this case, the AND gate 55 is inoperative, and the AND gate 54 is enabled.

アンドゲート54の他の入力にはアントゲ゛−115の
出力+1199、信号GFおよびディケイスタート信号
DSが供給されている。
Other inputs of the AND gate 54 are supplied with the output +1199 of the AND gate 115, the signal GF, and the decay start signal DS.

この状態においては信号GF、DSはともにl′”とな
っているのでディケイ終了信号DFは該アンドゲート5
4、オアゲート57を介してディケイ終了信号DF’と
してキーアサイナ2′に供給される。
In this state, the signals GF and DS are both l''', so the decay end signal DF is output from the AND gate 5.
4. The decay end signal DF' is supplied to the key assigner 2' via the OR gate 57.

キーアサイナ2′ではディケイ終了信号DF’が入力さ
れたことにより当該チャンネルのキーデータKDの記憶
をクリアするとともに当該チャンネル時間においてクリ
ア信号CCを送出する。
When the decay end signal DF' is input, the key assigner 2' clears the memory of the key data KD of the channel and sends out the clear signal CC at the time of the channel.

しかして前記押下鍵に対するグリツサンド演奏が完全に
終了する。
Thus, the glitsando performance for the pressed key is completely completed.

チョップスイッチ10eがオンの場合(スタッカートモ
ード) チョップスイッチ10eがオンの状態ではアンドゲート
49が動作可能となりシフトレジスタ21Cの出力(信
号GA)が出力される。
When the chop switch 10e is on (staccato mode) When the chop switch 10e is on, the AND gate 49 becomes operable and the output (signal GA) of the shift register 21C is output.

この場合オアゲート80にはシフトレジスタ36の出力
(信号GF)とアンドゲート49の出力(信号GA)が
入力されることになるが、信号GFは必ず信号GAのタ
イミングで発生されるので該信号GFは実質上無関係と
なり信号GAによってディケイスタート信号DS’が発
生される。
In this case, the output of the shift register 36 (signal GF) and the output of the AND gate 49 (signal GA) are input to the OR gate 80, but since the signal GF is always generated at the timing of the signal GA, the signal GF are substantially irrelevant, and the decay start signal DS' is generated by the signal GA.

信号GAは信号GTY(加算器20のキャリイ出力CO
である)の発生周期の後半部分、すなわちグリツサンド
制御信号Gの変化周期の後半部分で発生されるものであ
るため(第9図e、dおよびf)、したがってディケイ
スタート信号DS’(第9図k)は各グリツサンド効果
音の後半部分で発生されることになる。
Signal GA is signal GTY (carry output CO of adder 20).
), that is, in the latter half of the change period of the glitzand control signal G (see e, d, and f in FIG. 9). k) will be generated in the latter half of each gritsand sound effect.

今、上鍵盤において、押鍵操作がなされて、この押下鍵
の発音割当てに対応して、キーアサイナ2′からエンベ
ロープスタート信号ESが発生されると(第9図a)、
この信号ESは、グリツサンド制御部10のラインL、
を介してエンベロープ波形発生器8′(第7図)のアン
ドゲート62,75に入力される。
Now, when a key is pressed on the upper keyboard and an envelope start signal ES is generated from the key assigner 2' in response to the sound generation assignment of the pressed key (FIG. 9a),
This signal ES is connected to the line L of the glit sand control section 10,
The signal is input to the AND gates 62 and 75 of the envelope waveform generator 8' (FIG. 7).

したがって、エンベロープ波形発生器8′からはアタッ
ク部分のエンベロープ制御波形信号EWが発生される。
Therefore, the envelope control waveform signal EW of the attack portion is generated from the envelope waveform generator 8'.

これにより、第1番目のグリツサンド効果に対して第9
図mに示すようにアタックエンベロープが付与される。
As a result, the 9th effect for the 1st Gritsand effect
An attack envelope is applied as shown in Figure m.

そして、この第1番目のグリツサンド効果音の後半部分
になると、前述のようにディケイスタート信号DS’が
発生され(第9図k)、この信号DS’がエンベロープ
波形発生器8′のアンドゲート64、シフトレジスタ7
3、インバータ76に入力される。
Then, in the second half of this first glitsand sound effect, the decay start signal DS' is generated as described above (Fig. 9k), and this signal DS' is applied to the AND gate 64 of the envelope waveform generator 8'. , shift register 7
3. Input to inverter 76.

これにより、エンベロープ波形発生器8′はディケイ部
分のエンベロープを発生する。
As a result, the envelope waveform generator 8' generates an envelope for the decay portion.

したがって、第1番目のグリツサンド効果音はその後半
部分においてディケイエンベロープが付与される(第9
図m)。
Therefore, the first glitsand sound effect is given a decay envelope in its second half (the 9th
Figure m).

この場合、エンベロープ制御波形信号EWがディケイ部
分の最終値に達すると第2判定回路(第7図)からディ
ケイ終了信号DFが発生され、グリツサンド制御部10
(第6図)のアンドゲート54に入力されるが、この状
態においては信号DSおよびGFはともに”0パである
のでアンドゲート54は不動作となっており、これによ
りアンドゲート54からディケイ終了信号DF’は発生
されない。
In this case, when the envelope control waveform signal EW reaches the final value of the decay portion, the second determination circuit (FIG. 7) generates the decay end signal DF, and the glissand control unit 10 generates the decay end signal DF.
(Fig. 6), but in this state, both the signals DS and GF are "0", so the AND gate 54 is inactive, and this causes the AND gate 54 to signal the end of decay. Signal DF' is not generated.

したがって、グリツサンド演奏はそのまま進行して第2
番目のグリツサンド効果音が発生される。
Therefore, the Gritsando performance continues as it is and the second
The second Gritsand sound effect is generated.

一方、ディケイスタート信号DS’が消滅すると(第2
番目のグリツサンド効果音の発生に入ると)、この信号
DS’の消滅(′1″からt+ 111へ立下る)に伴
ないアンドゲート75(第7図)から信号CC′が出力
される。
On the other hand, when the decay start signal DS' disappears (the second
When the glissando sound effect starts to be generated), the signal CC' is outputted from the AND gate 75 (FIG. 7) as the signal DS' disappears (falls from '1' to t+111).

すなわち、エンベロープスタート信号ESは1″、イン
バータ76の出力は1”(信号DS’が0″になったの
で)、シフトレジスタ73の出力も’ 1 ” (信号
D S’が0″になる前の1′′が出力されるから)と
なってアンドゲート75の入力条件が成立するからであ
る。
That is, the envelope start signal ES is 1'', the output of the inverter 76 is 1'' (since the signal DS' has become 0''), and the output of the shift register 73 is also 1'' (before the signal DS' has become 0''). 1'' is output), and the input condition of the AND gate 75 is satisfied.

アントゲ゛−175から出力される信号CC’はオアゲ
ート77、インバータ78を介して反転され、これによ
りアンドゲート69a〜69fを不動作にしてシフトレ
ジスタ66の当該チャンネル(信号CC′が発生された
チャンネル時間に対応)に対応するステージの内容を2
10 I+にする。
The signal CC' output from the analog gate 175 is inverted via the OR gate 77 and the inverter 78, thereby disabling the AND gates 69a to 69f and transferring the signal to the corresponding channel of the shift register 66 (the channel where the signal CC' was generated). The content of the stage corresponding to the time) is 2.
10 Set to I+.

これにより第1判定回路71および第2判定回路72か
ら出力されていたアタツク終了信号AFおよびディケイ
終了信号DFはO”となる。
As a result, the attack end signal AF and decay end signal DF output from the first determination circuit 71 and the second determination circuit 72 become O''.

この状態においてはエンベロープスタート信号ESが依
然として発生されているのでアンドゲート62が動作可
能となってアタッククロックパルスACPを出力する。
In this state, the envelope start signal ES is still being generated, so the AND gate 62 becomes operable and outputs the attack clock pulse ACP.

したがって、エンベロープ波形発生器8′からは再びア
タック部分のエンベロープ波形制御信号EWが発生され
、第2番目のグリツサンド効果音に対してアタックエン
ベロープが付与される(第9図m)。
Therefore, the envelope waveform control signal EW for the attack portion is generated again from the envelope waveform generator 8', and an attack envelope is applied to the second glissando sound effect (FIG. 9m).

そして、この第2番目のグリツサンド効果音の後半部分
になると、前述したようにディケイスタート信号DS’
が発生され(第9図k)、これに伴ないエンベロープ波
形発生器8′からはディケイ部分のエンベロープ制御波
形信号EWが発生されて第2番目のグリツサンド効果音
に対してディケイエンベロープが付与される。
Then, in the second half of this second glitsand sound effect, as mentioned above, the decay start signal DS'
is generated (Fig. 9k), and along with this, the envelope control waveform signal EW of the decay part is generated from the envelope waveform generator 8', and a decay envelope is given to the second glitsand sound effect. .

以後、同様にしてアタックおよびディケイエンベロープ
の付与された第3番目、第4番目、・・・・・・のグリ
ツサンド効果音が発生される(第9図m)。
Thereafter, the third, fourth, . . . glit sand sound effects to which attack and decay envelopes are applied are generated in the same manner (Fig. 9m).

これにより各グリツサンド効果音はスタッカートで順次
発生される(第5図d)。
As a result, each glish sand sound effect is generated sequentially in a staccato manner (FIG. 5d).

そして、最後(第24番目)のグリツサンド効果音の発
生が終了すると、エンベロープ波形発生器8′からディ
ケイ終了信号DFが発生されてグリツサンド制御部10
(第6図)のアンドゲート54に該信号DFが入力され
る。
When the generation of the last (24th) glitsand sound effect ends, the envelope waveform generator 8' generates a decay end signal DF, and the glitsando control unit 10 generates a decay end signal DF.
The signal DF is input to the AND gate 54 (FIG. 6).

この場合には信号DSおよびGFはともにn 1 nで
あるのでアンドゲート54からはディケイ終了信号DF
’が発生されキーアサイナ2′に供給される。
In this case, since the signals DS and GF are both n 1 n, the decay end signal DF is output from the AND gate 54.
' is generated and supplied to the key assigner 2'.

これによりグリッサンド演奏が終了される。This ends the glissando performance.

なお、エンベロープ波形発生器8′におけるアタックク
ロックパルスACPの周期が短い場合には第9図mに示
す各グリツサンド効果音のエンベロープはアタック部分
に続いて接続部分を持つことになり、また逆にアタック
クロックパルスACPの周期が長い場合には各グリツサ
ンド効果音のエンベロープはアタック部分が終了しない
状態でディケイ部分に移行する。
Note that if the period of the attack clock pulse ACP in the envelope waveform generator 8' is short, the envelope of each glitsand sound effect shown in FIG. When the period of the clock pulse ACP is long, the envelope of each glissand sound effect transitions to a decay portion without completing the attack portion.

一方デイケイクロックパルスDCPの周期が長い場合に
は各グリツサンド効果音のエンベロープはディケイ部分
が終了しない状態で次のグリツサンド効果音のアタック
部分が開始される。
On the other hand, when the period of the decay clock pulse DCP is long, the attack part of the next glitsando sound effect starts before the decay part of the envelope of each glissando sound effect ends.

ディケイクロックパルスDCPの周期が非常に長くなる
と各グリツサンド効果音は前述のレガートモードと類似
したエンベロープ状態となる。
When the period of the decay clock pulse DCP becomes very long, each glissando sound effect takes on an envelope state similar to the legato mode described above.

このようにテ゛イケイクロックパルスDCPの周期が長
くなるとエンベロープ波形発生器8′からは各グリツサ
ンド効果音発生終了毎にディケイ終了信号DFは発生さ
れなくなり、最終のグリッサンド効果音発生終了時に初
めて信号DFが発生される。
In this way, when the cycle of the decay clock pulse DCP becomes longer, the envelope waveform generator 8' will no longer generate the decay end signal DF every time the generation of each glissando sound effect ends, and the signal DF will not be generated until the end of the generation of the last glissando sound effect. generated.

また、以上の説明ではグリツサンド演奏が行なわれる状
態をあるチャンネルについてのみ説明したが、これは他
のチャンネルにおいても同様であり、上鍵盤で複数の鍵
が同時に押鍵操作されれば複数のチャンネルで独立して
上述のようなグリツサンド演奏が行なわれる。
Also, in the above explanation, the state in which glitsando is performed is explained only for a certain channel, but this also applies to other channels, and if multiple keys are pressed simultaneously on the upper keyboard, multiple channels will be played. Gritsando performance as described above is performed independently.

以上、グリツサンド演奏における各モードにつきそれぞ
れ独立して説明したが、実際には各モードが組合されて
グリツサンド演奏が行なわれるものである。
Each mode in a glitsando performance has been described independently above, but in reality, each mode is combined to perform a glitsando performance.

これに関しては上述の説明に基づき容易に理解し得ると
ころであるので説明は省略する。
Since this can be easily understood based on the above explanation, the explanation will be omitted.

なお、上述した実施例においては、この発明を波形メモ
リ読出し方式による電子楽器に適用1、f、J、合につ
いてのみ説明したが、この発明はこれに限定されるもの
ではなく、コード化された鍵情報を用いて楽音の音高制
御を行なう電子楽器にすべて適用されるものである。
In the above-mentioned embodiments, the present invention was only applied to an electronic musical instrument using a waveform memory reading method. However, the present invention is not limited to this, and This applies to all electronic musical instruments that use key information to control the pitch of musical tones.

また、この発明は複音電子楽器のみならず単音電子楽器
にも適用し得るものである。
Further, the present invention can be applied not only to multitone electronic musical instruments but also to single tone electronic musical instruments.

さらに、グリッサンドによる音高の変化範囲は実施例に
示した2オクターブに限定されるものではなく、種々変
更可能であることは言うまでもない。
Furthermore, it goes without saying that the range of change in pitch due to glissando is not limited to the two octaves shown in the embodiment, but can be changed in various ways.

E この発明における効果 以上説明したようにこの発明は、鍵情報をコード化して
取り出すとともに、グリツサンドのスピードを決定する
信号を押鍵開始時から順次加算してその累算値を発生し
、この順次値が変化する累算値をグリツサンド制御信号
として前記コード化された鍵情報に対し加算または減算
等の演算処理をほどこし順次変化する鍵情報を形威し、
この鍵情報を用いて発生楽音の音高制御を行なうように
したので、楽音が順次変化するグリツサンド効果音を自
動的にしかも極めて容易に発生させることができ、これ
によって演奏表現が豊かになり、かつ初心者でも極めて
容易にグリツサンド演奏を楽しむことができる等の極め
て優れた効果を有する。
E. Effects of this invention As explained above, this invention encodes and extracts key information, and sequentially adds signals that determine the speed of gritsand from the start of key depression to generate the cumulative value. Applying arithmetic processing such as addition or subtraction to the encoded key information using the cumulative value whose value changes as a glitzand control signal to form key information that changes sequentially,
Since this key information is used to control the pitch of the generated musical tones, it is possible to automatically and extremely easily generate a glitsand sound effect in which the musical tones change sequentially, thereby enriching performance expression. Moreover, it has extremely excellent effects such as allowing even beginners to enjoy playing Gritsando extremely easily.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の電子楽器の一例を示すブロック図、第2
図は第1図に示すキーアサイナに入出力される信号の波
形図、第3図はこの発明による電子楽器の一実施例を示
すブロック図、第4図a〜d1第5図a = dはこの
発明によって得られるグリツサンド動作を音符を用いて
示した図、第6図は第3図に示すグリツサンド制御部1
0の具体例を示す回路図、第7図は第3図に示すエンベ
ロープ波形発生器の具体例を示す回路図、第8図は第7
図に示すメモリの記憶波形を示す波形図、第9図は第6
図および第7図の各部動作波形図である。 1・・・・・・キースイッチ回路、2′・・・・・・キ
ーアサイナ、3′・・・・・・周波数情報メモリ、4・
・・・・・アキュムレータ、5・・・・・・波形メモリ
、6・・・・・・乗算器、7・・・・・・サウンドシス
テム、8′・・・・・・エンベロープ波形発生器、10
・・・・・・グリツサンド制御部、10a・・・・・・
グリツサンドスイッチ、10b・・・・・・レピートス
イッチ、10c・・・・・・トランケートスイッチ、1
0d・・・・・・アップスイッチ、10e・・・・・・
チョップスイッチ20.23.58・・・・・・加算器
Figure 1 is a block diagram showing an example of a conventional electronic musical instrument, Figure 2 is a block diagram showing an example of a conventional electronic musical instrument.
The figure is a waveform diagram of signals input and output to the key assigner shown in FIG. 1, FIG. 3 is a block diagram showing an embodiment of the electronic musical instrument according to the present invention, and FIG. FIG. 6 is a diagram showing the glitsando motion obtained by the invention using musical notes.
7 is a circuit diagram showing a specific example of the envelope waveform generator shown in FIG. 3, and FIG. 8 is a circuit diagram showing a specific example of the envelope waveform generator shown in FIG.
A waveform diagram showing the storage waveform of the memory shown in the figure, FIG.
8 and 8 are operation waveform diagrams of each part in FIG. 7. FIG. 1... Key switch circuit, 2'... Key assigner, 3'... Frequency information memory, 4...
...Accumulator, 5 ... Waveform memory, 6 ... Multiplier, 7 ... Sound system, 8' ... Envelope waveform generator, 10
... Gritsand control section, 10a ...
Gritsand switch, 10b...Repeat switch, 10c...Truncate switch, 1
0d...Up switch, 10e...
Chop switch 20.23.58... Adder.

Claims (1)

【特許請求の範囲】 1 半音を1単位とするバイナリコードからなり、押鍵
によって選択された音を表わす鍵情報を発生する鍵情報
発生手段と、 グリツサンド演奏における音高変化速度を決定する周期
信号を押鍵に対応して所定値に達するまで繰り返し加算
することにより順次値が変化するグリツサンド制御デー
タを形成出力する制御データ形成手段と、 上記鍵情報発生手段から発生される鍵情報に対して上記
制御データ形成手段から出力されるグリツサンド制御デ
ータを加算または減算することにより該グリツサンド制
御データに従って順次変化する鍵情報を形成出力する演
算手段と、 上記演算手段から出力される順次変化する鍵情報にもと
すいて楽音を形成する楽音形成手段とを備え、音高が時
間的に順次変化する楽音を発生するようにしたことを特
徴とする電子楽器。
[Scope of Claims] 1. A key information generating means that is composed of a binary code in which one unit is a semitone, and that generates key information representing a note selected by a pressed key, and a periodic signal that determines the rate of pitch change in gris sando performance. a control data forming means for forming and outputting glysand control data whose value changes sequentially by repeatedly adding the values until a predetermined value is reached in response to a key press; a calculation means for forming and outputting key information that changes sequentially in accordance with the glissand control data by adding or subtracting glissand control data output from the control data forming means; What is claimed is: 1. An electronic musical instrument characterized in that the electronic musical instrument is equipped with a musical tone forming means for forming a musical tone by changing the pitch, and generates a musical tone whose pitch changes sequentially over time.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0648371U (en) * 1992-12-10 1994-06-28 株式会社三協精機製作所 Motor pulley

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JPH0648371U (en) * 1992-12-10 1994-06-28 株式会社三協精機製作所 Motor pulley

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