JPS585028A - レベル変換回路 - Google Patents
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- JPS585028A JPS585028A JP56102871A JP10287181A JPS585028A JP S585028 A JPS585028 A JP S585028A JP 56102871 A JP56102871 A JP 56102871A JP 10287181 A JP10287181 A JP 10287181A JP S585028 A JPS585028 A JP S585028A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017509—Interface arrangements
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩＣチップの内部回路をＭＯＳレベルで動作し
、かつ該内部回路に対する入力レベルをＥＣＬ （エミ
ッタ・カップルド・ロジック）レベルで動作させる場合
において、外部からの任意の入力レベルをＭＯ８回路を
駆動できるレベルに変換するレベル変換回路に関するも
のである。
、かつ該内部回路に対する入力レベルをＥＣＬ （エミ
ッタ・カップルド・ロジック）レベルで動作させる場合
において、外部からの任意の入力レベルをＭＯ８回路を
駆動できるレベルに変換するレベル変換回路に関するも
のである。
外部からの任意の入力レベル、例えばＥＣＬレベルをそ
のままメモリ等の内部回路におけるＭＯ８回路に入力し
て％Ｈ’、’Ｌ’に振らせても該ＭＯ８−回路は動作せ
ず、したがってＥＣＬレベルで動作する論理振幅を入力
としてＭＯ８回路を駆動する場合には、外部入力レベル
をＭＯ（′ζ ８回路を駆動する。必要な電圧レベルに変換してやらな
ければならない。この場合、基準電圧源を設け、この基
準電圧と人力信号の％Ｈ＃、％Ｌ’の差を増幅すれば良
いのであるが、このような基準電圧をＭＯ８）ランジス
タを用いて発生させることは極めて困難である。このた
め従来では’Ｈ’、’Ｌ’の入力信号を抵抗分圧するこ
とで基準電圧源を得ることが考えられるが、これでは入
力信号の’ Ｈ’ ｙ ’ Ｌ ’のレベル変化に伴い
基準電圧も変化してしまい安定したものが得ることがで
きなかった０ 本発明は上記のような問題を解決するためになされたも
ので、その目的とするところは、入力信号の％Ｈ′と１
Ｌｌの中間レベルに相当する基準電圧の安定化を図り１
かつ前記基準電圧と外部入力信号の’Ｈ’、’Ｌ’との
電位差を増幅することによりＭＯ８回路の駆動に必要な
レベルに変換できるようにしたレベル変換回路を提供す
るにある。
のままメモリ等の内部回路におけるＭＯ８回路に入力し
て％Ｈ’、’Ｌ’に振らせても該ＭＯ８−回路は動作せ
ず、したがってＥＣＬレベルで動作する論理振幅を入力
としてＭＯ８回路を駆動する場合には、外部入力レベル
をＭＯ（′ζ ８回路を駆動する。必要な電圧レベルに変換してやらな
ければならない。この場合、基準電圧源を設け、この基
準電圧と人力信号の％Ｈ＃、％Ｌ’の差を増幅すれば良
いのであるが、このような基準電圧をＭＯ８）ランジス
タを用いて発生させることは極めて困難である。このた
め従来では’Ｈ’、’Ｌ’の入力信号を抵抗分圧するこ
とで基準電圧源を得ることが考えられるが、これでは入
力信号の’ Ｈ’ ｙ ’ Ｌ ’のレベル変化に伴い
基準電圧も変化してしまい安定したものが得ることがで
きなかった０ 本発明は上記のような問題を解決するためになされたも
ので、その目的とするところは、入力信号の％Ｈ′と１
Ｌｌの中間レベルに相当する基準電圧の安定化を図り１
かつ前記基準電圧と外部入力信号の’Ｈ’、’Ｌ’との
電位差を増幅することによりＭＯ８回路の駆動に必要な
レベルに変換できるようにしたレベル変換回路を提供す
るにある。
以下、本発明の実施例を図面について説明する。
第１図は本発明にかかるレベル変換回路のブロック図を
示すもので、１はＥＣＬからの小信号レベルの変化を検
出し、増幅するセンスアンプ１，２は外部入力信号（Ｂ
ＣＬ出力信号）の１Ｈ′と１Ｌ′の中間レベルに相当す
る基準電圧を発生させる基準電圧発生回路であり、この
基準電圧発生回路２からの基準電圧および前記センスア
ンプ１からの出力信号は増幅器３に入力されるようにな
っており、該増幅器３は基準電圧と１人力信号Ａｉｎの
′Ｈ″または１Ｌ′に追随して振れる１Ｈ′または１Ｌ
′の出力信号との電位差を、ＭＯ８回路を駆動できる％
ｌ（＃、％ｌ＃のレベルに、増幅するものである。
示すもので、１はＥＣＬからの小信号レベルの変化を検
出し、増幅するセンスアンプ１，２は外部入力信号（Ｂ
ＣＬ出力信号）の１Ｈ′と１Ｌ′の中間レベルに相当す
る基準電圧を発生させる基準電圧発生回路であり、この
基準電圧発生回路２からの基準電圧および前記センスア
ンプ１からの出力信号は増幅器３に入力されるようにな
っており、該増幅器３は基準電圧と１人力信号Ａｉｎの
′Ｈ″または１Ｌ′に追随して振れる１Ｈ′または１Ｌ
′の出力信号との電位差を、ＭＯ８回路を駆動できる％
ｌ（＃、％ｌ＃のレベルに、増幅するものである。
第２図は上記センスアンプ１の具体的回路例を示すもの
で、／々イ？−ラトランジスタＱ１１Ｑ２およびデイゾ
リーシ田ン形のＭＯＳ）ランジスタＱ３、Ｑ４を有し、
前記パイ？−ラトランジスタＱｌとＭ２Ｓ）ランジスタ
Ｑ３は電源ｖＣＣとアース電源Ｖｍｍ間に互に直列に接
続され、かつノ々イポーラトランジスタＱ１のペースは
ＥＣＬ等の出力信号が入力される入力端子Ｔ１に接続さ
れている。また、前記／９イ４−ラトランジスタＱ２と
ＭＯＳ）ランジスタＱ４は抵抗Ｒ１およびダイオードＤ
とともに電源Ｖｃｃとアース電源Ｖｓｓ間に互いに直列
に接続され、かつ該ノ９イｄ−ラトランジスタＱ２のペ
ースとＭＯＳ）ランジスタＱ４のゲートは、前記ノセイ
４−ラシランジスタＱｌのエミッタとＭＯＳ）ランジス
タＱ３のドレインとの接続点Ｎ１に接続されている。ま
た前記センスアンプ１はディプリーションＭＯ８負荷形
のイン／々−夕ＩＮＶＩ〜ＩＮｖ３を備え、これらイン
ノセータＩＮＶＩ〜ＩＮ■３は縦続接続されているとと
もに、それぞれはディシリ−ジョン形ＭＯＢ）ランジス
タＱδ。
で、／々イ？−ラトランジスタＱ１１Ｑ２およびデイゾ
リーシ田ン形のＭＯＳ）ランジスタＱ３、Ｑ４を有し、
前記パイ？−ラトランジスタＱｌとＭ２Ｓ）ランジスタ
Ｑ３は電源ｖＣＣとアース電源Ｖｍｍ間に互に直列に接
続され、かつノ々イポーラトランジスタＱ１のペースは
ＥＣＬ等の出力信号が入力される入力端子Ｔ１に接続さ
れている。また、前記／９イ４−ラトランジスタＱ２と
ＭＯＳ）ランジスタＱ４は抵抗Ｒ１およびダイオードＤ
とともに電源Ｖｃｃとアース電源Ｖｓｓ間に互いに直列
に接続され、かつ該ノ９イｄ−ラトランジスタＱ２のペ
ースとＭＯＳ）ランジスタＱ４のゲートは、前記ノセイ
４−ラシランジスタＱｌのエミッタとＭＯＳ）ランジス
タＱ３のドレインとの接続点Ｎ１に接続されている。ま
た前記センスアンプ１はディプリーションＭＯ８負荷形
のイン／々−夕ＩＮＶＩ〜ＩＮｖ３を備え、これらイン
ノセータＩＮＶＩ〜ＩＮ■３は縦続接続されているとと
もに、それぞれはディシリ−ジョン形ＭＯＢ）ランジス
タＱδ。
Ｑ７．Ｑ９とエンハンスメント形ＭＯ８）ランジスタＱ
６．Ｑ８．ＱＩＯとから構成され、そして前記最前段に
おけるイン／々−夕ＩＮＶｌの入力端、即ちＭＯＳ）ラ
ンジスタＱ６のゲージ接続点Ｎ３は前記ＭＯ８）ランジ
スタＱ４のドレインと抵抗Ｒ１との接続点Ｎ２に接続さ
れている。また、エンハンスメント形ＭＯ８）ランジス
タＱｌｌおよびデイゾリーシ冒ン形ＭＯ８トランジスタ
Ｑ１２は接続点Ｎ３の電位をあまり変化させないための
保障用のトランジスタであって、該ＭＯ８）ランジスタ
Ｑ１１．Ｑ１２６− は電源Ｖｃｃとアース電源Ｗａｓ間に互に直列に接続さ
れ、そしてＭ０８トランジスタＱｌｌとＱ１２のソース
とドレインは接続点Ｎ３に接続され、さらに最終段のイ
ンノータＩＮＶ３の出力端に設けた端子Ｔ２から入力信
号Ａｉｍの％Ｈ＃ 。
６．Ｑ８．ＱＩＯとから構成され、そして前記最前段に
おけるイン／々−夕ＩＮＶｌの入力端、即ちＭＯＳ）ラ
ンジスタＱ６のゲージ接続点Ｎ３は前記ＭＯ８）ランジ
スタＱ４のドレインと抵抗Ｒ１との接続点Ｎ２に接続さ
れている。また、エンハンスメント形ＭＯ８）ランジス
タＱｌｌおよびデイゾリーシ冒ン形ＭＯ８トランジスタ
Ｑ１２は接続点Ｎ３の電位をあまり変化させないための
保障用のトランジスタであって、該ＭＯ８）ランジスタ
Ｑ１１．Ｑ１２６− は電源Ｖｃｃとアース電源Ｗａｓ間に互に直列に接続さ
れ、そしてＭ０８トランジスタＱｌｌとＱ１２のソース
とドレインは接続点Ｎ３に接続され、さらに最終段のイ
ンノータＩＮＶ３の出力端に設けた端子Ｔ２から入力信
号Ａｉｍの％Ｈ＃ 。
１Ｌ′に追随した’）ｌ’、’Ｌ’の論理レベル信号が
取出されるようになっている。
取出されるようになっている。
第３図は前記基準電圧発生回路°２の具体的構成例を示
すもので、人力信号ＡｉｍのＳＲ’と１Ｌ′の中間レベ
ルを設定する基準電圧設定部ＲＦｉＦとその増幅用セン
スアンプＡＭＰとから構成されており、前記基準電圧設
定部ＲＢＦＧま・セイポーラトランジスタＴｋＬｌ、Ｔ
Ｒ３およびディシリ−ジョン形、、ＭＯＳ）ランジメタ
ＴＲ２，ＴＲ養を備え、このうちノイ４−ラシランジス
タＴＲ１とＭＯＳ）ランジスタＴＲ２および、ノイポー
ラトランジスタＴＲ３とＭＯＳ）ランジペタＴＲ４は互
に直列にして電源Ｖｃｃとアース電源Ｖｓｓ間に並列に
接続され、そしてノイポーラトランジスタＴＲＩのペー
スにはその／々イアス６− を設定する抵抗ＲＲＩ、ＲＲ２が接続されているととも
に、ノンイポーラトランジスタＴＲ１のエミッタとＭＯ
Ｓ）ランジスタＴＲ２のドレインとの接続点ＮＲ１には
ゾル・ダウン用ノイぽ一うトランジスタＴＲ３のペース
が接続されている。
すもので、人力信号ＡｉｍのＳＲ’と１Ｌ′の中間レベ
ルを設定する基準電圧設定部ＲＦｉＦとその増幅用セン
スアンプＡＭＰとから構成されており、前記基準電圧設
定部ＲＢＦＧま・セイポーラトランジスタＴｋＬｌ、Ｔ
Ｒ３およびディシリ−ジョン形、、ＭＯＳ）ランジメタ
ＴＲ２，ＴＲ養を備え、このうちノイ４−ラシランジス
タＴＲ１とＭＯＳ）ランジスタＴＲ２および、ノイポー
ラトランジスタＴＲ３とＭＯＳ）ランジペタＴＲ４は互
に直列にして電源Ｖｃｃとアース電源Ｖｓｓ間に並列に
接続され、そしてノイポーラトランジスタＴＲＩのペー
スにはその／々イアス６− を設定する抵抗ＲＲＩ、ＲＲ２が接続されているととも
に、ノンイポーラトランジスタＴＲ１のエミッタとＭＯ
Ｓ）ランジスタＴＲ２のドレインとの接続点ＮＲ１には
ゾル・ダウン用ノイぽ一うトランジスタＴＲ３のペース
が接続されている。
また為前記センスアンプＡＭＰは、前記基準電圧設定部
ＲｇＦの出力点ＮＲ，２にペースを接続したノ々イポー
ラトランジスタＴＲ５とこれに直列に接続されたディシ
リ−ジョン形のＭＯ８トランジスタ’Ｉ’Ｒ６と、この
ノ々イポーラトランジスタＴＲ５とＭＯＳ）ランジスタ
ＴＲ，６の接続点ＮＲ３にペースおよびゲートを接続し
た、互に直列に接続されているＪイポーラトランジスタ
ＴＲ？、ディシリ−ジョンＭＯ８）ランジスタＴＲＱお
よび抵抗ＲＲ３、ダイオードＤＢ。
ＲｇＦの出力点ＮＲ，２にペースを接続したノ々イポー
ラトランジスタＴＲ５とこれに直列に接続されたディシ
リ−ジョン形のＭＯ８トランジスタ’Ｉ’Ｒ６と、この
ノ々イポーラトランジスタＴＲ５とＭＯＳ）ランジスタ
ＴＲ，６の接続点ＮＲ３にペースおよびゲートを接続し
た、互に直列に接続されているＪイポーラトランジスタ
ＴＲ？、ディシリ−ジョンＭＯ８）ランジスタＴＲＱお
よび抵抗ＲＲ３、ダイオードＤＢ。
１と、互に縦続接続され、最前段の入力点ＮＲ５を前記
Ｍ０８トランジスタＴＲ８と抵抗ＲＲ３との接続点ＮＲ
４に接続したディプリーションＭＯ８負荷形のインバー
タＩＮＶＲＩ〜ＩＮＶＲ３と、前記インバータＩＮＶＲ
Ｉの入力点ＮＲδの電位をあまり変化させないようにす
るための保障用のＭＯＳ）ランジスタＴＲＹ、ＴＲｌ０
とからなり、最終段のインバータＩＮＶＲ３の出力点に
設けた端子Ｔ３から入力信号Ａｔｎの１Ｈ′と１Ｌ′の
中間レベルに対応した電位の基準電圧を出力するように
なっている。
Ｍ０８トランジスタＴＲ８と抵抗ＲＲ３との接続点ＮＲ
４に接続したディプリーションＭＯ８負荷形のインバー
タＩＮＶＲＩ〜ＩＮＶＲ３と、前記インバータＩＮＶＲ
Ｉの入力点ＮＲδの電位をあまり変化させないようにす
るための保障用のＭＯＳ）ランジスタＴＲＹ、ＴＲｌ０
とからなり、最終段のインバータＩＮＶＲ３の出力点に
設けた端子Ｔ３から入力信号Ａｔｎの１Ｈ′と１Ｌ′の
中間レベルに対応した電位の基準電圧を出力するように
なっている。
また、第４図は前記増幅器３の具藝的構成例を示すもの
で、ディシリ−シロン形およびエンハンスメント形のＭ
０８トランジスタＱＡＩ。
で、ディシリ−シロン形およびエンハンスメント形のＭ
０８トランジスタＱＡＩ。
ＱＡ２およびＱＡ３とＱＡ＋を互に直列に電源Ｖｃｃ・
とアース電源Ｖｇｓ間に並列に接続し、かつこれら対の
ＭＯＳ）ランジスタのペース間をタスキに接続してなる
第１段〜第３段の増幅回路ＡＭＰｌ〜ＡＭＰ３からなり
、前記第１段の増幅回路ムＭＰＩの入力端子ＩＮｌおよ
びＩＮ２にはそれぞれ前記センスアンプ１の端子Ｔ２か
の ら、論理レベル信号および基準電圧発生回路２の端子Ｔ
３からの基準電圧が導入されるようになっているととも
に、第１段の増幅回路ＡＭＰ １の出力端子０ＵＴＩ、
０ＵＴ２は第２段の増幅回路ＡＭＰ２の入力端子ＩＮ３
．ＩＮ４に接続され、さらに第２の増幅回路ＡＭＰ２の
出力端子０ＵＴ３，０ＵＴ４は第３段の増幅回路ＡＭＰ
３の入力端子ＩＮ５．ＩＮ６に接続されており、第３段
の増幅回路ＡＭＰ３の出力端子０ＵＴ５，０ＵＴ６から
ｉｔ ＶＣｊＣトＶｓｓ間を振幅ニモつようなレベルま
で増幅されたＭＯ８回路駆動用の電圧を発生させるよう
になっている。
とアース電源Ｖｇｓ間に並列に接続し、かつこれら対の
ＭＯＳ）ランジスタのペース間をタスキに接続してなる
第１段〜第３段の増幅回路ＡＭＰｌ〜ＡＭＰ３からなり
、前記第１段の増幅回路ムＭＰＩの入力端子ＩＮｌおよ
びＩＮ２にはそれぞれ前記センスアンプ１の端子Ｔ２か
の ら、論理レベル信号および基準電圧発生回路２の端子Ｔ
３からの基準電圧が導入されるようになっているととも
に、第１段の増幅回路ＡＭＰ １の出力端子０ＵＴＩ、
０ＵＴ２は第２段の増幅回路ＡＭＰ２の入力端子ＩＮ３
．ＩＮ４に接続され、さらに第２の増幅回路ＡＭＰ２の
出力端子０ＵＴ３，０ＵＴ４は第３段の増幅回路ＡＭＰ
３の入力端子ＩＮ５．ＩＮ６に接続されており、第３段
の増幅回路ＡＭＰ３の出力端子０ＵＴ５，０ＵＴ６から
ｉｔ ＶＣｊＣトＶｓｓ間を振幅ニモつようなレベルま
で増幅されたＭＯ８回路駆動用の電圧を発生させるよう
になっている。
なお、上記センスアンプｌ、基準電圧発生回路２および
増幅器３は内部回路を構成する同一のＩＣＣ基板板上一
体に形成されるものである。
増幅器３は内部回路を構成する同一のＩＣＣ基板板上一
体に形成されるものである。
次に上記のように構成された本発明しくル変換回路の動
作について説明する。
作について説明する。
今、第２ｗＪに示すセンスアンプ１において、入力端子
Ｔ１に加えられるＥＣＬ等からの論理出力のレベルが％
Ｈｌから１Ｌ′へ変化すると、これに応じてトランジス
タＱ１の導通度も変化し、同時に接続点Ｎ１の電位も％
Ｈ＃から′Ｌ′の変化分だけ変化する。そして接続点Ｎ
１の電位の変９− 化に伴いトランジスタＱ２の導通度も減少方向に変化す
るため、トランジス、りＱ２の工之ツタとアース電源Ｖ
ｓｇ間の電圧が小さくなり、その間を流れる電流が減少
し、また、ディプリーションＭＯ８）ランジスタＱ４の
ゲートも１Ｌ′方向に変化するため、ＭＯＳ ）ランジ
スタＱ４はカットオフする方向に変化し、さらにトラン
ジスタＱ２のエミッタとＶｓａ間を流りる電流が減少す
る。これに伴い接続点Ｎ２の電位が上昇し、ＭＯＳ）ラ
ンジスタＱ６をターンオンする方向に変化する。これに
よりＭＯＳ）ランジスタＱ６がオンすると、接続点Ｎ４
の電位が下がるため、これをゲート入力とするＭＯＳ）
ランジスタＱ８がカットオフされ、即ちインノ々−タＩ
Ｎｖ２が反転して接点点Ｎ５の電位を上昇させる。
Ｔ１に加えられるＥＣＬ等からの論理出力のレベルが％
Ｈｌから１Ｌ′へ変化すると、これに応じてトランジス
タＱ１の導通度も変化し、同時に接続点Ｎ１の電位も％
Ｈ＃から′Ｌ′の変化分だけ変化する。そして接続点Ｎ
１の電位の変９− 化に伴いトランジスタＱ２の導通度も減少方向に変化す
るため、トランジス、りＱ２の工之ツタとアース電源Ｖ
ｓｇ間の電圧が小さくなり、その間を流れる電流が減少
し、また、ディプリーションＭＯ８）ランジスタＱ４の
ゲートも１Ｌ′方向に変化するため、ＭＯＳ ）ランジ
スタＱ４はカットオフする方向に変化し、さらにトラン
ジスタＱ２のエミッタとＶｓａ間を流りる電流が減少す
る。これに伴い接続点Ｎ２の電位が上昇し、ＭＯＳ）ラ
ンジスタＱ６をターンオンする方向に変化する。これに
よりＭＯＳ）ランジスタＱ６がオンすると、接続点Ｎ４
の電位が下がるため、これをゲート入力とするＭＯＳ）
ランジスタＱ８がカットオフされ、即ちインノ々−タＩ
Ｎｖ２が反転して接点点Ｎ５の電位を上昇させる。
これによりＭＯＳ）ランジスタＱＩＯがオンする方向に
変化するため、インノータＩＮ’ｒ３ｆｆ出力端の電位
、即ち出力端子Ｔ２の電位は１Ｌ′に変化する。
変化するため、インノータＩＮ’ｒ３ｆｆ出力端の電位
、即ち出力端子Ｔ２の電位は１Ｌ′に変化する。
また、入力端子Ｔ１に加えられた論理信号レ−ｌ ’Ｏ
− ペルが′Ｌ′から％Ｈ’に変化するときは、この変化に
応じてトランジスタＱ１の導通度が増大し、その接続点
Ｎ、１の電位も上昇するため、この電位に応じてトラン
ジスタＱ２の導通度が増大するとともに、ＭＯＳ）ラン
ジスタＱ４のオン方向に変化し、これに伴いトランジス
タＱ２のエミッタとＶｓａ間を流れる電流が増加し、接
続点Ｎ２の電位は下がる。このため、接続点Ｎ２の電位
をゲーＦ入力とするインノ９−タＩＮＶｌのＭＯＳ）ラ
ンジスタＱ６はカットオフされ、その接続点Ｎ４の電位
を１Ｈ′にする。これによりインノータＩＮＶ２のＭＯ
Ｓ）ランリスタＱ８がオンして、その接続点Ｎ５の電位
を１Ｌ′にし、出力側インノ々−夕ＩＮＶ３のＭＯＳ）
ランジスタＱＩＯをカットオフする方向に変化させて、
その出力端子Ｔ２に現われる電位を１Ｌ′から１Ｈ′へ
変化させる。したがって、出方端子Ｔ２には入力信号Ａ
ｉｍの１Ｈ′または′Ｌ１に追従して％Ｈ’または１Ｌ
′に振れるレベルの電圧が取出されることになる。
− ペルが′Ｌ′から％Ｈ’に変化するときは、この変化に
応じてトランジスタＱ１の導通度が増大し、その接続点
Ｎ、１の電位も上昇するため、この電位に応じてトラン
ジスタＱ２の導通度が増大するとともに、ＭＯＳ）ラン
ジスタＱ４のオン方向に変化し、これに伴いトランジス
タＱ２のエミッタとＶｓａ間を流れる電流が増加し、接
続点Ｎ２の電位は下がる。このため、接続点Ｎ２の電位
をゲーＦ入力とするインノ９−タＩＮＶｌのＭＯＳ）ラ
ンジスタＱ６はカットオフされ、その接続点Ｎ４の電位
を１Ｈ′にする。これによりインノータＩＮＶ２のＭＯ
Ｓ）ランリスタＱ８がオンして、その接続点Ｎ５の電位
を１Ｌ′にし、出力側インノ々−夕ＩＮＶ３のＭＯＳ）
ランジスタＱＩＯをカットオフする方向に変化させて、
その出力端子Ｔ２に現われる電位を１Ｌ′から１Ｈ′へ
変化させる。したがって、出方端子Ｔ２には入力信号Ａ
ｉｍの１Ｈ′または′Ｌ１に追従して％Ｈ’または１Ｌ
′に振れるレベルの電圧が取出されることになる。
一方、第３図の基準電圧発生回路２においては、その基
準電圧設定部Ｂ、ＥＦが動作すると、トランジスタＴＲ
１のエミッタ側の接ｊｌＮＲ１には電源電圧Ｖｃｃから
抵抗ＲＲ１，ＲＲ２およびトランジスタＴｆｔｌのペー
ス・エミッタ電圧で設定される電圧分篩下させた電圧（
例えば４．５Ｖ）５ｆ発生し、さらにこの電圧ハ次ｆ（
７））ランジスタＴＲ３のベースに加わるため、トラン
ジスタＴＲ３のエミッタ側の接続点ＮＲ２には、前記電
圧（４，５Ｖ）からトランジスタＴＲ３（Ｄペ−ｘ・エ
ミッタ電圧分だけ降下させたし４ルの電圧（例えば３．
８ Ｖ ）が現われることになる。この電圧（３，８Ｖ
）は前記センスアンプ１の入力端子Ｔ１に加わる大刀
論理レベル′Ｈ′と′Ｌ′の中間のレベルに相当するも
のであり、コノヨウニジて得られた基準電圧はセンスア
ンプＡＭＰにより増幅されることにより、その出力端子
Ｔ３には、センスアンプ１の入力端子Ｔ１に導入される
外部論理大刀信号Ａｉｎの′Ｈ′または％ｌｉ追随して
センスアンプ１の出力端子Ｔ２に現わる電位が％Ｈ’ま
たはＳＬ’に振れるときの中間レベルに位置する安定に
固定された電圧が発生することになる。
準電圧設定部Ｂ、ＥＦが動作すると、トランジスタＴＲ
１のエミッタ側の接ｊｌＮＲ１には電源電圧Ｖｃｃから
抵抗ＲＲ１，ＲＲ２およびトランジスタＴｆｔｌのペー
ス・エミッタ電圧で設定される電圧分篩下させた電圧（
例えば４．５Ｖ）５ｆ発生し、さらにこの電圧ハ次ｆ（
７））ランジスタＴＲ３のベースに加わるため、トラン
ジスタＴＲ３のエミッタ側の接続点ＮＲ２には、前記電
圧（４，５Ｖ）からトランジスタＴＲ３（Ｄペ−ｘ・エ
ミッタ電圧分だけ降下させたし４ルの電圧（例えば３．
８ Ｖ ）が現われることになる。この電圧（３，８Ｖ
）は前記センスアンプ１の入力端子Ｔ１に加わる大刀
論理レベル′Ｈ′と′Ｌ′の中間のレベルに相当するも
のであり、コノヨウニジて得られた基準電圧はセンスア
ンプＡＭＰにより増幅されることにより、その出力端子
Ｔ３には、センスアンプ１の入力端子Ｔ１に導入される
外部論理大刀信号Ａｉｎの′Ｈ′または％ｌｉ追随して
センスアンプ１の出力端子Ｔ２に現わる電位が％Ｈ’ま
たはＳＬ’に振れるときの中間レベルに位置する安定に
固定された電圧が発生することになる。
前記基準電圧発生回路２からの基準電圧Ｖｎｍｖの増幅
器３における第１段の増幅回路ＡＭＰｌの入力端子０ｔ
ｌＴ２に加えられ、かつ他の入力端子０ＵＴｌにセンス
アンプ１からの％Ｈ＃、’Ｌ’に振れる出力信号が加え
られると、この％Ｈ’または％ＬＩに握れる出力電圧と
基準電圧■鳳ｍｙ との電位差は第１段の増幅回路Ａ
ＭＰｌ〜第３段の増幅回路ＡＭＰ３により順次増される
。このためＪｌ終段の増幅回路ＡＭＰ３の出力端子０Ｕ
Ｔ５，０ＵＴＱに現われる出力レベルは、Ｖｃｃ（例え
ば５Ｖ）とＶｓａ （例えばＱＶ）間を振幅にもつレベ
ルまで増幅されたものとなり、これがＭＯ８回路の駆動
に要求されるレベルの論理入力となるのである。
器３における第１段の増幅回路ＡＭＰｌの入力端子０ｔ
ｌＴ２に加えられ、かつ他の入力端子０ＵＴｌにセンス
アンプ１からの％Ｈ＃、’Ｌ’に振れる出力信号が加え
られると、この％Ｈ’または％ＬＩに握れる出力電圧と
基準電圧■鳳ｍｙ との電位差は第１段の増幅回路Ａ
ＭＰｌ〜第３段の増幅回路ＡＭＰ３により順次増される
。このためＪｌ終段の増幅回路ＡＭＰ３の出力端子０Ｕ
Ｔ５，０ＵＴＱに現われる出力レベルは、Ｖｃｃ（例え
ば５Ｖ）とＶｓａ （例えばＱＶ）間を振幅にもつレベ
ルまで増幅されたものとなり、これがＭＯ８回路の駆動
に要求されるレベルの論理入力となるのである。
なお、本発明における回路構成は上記した第２図〜第４
図のものに限定されるものではない。
図のものに限定されるものではない。
以上のように本発明によれば１ノζイボ−ラド１３−
ランジスタを用いて入力信号の％Ｈ’とｔ Ｌ Ｉの中
間レベルに相当する基準電圧を発生させ、この基準電圧
と入力信号の％Ｈ’または′Ｌ′の電位差を増幅するこ
とによりＭＯ８回路を駆動できるＭＯＳしくルに変換で
きるようにしたものであるから、外部からの任意の入力
レベルをＭＯＳしくルに確実かつ安定にレベルに変換さ
せ得るとともに、基準電圧の設定にノ々イポーラトラン
ジスタを利用しているため、基準電圧の入力信号の′Ｈ
′とＳＬ’の中間レベルへの設定が容易で１かつ安定し
たものにできるなどの特長がある。
間レベルに相当する基準電圧を発生させ、この基準電圧
と入力信号の％Ｈ’または′Ｌ′の電位差を増幅するこ
とによりＭＯ８回路を駆動できるＭＯＳしくルに変換で
きるようにしたものであるから、外部からの任意の入力
レベルをＭＯＳしくルに確実かつ安定にレベルに変換さ
せ得るとともに、基準電圧の設定にノ々イポーラトラン
ジスタを利用しているため、基準電圧の入力信号の′Ｈ
′とＳＬ’の中間レベルへの設定が容易で１かつ安定し
たものにできるなどの特長がある。
第１図は本発明にがかるしくル変換回路のデルツク図、
第２図は本発明におけるセンスアンプの具体例を示す回
路図、第３図は同じく本発明における基準電圧発生回路
の具体例を示す回路図、第４図は同じく本発明における
増幅器の具体例を示す回路図である。 １・・・センスアンプ、２・−基準電圧発生回路、３・
・・増幅器。 １４−
第２図は本発明におけるセンスアンプの具体例を示す回
路図、第３図は同じく本発明における基準電圧発生回路
の具体例を示す回路図、第４図は同じく本発明における
増幅器の具体例を示す回路図である。 １・・・センスアンプ、２・−基準電圧発生回路、３・
・・増幅器。 １４−
Claims (2)
- （１） 任意の入力信号し４ルの変化を検出し、増幅
する、／々イ？−ラトランジスタおよびＭ０８トランジ
スタを主体に構成されたセンスアンプと、前記入力信号
の’Ｈ１と’Ｌｌの中間レベルに相当する基準電圧を発
生する基準電圧発生回路と、前記入力信号の％Ｈ＃また
は′Ｌ′に追随して振れる前記センスアンプからの１Ｈ
′または１Ｌ′の出力信号と前記基準電圧との電位差を
増幅して必要とするＭＯＳレベルに変換する増幅器とか
らなるし碕ル変換回路。 - （２）前記基準電圧発生回路が、・々イＩ−ラトランジ
スタを主体に構成され、入力信号の％Ｈ’と１Ｌ′の中
間レベルに基準電圧を設定する回路部と、この基準電圧
を増幅するセンスアンプとから構成されていることを特
徴とする特許請求の範囲第１項記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102871A JPS585028A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102871A JPS585028A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS585028A true JPS585028A (ja) | 1983-01-12 |
Family
ID=14338955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102871A Pending JPS585028A (ja) | 1981-06-30 | 1981-06-30 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585028A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61247334A (ja) * | 1985-04-25 | 1986-11-04 | Nakagawa Tekkosho:Kk | 削り節の製造方法及び装置 |
| US5251648A (en) * | 1990-10-04 | 1993-10-12 | Japan Tobacco Inc. | Method for plumping and moisture regulating cut tobacco |
-
1981
- 1981-06-30 JP JP56102871A patent/JPS585028A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61247334A (ja) * | 1985-04-25 | 1986-11-04 | Nakagawa Tekkosho:Kk | 削り節の製造方法及び装置 |
| US5251648A (en) * | 1990-10-04 | 1993-10-12 | Japan Tobacco Inc. | Method for plumping and moisture regulating cut tobacco |
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