JPS58502115A - ブランチ予測コンピュ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ブランチ予測コンピュータ 及貝ｍ この発明はディジタルコンピュータのアーキテクチャに関するものであり、より 特定的には、この発明はパイプライン態様で同時にいくつかの異なるインストラ クションで作動するディジタルコンピュータのアーキテクチャに関するものであ る。

この発明をより良く理解するために、パイプライン化したディジタルコンピュー タの基本モジュールを図解した第１図を参照する。この第１図のコンピュータは インストラクション先取モジュール（ＩＰＦ）、実行モジュール（ＥＸ）、およ びメモリモジュール（Ｍ）を含む。さらに、実行モジュールはアドレスモジュー ル（Ａ）、オペランドモジュール（○）、および計算モジュール（Ｃ）を含む。

モジュールＩＰＦ、Ａ、ＯおよびＣは同時にプログラムの異なるインストラクシ ョンで作動する。そのプログラムにおけるインストラクションのすべてはメモリ モジュールＭにストアされる。モジュールＩＰＦはメモリモジュールＭからのイ ンストラクションを取出す働きをし、モジュールＡはインストラクションにおい て要求されるオペランドのアドレスを形成する働きをし、モジュール０はモジュ ールＡによって形成されるアドレスであるオペランドを取出し、かつモジュール ＣはモジュールＯにより取出されたオペランドについて計算し、メモリモジュー ルＭにその結果をストアする働きをする。

任意の１個のモジュールが上述した機能を行なった後、そのモジュールはその結 果を次のモジュールへ通す。その次のモジュールは、次いで、その上述の機能を 行ない、析しい結果を次のモジュールへ通す。このように、モジュールＩＰＦ、 Ａ、○およびＣはインストラクションが通過する“パイプライン″を形成し、か つバス１０．１１および１２はそのモジュールがそれらの結果をパイプラインを ｉして次のモジュールへ通過させる手段を与える。

バス１３．１４．１５および１６はまた、モジュールＬＰＦ、Ａ、ＯおよびＣが それぞれ、それらの上述の機能を行ないながらメモリモジュールへ情報の種々の アイテムを読出しおよび／または書込む手段として提供される。たとえば、モジ ュールＩＰＦはメモリからインストラクションを取出すためにバス１３を用い、 モジュールＡはオペランドアドレスを形成するために必要とされるメモリからイ ンデックスレジスタを取出すためにバス１４を用い、モジコール０はバス１５を 用いてモジュールＡによって形成さ世るアドレスでメモリからオペランドを取出 し、かつモジュールＣはバス１６を用いて計算された結果をメモリへ戻してスト アする。

第２図は、第１図のコンピュータが９個のインストラクション■１ないしｒ９か らなるプログラムを実行するシーケンスをより詳細に示す。これらのインストラ クションばメモリＭに存在するものとして第１図に図解される。インストラクシ ョン■１ないしＩ９は逐次的にメモリで互いに続き、かつインストラクション■ ５は条件付きブランチインストラクションである。それは条件を検査し、その条 件が真であればインストラクション１１へ戻るように分岐、その条件が偽であれ ばインストラクション■６へ分岐する条件付きブランチインストラクションのた めの典型的なフォーマットは参照数字１７で示すような、ＯＰコード（ＯＰ）お よびブランチアドレス（ＢＡ）からなる。ＯＰコードＯＰは条件付きブランチで あるものとしてインストラクションを識別しかつ検査されるべき条件を識別する １およびＯの１個の予め割当てられた組合わせである。たとえば、バロース８４ ８００コンピュータの２進化１０進２２は等しい場合のブランチを特定し、それ に対し２進化１０進２５は等しくない場合のブランチを特定する。ＢＡは特定し た条件が真であれば次に寅行されるべきイシ、ストラクションのメモリモジュー ルＭにおけるアドレスである。

第２図のサイクル１の間、モジュールＩＰＦはインストラクション１１を取出す 。その後、サイクル２の間、モジュールＡはインストラクション１１によって必 要とされるオペランドのアドレスを形成し、他方、モジュールＩＰＦは同時にイ ンストラクションＩ２を取出す。この動作シーケンスは条件付きブランチインス トラクション■５がモジ２図に示されるようなパイプライン化された態様で続く 。

条件付きブランチインストラクション■５を取出した後、モジュールＩＰＦは次 のインストラクションとしてインストラクション１１またはインストラクション ■６を取出すべきかどうかを決定する必要がある。もしインストラクションエ５ によって検査されるべき条件がそのインストラクションがモジュールＩＰＦによ って取出された後すぐにテストする状態であればこれは何ら問題はない。しかし 、その条件が先行するインストラクションＩ４によって変化されることができ、 そのためその条件はインストラクションＩ４がパイプラインの最終モジュールＣ により行なわれるまで検査のためには利用できないであろう。これは、第２図に 示すように、サイクル７が終わるときに生じる。

実際の条件自体はちょうど１ビツトであってもよく、または全計算シーケンスの 結果であってもよい。たとえば、ＩＢＭ３６０コンピュータおよびＩＢＭ３７０ コンピュータは“条件コ、−ド”と呼ばれるフリップ７０ツブの組を含み、かつ コンピュータがテストし得る各可能な条件は条件コードのフリップ７０ツブにス トアされる。条件コードのうちの１個が゛イコール”であり、かつコンピュータ が演算インストラクションを行なった直後に自動的に“１”にセットされまたは ′Ｏｎにリセットされる。

いくつかの先行技術におけるパイプライン化されたコンピュータにおいてモジュ ールＩＰＦは常にブランチアドレスＢＡでインストラクションを取出し、続いて 条件付きブランチインストラクションを取出す。この動作が第２図のサイクル６ に示されており、インストラクション１１はモジュールＩＰＦによって取出され る。その後で、サイクルはそれぞれモジュールＩＰＦによって取出される。次に 、サイクル８で、モジュールＣはインストラクション１５によって特定される条 件がインストラクション１１．Ｉ２゜□　およびＩ３がサイクル６．７および８ の間モジュールＩＰＦによって取出されるべきであったようなものであったかど うかを決定する。

インストラクションＩ６が代わりに取出されるべきであったならば、そのことが モジュールＣによって、制御ライン１８を介してモジュールＩＰＦ、Ａおよび０ へ信号で知らされる。この信号に応答し、モジュールＩＰＦはそれぞれサイクル ９．１０および１１の間インストラクション■６、Ｉ７およびＩ８を取出し、か つモジュールｌ＼、ＯおよびＣはインストラクションＩ’１．Ｉ２およびＩ３で 任意のざらに他の動作より先んする。

しかしながら、多数のサイクルは役に立１：Ｃない動作を行なうので多くのサイ クルが無駄であるという問題がこのシーケンスの動作にはある。上述の例におい て、モジュールｒＰＦはサイクル６ないし８を無駄にする。典型的１こは、プロ グラムば数千の条件付きブランチインストラクションを含み、かつこれらの無駄 に°なったサイクルはコンピュータのスループットを意義深く減少させる。

これらの無駄になったサイクルの数を減少させる１つの方法は、コンピュータが テストし得る条件ごとに条件付き予測子ノリツブ７０ツブを付加することである 。たとえば、１個の条件付き予測子フリップフロップは等しい場合のブランチ（ ｂｒａｎｃｈ　−ｉｆ　−ｅｑｕａｌ　）インストラクションニよって検査され る“イコール″条件のために付は加えられることができ、かつそのフリップフロ ップはそれが検査された最後の数回にわたりその条件の実際の状態に基づき、“ イコール”条件のために真または偽の予測した状態を示すであろう。次に、条件 付きブランチインストラクションがモジュールＩＰＦにより見つけられると、次 のインストラクションが、条件予測子フリップフロップにストアされ検査されて いる条件の予測した状態に基づき取出される。

しかしこの機構はなおも数多くのサイクルを無駄にする。

その理由は第３図を１２寮することによってわかる。そこには、インストラクシ ョンＩｉＯないしＩ２３からなるプログラムが図解されており、インストラクシ ョン１１４および１１６は条件付きブランチインストラクションである。

インストラクション１１４からインストラクションＩ２０へのブランチはあまり 頻繁に行なわれないものとし、それに対しインストラクション１１６から１１０ へのブランチは非常に頻繁に行なわれるものと想定する。これは非常に実用的な 可能性である。なぜならばインストラクション１１３はインストラクション１． １４が検査する例外条件のための比較を行なっており、かつインストラクション ｌ］５はインストラクションループ（１０−１１６が繰返されるべきであるかど うかを示すための゛′イコール′”条件をセットまたはリセットしているからで ある。

このように、条件付きブランチインストラクション■１６による第３図のプログ ラムにおける無駄なサイクルを最小にするために、予測した゛イコール“条件は 真であるべきである。しかし、同時に、条件付きブランチインストラクション１ １４による無駄なサイクルを最小にするために、予測したイコール条件は偽でな ければならない。このように、条件の１個の予測した状態が、プログラムにおけ る成る場所での条件付きブランチインストラクションにより生じる無駄なサイク ルを最小にする一方で、プログラムにおける他の場所での条件付きブランチイン ストラクション（より生じる無駄なサイクルを最大にするというジレンマひある 。

このジレンマは条件予測子フリップ７０ツブのための１つの状態を選択すること によって、かつ次にその１個の予測した状態が常に正しい予測であるようにプロ グラムを再構成することによって表面上は避けられるかもしｎない。

たとえば、条件予測子フリップフロップは、−イコール”条件が偽であり、゛ノ ットイコール″条件が真であるということを示すものと想定する。次に１条件付 きブランチインストラクション１１４は゛イコールでない場合のブランチ（ｂｒ ａｎｃｈ　−１ｆ−ｎＯｔ　−ｅｑｕａｌ　）　”インストラクションに変えら れ、インストラクション［２Ｏ−Ｉ２３が直接インストラクション１１４に続く メモリロケーションへ移動され、かつインストラクションＩ　１５−ｆ　１９は １１４から遠く隔たったいくつかのメモリロケーションへ、移動されるものと想 定する。これらの変電では、比較的高速なブランチは、インストラクション！１ ４から遠く隔たったその新しいロケーションでインストラクション１１４からイ ンストラクション！１５へ生じ、かつ前に説明したように、インストラクション １１６からインストラクション１１０への比較的高速なブランチが生じる。

しかし、インストラクションのこのような構成は、プログラム（図示せず）の多 くの他の部分によって用いられるサブルーチンをインストラクションＩ　２０− 　Ｉ　２３が形成するような状況に対してはメモリスペースを非常に浪費する。

その場合、それが実行速度を増大するために上述したように用いられるたびごと に１２０−Ｉ２３コードを繰返す必要があろう。そして、長いまたはしばしば用 いられサブルーチンのためのコードの繰返しは米実用的なほどに多（のメモリを 用いる、さらに、そのようなタスクは非常に美大なもので時間がかかるので実行 時間を力大するために上述した態様で数千およびさらには数百万ものインストラ クションを含む予め存在するプログラムを再構成するというのは非大用的である 。

したがって、この発明の主たる目的は先行技術についての上述した無駄なサイク ルが実質的に最小化されるパイプライン化された形式で同時にプログラムのいく つかのインス・トラクションを実行するディジタルコンピュータを提供すること である。

明の簡単な概要 この目的および池の目的はプログラムとして構成される複数個のインストラクシ ョンをストアするためのメモリ手段を提供することによってこの発明に従って達 成され、それらのインストラクションのいくつかは条件付きブランチインストラ クションであり、各条件付きブランチインストラクションは条件を検査し、かつ その条件の状態に基づき１個のインストラクションまたは池のインストラクショ ン　。

へ分岐し、かつ各条―件付きブランチインストラクションはさらに、検査体れる べき条件の第１の状態を多重する少なくとも第１のエンコーディング、および検 査すべき条件の第２の状態を予測する第２のエンコーディングを少なくとも有す る。

区Ｊ」目１艶奏］ＬＬ この発明の種々の特徴および利点は添付図面を参照して詳細な説明において説明 される。

第１図は先行技術の任意のパイプライン化されたディジタルコンピュータの基本 的コンポーネントを示す。

第２図は第１図のパイプライン化されたディジタルコンピュータの動作を示す。

第３図は第１図のパイプライン化されたディジタルコンピュータにおいて無駄な サイクルを生じる１対の条件付きブランチインストラクションを有するプログラ ムを示す。

第４Ａ図および第４Ｂ図はこの発明により構成されるパイプライン化されたディ ジタルコンピュータにおける無駄なサイクルを大幅に減少した２個の条件付きブ ランチインストラクションのエンコーディングを示す。

第５Ａ図および第５Ｂ図はこの発明により構成されるパイプライン化されたディ ジタルコンピュータにおける無駄なサイクルを大幅に減少した２個の条件付きブ ランチインストラクションの他のエンコーディングを示す。

第６因はこの発明によりｌｌ！成されるディジタルコンピュータにより第５Ａ図 および第５Ｂ図のインストラクションのエンコーディングが更新されるシーケン スを示す状態図である。

第７図はこの発明により構成されるディジタルコンピュータの１つの好ましい実 施例の詳細回路を示す。

＠（Ｄ”　＠え１ この発明の好ましい一実！ＩＩ！例を第４八図ないし第５Ｂ図を参照して詳細に 説明する。この実ｉ［において、複数個のインストラクションはプログラムとし て構成されかつ条件付きブランチインストラクションはそのプログラムにおける いくつかの場所に存在する。これらのいくつかの場所における各条件付きブラン チインストラクションは１個の条件を検査する。しかし、各条件付きブランチイ ンストラクションはいくつかの可能なエンコーディングを有し、かつ各場所のエ ンコーディングはその場所のブランチインストラクションにより検査されるべき 条件の状態を予測する。

たとえば、検査されている１つの条件がイコール条件であるものと想定する。次 に、この発明によるイコールインストラクションについてのブランチの適当なエ ンコーディングが第４Ａ図に示される。ＯＰコードは１６進Ａ２またはＢ２のい ずれかとして与えられる。これらのエンコーディングの双方はイコール条件がテ ストされるべきであることを特定し、かつイコール条件が真であればアドレスＢ Ａのインストラクションへ分岐が行なわれる。しかし、さらに、ＯＰコードＡ２ は、イコール条件が検査されるときに真であろうということを予測するのに対し 、ＯＰコードＢ２はイコール条件が検査されるときに偽であろうということを予 測する。これらのＯＰコードはイコール条件がそのロケーションで検査されると きに最も真または偽になりそうであるかどうかということに基づいて、ブランチ またはイコールインストラクションが生じる各ロケーションでＡ２またはＢ２の いずれかであるようにプログラムにおいて選択的に構成されている。たとえば、 第３図を参照するとインストラクション１１４によって検査されるイコール条件 はばとんど常に偽であると説明されており、そのためインストラクション１１４ のＯＰコードはＢ２としてエンコードされる。逆に、インストラクション１１６ によって検査されるイコール条件はほとんど常に真であると説明されたので、イ ンストラクション１１６のＯＰコードはＡ２としてエンコードされよう。

そこで、この発明によれば、インストラクション先取モジュールはインストラク ション１１４および１１６を取出すと、これらのインストラクションへエンコー ドされる予測された条件を検出し、それらの予測に基づいて次のインストラクシ ョンを取出す。これは、順次、第２図および第３図を参照して議論した非常に多 くの無駄なサイクルを除去する。なぜならば、この発明において、条例の予測し た状態はその条件を検査するインストラクションの場所に相関し、その条件自体 に単純に相関しない。

ノットイコール条件を検査する条件付きブランチインストラクションのための同 様なエンコーディングを第４Ｂ図に示す。そこでは、１６進ＯＰコード△５およ びＢ５はともに、ノットイコール条件が検査されるべきであり、ノットイコール 条件が真であればロケーションＢＡのインストラクションへ分岐すべきであると いうことを特定する。しかし、さらに、エンコーディングＡ５はノットイコール 条件が真であろうということを予測し、かつエンコーディングＢ５はノットイコ ール条件が偽であろうということを予測する。そのため、たとえば、第３図のプ ログラムのインストラクション１１４がノットイコール条件を検査し、その条件 の最も起こりそうな状態がそのロケーションで検査されるときに真であったなら ば、インストラクション■１２はＡ５のエンコーディングを有するであろう。

この発明の他の実施例によれば、条件付きブランチインストラクションは検査さ れるべき条件の状態を予測するのみならずそれが過去において検査されたときに その条件の実際の状態の歴史を与えるために、プログラムのそれぞれのロケーシ ョンでさらにエンコードされる。このエンコーディングの２個の例を第５Ａ図お よび第５Ｂ図に示す。

第５Ａ図において、イコールのときのブランチ（ｂｒａｎｃｈｏｎ　ｅｑｕａｌ 　）　インストラクションは４個のＯＰコードＡ２゜８２、Ｃ２またはＢ２によ って特定される。エンコーディングＡ２およびＣ２はともに、イコール条件が真 であろうということを予測し、エンコーディングＢ２およびＢ２はともにイコー ル条件が偽であろうということを予測する。

しかし、さらに、エンコーディングＡ２およびＢ２は、イコール条件は、それが このインストラクションによつ−て検査された最後のときに真であった、という ことを伝える。

○ＰコードＣ２およびＢ２は、比較的には、このインストラクションがイコール 条件を検査したｑ％のときにそれが偽であったということを伝える。

イコールでないときのブランチ（ｂｒａｎｃｈ　Ｏｎ　ｎｅｔ　ｅゴｕａｌ　） インストラクションのための同様なエンコーディングが第５Ｂ図に与えられる。

そこでは、ＯＰコードＡ５゜Ｂ５．Ｃ５およびＢ５は各々検査を特定しノットイ コール条件で分岐する。ＯＰコードＡ５およびＣ５はノットイコール条件の真の 状態を予測し、かつＯＰコードＢ５および′Ｄ５はノットイコール条件の偽の状 態を予測する。さらに２０ＰコードＡ５およびＢ５はノットイコール条件が、そ 札がこのインストラクションによって検査された最後のときに真であったという ことを伝え、かつＯＰコードＣ５およびＢ５はノットイコール条件がこのインス トラクションによって検査された最後のときに偽であったということを伝える。

第５Ａ図および第５Ｂ図のインストラクションは検査された条件の最終状態をエ ンコードするので、そのエンコーディングはそのインストラクションが実行され る時間とどもに更新されなければならない。この更新は第６図の状（図によって 示されるシーケンスにおいて行なわれる。この図はＰＴ／ＬＴ、ＰＴ／ＬＦ、Ｐ Ｆ／ＬＦ、およびＰＦ／ＬＴとして示される４個の可能な状態を含む。

状ｇＰＴ／ＬＴは、考察されているインストラクションが検査されるべき条件の ための真の状態を予潤し、かつそのインストラクションが実行された最後のとき に真の条件に遭遇したということを意味する。これは、イコールのどきのブラン チインストラクションのためのＡ２のエンコーディングおよびイコールでないと きのブランチインストラクションのためのＡ５のエンコーディングに対応する。

同様に、状態ＰＦ／ＬＦは、考察されているブランチインストラクションは検査 されるべき条件のための偽の状態を予測し、かつそのインストラクションが実行 されている最後のときに偽の条件に遭遇したということを意味する。

プログラムの特定のロケーションにおけるインストラクションは状１１１ＰＴ／ ＬＴに対応するエンコーディングを有するものと想定する。次に、そのインスト ラクションが実行されるとき、検査された条件の実際の状態が真であればそのエ ンコーディングは変わらないままである。しかしながら、検査された条件の実際 の状態が偽であれば、そのインストラクションのエンコーディングは状ｇＰＴ／ ＬＦに対応するように変えられる。

次にそこでエンコードされた状態ＰＴ／ＬＦを有するインストラクションが実行 されるものと想定する。次に、検査された条件が真であれば、そのインストラク ションのエン−コーディングはＰＴ／ＬＦからＰＴ／ＬＴまで変えられる。しか し、検査された条件が偽であれば、そのインストラクションのエンコーディング はＰＴ／ＬＦからＰ　Ｆ　、、／　ＬＦへ変わる。

換言すれば、条件の予測した状態は、２ｍの間違った予測が行において生じるま で変えられない。そして、条件付きブランチインストラクションが第３図のイン ストラクション【１６のように、プログラムループの底部で共通に配置されるの で、このことは望ましい。通常、ブランチは、何度も一方方向に行なわれ、かつ １回だけ他方方向に行なわれる。しかし、ブランチがその他方方向に行なわれる とき、予測した条件は不変でなければならず、そのためループが入れられた次の ときに、共通な一方方向のブランチが再び予測されようａ第４Ａ図ないし第６図 のインストラクションを実行するパイプライン化したディジタルコンピュータの ハードウェアの１つの好ましい実施例が図解される第７図を次に参照する。その ハードウェアはインストラクション先取ステージｆＰＦ’　、アドレスステージ Ａ　’、オペランドステージＯ′および計算ステージＣ′を含む。これらのステ ージは第１図の先行技術のステージＩＰＦ、ＡＯ９およびＣにより前に行なわれ たすべて機能を行なう。

しかし、それらはまたこれから説明するような態様で第４八図ないし第６図の条 件付きブランチインストラクションで作動するための付加的な回路を含む。

まず最初に、モジュールＩＰＦ’　はメモリバス３０を介してメモリ（図示せず ）のプログラムからインストラクションを取出す。導体３０Ａはインストラクシ ョンのアドレスをメモリへ送るための手段を与え、かつ導体３０Ｂは読出摺合を メモリへ送るための手段を与える。

各々取出されたインストラクションは導体３０Ｃ上でメモリから受けられ、かつ そこから、それはレジスタ３１にストアされる。そのレジスタは導体３２を介し て制御回路３３へ送られるＯＰコード部分を右する。順次、回路３３は条件付き ブランチインストラクションが、第４Ａ図−第５Ｂ図の前述したＯＰコードをデ コードすることによってレジスタ３１にあるときを検出する。

レジスタ３１のインストラクションは、検査されるべき条件の真の状態を予測す る条件付きブランチインストラクションであれば、回路３３はリード３４で制御 信号ＰＴを発生する。逆に１条件付きブランチインストラクションが検査される べ条件の偽の状態を予測するレジスタ３１にあれば、回路３３はリード３５で他 の制御信号ＰＦを発生する。

信＠Ｐ丁およびＰＦはインストラクション取出回路３６へ送られる。信号ＰＴに 応答して、回路３６はｆｌＦｏバッファ３７へ、レジスタ３１のブランチインス トラクションのアドレスを転送する。そのアドレスはプログラムカウンタ３８に あり、かつそのため回路３６はマルチプレクサ４０を介してＦ　Ｉ　ＦＯ３７ヘ プログラムカウンタ３８を通過させる導体３９に信号を発生する。ＦｉＦＯ３７ の実際のロードはリード線４１の回路３６によって発生される書込信号に応答し て行なＯｎる。

そ７）侵で、回路３６はブランチアドレスＢ　Ａをレジスタ３１からプログラム カウンタ３８へ転送する。それは、プログラムカウンタをロードする状態４４上 のロード信号を同時に発生しながら、マルチプレクサ４３を介してアドレス８Ａ を通過させるリード線４２上の制御信号を発生させことによって行なわれる。次 に、プロゲラ・ムカウンタ３８の新しい内容は後続のインストラクションを取出 すため１体３０Ａを介して送られる。

逆ニ、信＠ＰＦｔｆｉ真Ｔ、−ｔ６れば、回路３６ハＦ　Ｉ　ＦＯ３７にブラン チアドレスＢへをストアする。これは、マルチプレクサ４０を介してアドレスＢ Ａを通過させる導体３つに他の制置信号を送り、かつ同時に書込信号を導体４１ でＦＩＦＯへ送ることによって達成される。その後で後続のインストラクション が、プログラムカウンタの古い内容をインクリメントすることによってかつその 結果を用いて導体３０Ａを介してそのメモリをアドレスすることによって取出さ れる。

各モジュールが特定のインストラクションでその動作を完了された後、第１図に 関して前述したように、それはその結果を次のモジュールへ通過させる。これを 発生するために、バス４５．４６６よび４７は種々のモジュール間で与えられる 。しかし、第７図の実施例はレジスタ３１のインストラクションのアドレスを一 方のモジュールから他のモジュールへ、バス４５．４６および４７上で従来から 通されている情報とともに、通過させるための手段としてのモジュール端にバス ４２．４８．４９および５０を含む。

レジスタ５１はバス４８上でそれが受けるアドレスを一時的に記憶するためモジ ュールＡ′に設りられる。同様にレジスタ５２および５３は先行するモジュール からそれらが受けるアドレスを一時的に記憶するためモジュール０′およびＣ′ にそれぞれ設しプられる。モジュールＣ′は以下のようにそのレジスタ５３のア ドレスを利用する。

バス４７上でモジュールＣ′へ通されるこれらの結果■よモジュールＣ′が動作 すべ♂インストラクションのＯＰコードを含む。このＯＰコードはレジスタ５４ にストアされかつそこから、ＯＰコードは制御回路５５および５６ならびにマル チプレクサ５７へ送られる。回路５５は、レジスタ５４の、インストラクション が、そのインストラクションが実行された濃淡のときにその条件が真でめったと いうことを示すエンコーディングを備えた条件付きブランチインストラクション であれば導体５８に信号ＬＴを発生する。

ま１＝　、回路５５は、レジスタ５４のインストラクションがそのインストラク ションが実行されＩＣＫｋ後のときに検査された条件が偽であったζいうことを 示ずエンコーディングを漏えた条件付ぎブランチインストラクションであれば、 導体５９に信号Ｌ　Ｆを発生する。

回路５６は、レジスタ５４の１′ンストラクシヨンが、検査された条件の状態が 真であるということを予測する条件付εブラ〉ディン；ζトラシションーζ・あ れば、導体６０に信号ＰＴを発生する。モしで、回路５６は、レジスタ５４のイ ンストラクションが、検査された条件の状態が偽であるということを予測する条 件付きブランチインストラクションであれば導体６１に信号ＰＦを発生する。

マルチプレクサ５７は検査され得る条件のすべてを受け、かつそれは導体６２に 対し検査されるべきその１個の条件をゲート処理することによってレジスタ５４ のＯＰコードに応答する。導体５８−６２のすべての信号は、書込制御回路６３ へ送られ、この回路６３は第６図に関して前述した態様でレジスタ５３に保持さ れるアドレスでそのインストラクションのエンコーディングを修正するように作 動する。

たとえば、リード１１５０−６１上の信号は、条件付きブランチインストラクシ ョンがＰＦ／ＬＴ状態に対応するエンコーディングでレジスタ５２にあったとい うことを表示するものと想定する。さらに、リード線６２上の信号は検査された 条件の現在の状態が真であることを示すものと想定する。その場合、書込制御回 路６３はＰＴ／ＬＴ状態に対応してリードｌ１６４Ａにエンコーディングを発生 しかつ導体６４Ｂを介して書込指令を送るように動作する。その情報は、それが 導体６４Ｃのアドレスによって特定されるロケーションでメモリに書込まれる場 合に、そのメモリへバス６４を介して送られる。

上の例では、検査されるべき条件の予測した状態と実際の状態とが同じであり、 そのため何のセット信号もパイプラインの先行するステージへ送られる必要がな かった。しかし、リード線６２の信号が、検査されるべき条件の゛実際の状態が 偽であるということを示すものと想定する。この場合、書込制御回路６３はＰＦ ／ＬＦ状態に対応するリード線６４Ａに信号を発生し、導体６４Ｂに書込指令を 送り、かつ導体６５にリセット信号を発生する。

そのリセット信号に応答し、モジュールＩＰＦ’の取出回路３６はＦ　Ｉ　ＦＯ ３７の出力をプログラムカウンタ３８へ転送する。これは、マルチプレクサ４３ を介してＦＩＦ０３７の出力を通過させる導体４２に信号を発生させることによ って、かつ導体４４上のプログラムカウンタのためのロード信号を同時に発生さ せることによって達成される。

その後、回路３６は導体６６上の信号をＦ、ＩＦＯ３７へ送り、かつプログラム カウンタの新しい内容が用いられてそのメモリからインストラクションを取出す 。

この発明の種々の好ましい実施例を詳細に説明した。しかしながら、さらに、多 くの変形および修正がこの発明の性質および精神から逸脱することなくこれらの 詳細に対してなされ得る。たとえば、この発明により構成される任意のバイブラ イン化されたディジタルコンピュータにおけるステージの数は重要でないという ことを理解すべきである。

すなわち、コンピュータは１個のインストラクションで動作するインストラクシ ョン先取ステージおよび他のインストラクションで同時に作動する実行ステージ を有する必要があるだけである。そして、実行ステージはモジュールＡ′、０′ およびＣ′のような他のステージへさらに区分化されてもよく区分化されなくて もよい。

また、第７図に説明された種々の回路コンポーネントの詳細なインプリメンテー ションも関係がないということを理解すべきである。たとえば、モジュールＩＰ Ｆ’の取出回路３６およびモジュールＣ′の書込ＩＩ　御回路６３は回路設計者 の最良で任意の数の方法で突環されてもよい。任意の半導体販売者により販売さ れる標準的な論理ゲートかまたは１個の半導体チップ上の１個のカスタム集積回 路がたとえば用いられてもよい。

さらに、検査されるべき条件のヒストリがないということを除きその条件の予測 した状態のみが条件付きブランチインストラクションへエンコードされれば、第 ７図の回路のいくつかが除去されることができるということを理解す　′べきで ある。たとえば、条件付きブランチインストラクションが第４Ａ図および第４Ｂ 図についてエンコードされれば、レジスタ５１−５３．制御回路５５．およびｔ ＩＩＪ御回路５５に応答する１込制御回路６３の部分は除去されることができる 。

さらに、検査されるべき条件の予測した状態および／またはその条件の最終状態 は数多くの異なる方法で条件付きブランチインストラクションへエンコードされ ることができるということが理解されるべきである。特に、その情報をインスト ラクションのＯＰコードへエンコードする必要がない。代わりに、その情報はブ ランチアドレスＢＡの任意の使用しないビット組合わせへエンコードされること ができる。たとえば、ブランチアドレスが２進化１０進であれば、そのアドレス の用いられない１６進組合わせが用いられてブランチ−予測およびブランチヒス トリ情報をエンコードすることができる。

さらに他の代替例として、この発明はちょうど′１個の条件付きブランチインス トラクションを含むプログラムを実行する任意のディジタル装置へ併用されても よいということを理解すべきである。たとえば、１個の条件付きブランチインス トラクションは、レジスタの内容を連続的に更新し、次いでそのレジスタの内容 を検査するプログラムループにあるものと想定する。さらに、レジスタへ進む更 新された情報が、検査条件が常にそのループを介して最初の１００回の間常に偽 であり、検査条件が常に負のループを介して次の１００回の間真であるようなも のと想定する。明らかに、第６図に関して説明したこの発明の実施例はそのプロ グラムループのディジタル装置の実行を意義深く改良する。

したがって、多くの変形および修正がこの発明の性質および範囲を逸脱すること な（上述した詳細に対してなされ得るので、この発明は前記詳細に限られるもの ではなく、添付の請求の範囲によって規定されるということを理解すべきである 。

ＦＩＧ、３゜ ＦＩＧ、４Ａ、　ＦＩＧ、４Ｂ。

ＦＩＧ、５Ａ、　ＦＩＧ、５Ｂ。

ＦＩＣ，７

Claims (1)

【特許請求の範囲】
1. １．　プログラムとして構成される複数個のインストラクションをストアするた めのメモリ手段を含み、前記プログパイプライン化された態様で同時に前記プロ グラムの異なるインストラクションをそれぞれ取出しかつ実行するためのインス トラクション先取手段およびインストラクション実行手段を備え、 前記ロケーションの各々の前記条件付きブランチインストラクションはさらに検 査されるべき条件の状態を予測する多数のエンコーディングを有し、かつ前記先 取手段が前記条件付きブランチインストラクションの１個を取出したときを検出 するための、かつ前記取出された条件付きブランチインストラクションにおいて 検査されかつエンコードされるべき条件の予測した状態に基づき次のインストラ クションを取出すための制御手段をさらに備えた、改良されたディジタル装置。 ２、　そのインストラクションが前記実行手段によって前記パイプラインにおい て実行されるときの前記条件の実際の状態とは異なる前記条件の状態を予測する エンコーディングを有するそのインストラクションに応答し、予め定められる形 式でそのメモリロケーションの前記取出された条件付きブランチインストラクシ ョンの前記エンコーディングを変化させるための書込手段をさらに備えた、請求 の範囲第１項記載の装置。 ３、　前記条件の前記予測した状態が取出された条件付きブランチインストラク ションの前の実行の間に前記条件の実際の状態といかに比較されたかのヒストリ を与える前記取出された条件付きブランチインストラクションの他のエンコーデ ィングを検出するための手段をさらに備えた、請求の範囲第１項記載の装置。 ４、　１記条件の予測した状態が、前記取出された条件付きブランチインストラ クションが前記実行手段によって実行、された最後のときに前記他の条件の実際 の状態とは異なっていたということを検出する前記検出手段に応答して、そのメ モリロケーションの予め定められる形式で前記取出された条件付きブランチイン ストラクションのエンコーディングを変化させるための書込手段をさらに備えた 、請求の範囲第３項記載の装置。 ５、　前記条件付きブランチインストラクションはオペレーションコードを有し 、かつ前記多数のエンコーディングは前記オペレーションコードのエンコーディ ングである、請求の範囲第１項記載の装置。 ６、　前記条件付きブランチインストラクションの前記オペレーションコードの 前記エンコーディングは２進エンコーデイングである、請求の範囲第５項記載の 装置。 ７、　前記装置はディジタルコンピュータである、請求の範囲第１項記載の装置 。 ８、　プログラムとして構成される複数個のインストラクションをストアするた めのメモリ手段を備え、前記プログラムにおける成るロケーションの条件付きブ ランチインストラクションは検査されるべき条件を特定する第１のエンコーディ ングを有し、かつ前記条件の第１の状態を予測し、 前記プログラムにおける他のロケーションにおける他の条件付きブランチインス トラクションは検査されるべき前記同じ条件を特定する第２のエンコーディング を有し、かつ前記条件の第２の状態を予測し、かつ前記ロケーションの任意のも のから前記条件付きブランチインストラクションを取出すための、かつその後、 前記取出（）た条件付きブランチインストラクションにおいてエンコードされる 前記条件の前記予測した状態に基づき前記プログラムから次のインストラクショ ンを取出すための手段をさらに備えた、プログラマブルディジタル装置。 ９、　プログラムとして構成される複数個のインストラクションをストアするた めのメモリ手段を備え、前記インストラクションの少なくとも１つは検査される べき条件を特定する条件付きブランチインストラクションであり、 前記少なくとも１個の条件付きブランチインストラクションは前記条件の第１の 状態を予測する第１のエンコーディングを有しかつ条件の第２の状態を予測する 第２のエンコーディングを少なくとも有する、プログラムされたディジタル装置 。