JPS58500542A - 時間多重化された複数のタスクのためのディジタル装置およびディジタル装置内のタスクを時間多重化する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 名称 時間多重化された複数のタスクの ためのディジタル装置 発明の背景 この発明はディジタルコンピュータに関し、より特定的には時間多重化された複 数のタスクのためのディジタルコンピュータに関する。

マイクロプログラム化されたディジタルコンピュータは、ここで９Ｗｌｌｋｅセ ンスで構成されるディジタルコンピュータを意味する。すなわちコンピュータは 複数の制御ワードをストアする制御メモリを含み、これらの制御ワードは続いて 制御メモリから続出されてコンピュータの論理ゲートのオペレーションを指示す る。このことはたとえば、Ｔｅ１１１ｎｓｏｎ　Ｇ、　Ｒａｕｓｃｈａｒおよび Ｐｈ１ｌｌｉｐ　Ｍ、　Ａｄａｇｅｓによる　“Ｍ　Ｉｃｒｏｐｒｏｇｒａ−ｇ ＋Ｉｎｇ　：　Ａ　Ｔ　ｕｔｏｒｌａｌ　ａｎｄ　Ｓ　ｕｒｖｅｙＯず　Ｒ５ｃ ｅｎｔ　□　ｅＶｅｌｏｐｌｃｔｎｔ８″という題の論文、ＬＥ　Ｅ　Ｔ　ｒａ ｎｓａｃｔｌｏｎｓ　ｏｎ　Ｃｏｓ　ｕｔｅｒｓ、Ｖ　ｏｌｕｍｅ　Ｃ−２９， Ｎｏ、１．１９８０年１月、１）ｌ）、２−５．において示されている。

典型的に、制御メモリ内の制御ワードは複数のグループに配列され、かつこれら のグループの各々は特定のファンクションを実行する。たとえば制御ワードのあ る特定のグ制御ワードのそれらのグループは、ここではタスクと呼ばれている。

ここでこの発明は、ｗｌＪＩｐメモリ内の種々のタスクが実行される時間順序に 向けられている。先行技術においては、たとえば、これらのタスクはしばしばシ リアルな形式で１つずつ実行される。このような場合においては、一旦特定のタ スクがスタートされると、そのタスクからのＩＩＪＩｊワードのみがそのタスク が完了するまで実行され、その後においてのみ他のタスクがスタートされ得る。

しかしタスクをシリアルに実行することには、コンピュータのオペレーションが 常に全く非効率的であるという問題点がある。たとえば、特定のタスク内のある 制御ワードが、返送されるべき応答メツセージを呼出すメツセージを送るように オペレートすることを者える。特にこの送信されたメツセージは外部メモリから のデータの要求であり、応答メツセージはメモリデータである。ここで、そのタ スク内の次の制御ワードが、その応答メツセージにオペレートすることを考える 。次に、もしその応答が発生されかつ受取られるのに比較的長時間かかるのであ れば、応答メツセージを呼出す時とその応答メツセージが現実に受取られる時の 閤、コンピュータは何もせずに持たねばならない。

この問題点を克服するために、コンピュータが応答メツセージを単純に持つとい うことが決してないように、いくタスクが実行される。しかし制御メモリ内の時 間多重化タスクは、新たな問題点を生ずる。特に、同時に実行されるタスクの数 トラツクを維持するため、および前にストップされたそれらのタスクを再スター トするために、何らかの手段が設けられなければならない。またこれらの雑用オ ペレーションを実行するのにかかる時間は、タスクをスイッチするのにかかる時 間が呼出された応答メツセージを受取るのにかかる詩画よりも長くかからないよ うに、極小化される必要がある。

したがって、この発明の主な目的は、改良された時間多重能力を有するディジタ ル装置を提供することである。

この発明の他の目的は、改良された効率を持つ多重タスクを時間多重化するディ ジタル装置を提供することである。

１１へ１１ これらの目的および他の目的は、制御メモリ内の制御ワードのそれぞれの順序に よって規定される多重タスクの実行を時間多重化するためのディジタル装置によ って、この発明に従って達成される。この装置において、時間多重化は、応答を 呼出す装置によって送られる各出力メツセージとともに各リジュームアドレスを 示す制御信号を送ることによって実行される。これらの応答メツセージは、対応 する各リジュームアドレスとともに、装置によってその後受取られる。装置によ って受取られた応答メツセージは、対応するリジュームアドレスで始まる制御メ モリ内の制御ワードを実行することによって、その慢装置内でオペレートされる 。

図面の簡単な説明 この発明の様々な特徴や効果は、以下の詳細な説明および添付のＩ１１面を参照 することによってよりよく理解されるであろう。

第１図は、この発明に従って構成されるディジタルシステムの好ましい一実施例 を示している。

＄２図は、第１図における装置１０の制御メモリ内、のいくつかのタスクを示し 、またこれらのタスクの詩興多重化を例示的に示している。

第３図は、応答メツセージを呼゛出す出力メツセージの送信に関連する第１図に おける装置１０のその部分の詳細な論理ブロック図を示している。

第４図は、呼出された応答メツセージの受信に関する第１図における装置１０の 部分の詳細な論理ブロック図である。

第５図は、制御メモリアドレスの発生に関連する第１図における装置１０のその 部分の詳細な論理ブロック図である。

第７図は、この発明のさらに他の好ましい寅施例の詳細を示している。

ここで第１図を参照して、この発明に従って構成される１つの好ましいディジタ ルシステムを詳細に説明する。このシステムは、複数のディジタル装置１０．１ １−１．・・・。

１１−Ｎを含む。オペレーションにおいて、ｌｌ１ｌ１１０は装置１１−１から １１−Ｎに対してバス１２を介してメツセージを送る。これらのメツセージのい くつかは応答メツセージを呼出し、これらの応答メツセージはパス１２上の妓雪 １１−１から１１−Ｎによって装置１０に対して送られる。装置１１−１から１ １−Ｎはまた、バス１２上の自発的な無応答メツセージを装置１０に対して送信 し得る。

制御メモリ１３は装置１０に含まれ、この制御メモリは装置のオペレーションを 指示する複数の制御ワードを含む、。

これらのｌ１ｌｌＩｐワードは複数のグループに分割され、各グループは装置が 実行するための特定のタスクを規定する。これらのタスクのいくつかは、上述し たメツセージの送信および対応する応答のオペレートを含む。この発明に、おい て、数個のこれらのタスクが、新規な時間多重化された形式において実行される 。

いかなる特定のタスクにおける制御ワードをも取出すために、制御メモリアドレ スレジスタ１４が設けられている。

レジスタ１４によってアドレスされる各制御ワードは、メモリ１３から読出され かつ制御メモリレジスタ１５内にストア°される１次にレジスタ１５内の制御ワ ードの様々な部分が、１サイクルごとに装置１０のオペレーションを指示するた めにライン１６．１７および１８上に送られる。

ライン１６上の信号は、実行論Ｉｌ！装置２０のオペレーションを指示する。装 置２０は出力持ち行列２２のためのライン２１上の出力メツセージを形成し、入 力持ち行列２４からのライン２３上の呼出された応答メツセージを受取り、また それらの入力メツセージにより演算および論理オペレーションを実行する。すべ てのこれらのオペレーションは、数個の制御ワードからのライン１６上の制御信 号に応答して続いて起こる。

ライン１７上の信号は、次のアドレス論理装置２５に送られ、装置２５はこれら の信号に応答してオペレートして、実行されるべき次の制御ワードのアドレスを 発生する。このアドレスは現在の制御メモリアドレスに関連して発生され、この ようにして現在の制御メモリアドレスがリード２６上の装置２５に対して送られ る。また次のアドレスは実行論理装置２０内の状態に依存する１つの値または他 の値を持つことができ、このようにして種々の状態が論理装置２５に対してリー ド２７上に送られる。装置２５はまた入力持ち行列２４からの入力信号を受取り 、その機能を簡単に説明する。

リード１８上の信号棒、持ち行列２２および２４と他の論理６１２２８とに送ら れる。装置Ｉ！２８はこれらの信号に応答してオペレートして、リジュームアド レスと呼ばれるライン２９上の他の制御メモリアドレスを発生する。このリジュ ームアドレスは、リード１８上の信号が出力メツセージが応答メツセージを呼出 していることを示しているときはいつでも、出力持ち行列２４内にロードされる 。すなわち応答メツセージを呼出す送られる各出力メツセージは、対応するリジ ュームアドレスを備えている。そしてこのリジュームアドレスは、その応答メツ セージがオペレートされるときに、実行されるべき最初の制御ワードを識別する 。

リード１８上の信号の指示のもとで、このリジュームアドレスは現在の制御メモ リアドレスに関連して発生され得る。このように現在の制御メモリアドレスが、 リード３０上の論理装置２８に送られる。またリード１８上の制御信号の指示の もとに、リジュームアドレスは現在の制御メモ位置であってもよく、このように してリテラルが論理装置２０に対してリード１８上に送られる。

応答メツセージおよびその対応するリジュームアドレスを呼出す出力メツセージ が出力持ち行列２２内にロードされてしまった俵、そのメツセージおよびリジュ ームアドレスはバス１２に対して出力ライン３１上に送られる。そしてそれから その出力メツセージおよび対応するリジュームアドレスが、入力ライン３２上の 装置１１−１から１１−成する論１１！＠１１３３を含む。そしてこれらの装置 の各々はまた、受取られるリジュームメツセージを保持する論理装置３４を含む 。それからその応答メツセージが形成された後に、リジュームアドレスとともに その応答およびリジュームアドレスの存在を示す制御ピットが、バス１２に対し て出力ライン３５上に送られる。

バス１２から、その対応するリジュームアドレスおよび制御ピットとともに応答 メツセージが入力ライン３６上に受取られ、かつ入力持ち行列２４内にロードさ れる。そしてそこから、制御ピットとともにリジュームアドレスが論＊１ｉｉｔ 置２５に対してライン３７上に送られる。次に装置１０が入力持ち行列２２から のメツセージをオペレートする準備ができたときに、論理装置２５は制御ピット ライン３７を調べて、そのメツセージがめられた応答メツセージか自発的メツセ ージかを決定する。

もしその入力メツセージが自発的無応答メツセージであるならば、論理装置２５ はレジスタ１４内に定められたアドレスをロードする。しかしもしその入力メツ セージが応答メツセージであるならば、そのときは論理装ｗ２５はライン３７上 のリジュームアドレスを制御メモリアドレスレジスタ１４に対して転送する。し たがって入力持ち行列２２かうの入力メツセージを現実にオペレートするための 最ある。

上述されたようなシステムにおいては、出力メツセージが送られる順序は、対応 する入力メツセージが受取られる順序には全く関連しないということに注意され たい。このことは、たとえば装置１１−１から１１−Ｎが興なづたスピードでオ ペレートするメｔりであり、かつ出力メツセージがこれらのメモリからのデータ の要求である場合を考えれば明らかである。

また装置１１−１から１１−Ｎは装Ｗ１１ｏに対して自発的無応答メツセージを 送信し得るので、入力メツセージの順序は出力メツセージの順序からスクランブ ルされよう。

このことはたとえば、装置１１−１がらａａＮのうちの１つがオペレータのコン ソールであって、そのオペレータが装置１０が上述されたタスクのうちの１つの 実行を始めることを要求している場合に起こり得る。

ここで第２図を参照すると、装置１ｏが多重タスクの実行をいかに時間多重化す るかの例が示されている。この例においては、数字Ａｌ−Ａ３．８１−８４．Ｃ ｌ−０１１゜ＤＩ−Ｄ７およびＥｌ−Ｅ８を参照することによって、５つのタス クが識別される。数字Ａ１を参照してタスクＡ内の最初の制御ワードが識別され 、数字Ａ２を参照してタスクＡ内の第２の制御ワードが識別され、数字Ｂ１を参 照してタスクＢ内の最初の制御ワードが識別される。

装ｗｉｏはタスクＡ内の制御ワードＡ１からＡ３を実行する。これは装置ｌ！１ ０が電源投入された直後に起こり、このタスクの機能は予め定められる初期状態 に装置１０をセットすることである。次に制御ワードＡ３の実行の後、装置１０ はメツセージが入力持ち行列２４内に受取られるまで次のオペレーションを中止 する。この中止は、制御ワードＡ３内のビットの指示の下で起こる。

その後装置１１−１から１１−Ｎのうちの１つが、それが特定のタスクを実行す ることを知らせるために、装置１０に対して自発的メツセージをついに送信する 。このメツセージは論理装ｗ２５によって自発的メツセージであるとして検出さ れ、そしてこのようにしてそれは制御ワードＢ１の定められたアドレスを発生す る。このことは、丸で囲まれた番号２によって示されている。次に制御ワードＢ １から８４が実行され、そしてそれらの機能は、入力持ち行列２４からの自発的 メツセージを読出しかつ分析することである。

この分析に基づいて、次に装置１０はそれが実行するようにめられている特定の タスクに枝分かれする。この例においては、そのめられなかったメツセージがタ スクＤが実行されることを要求していると考える。次に丸で囲まれた番号３によ って示されるように、制御ワードＢ４から制御ワード０１にブランチが形成され る。

次にタスクＤ内の＠−ワードが、これらの制御ワードのうちの１つが対応する応 答メツセージを呼出す出力持ち行列２２に対する出力メツセージを送信するまで 実行される。

このことが起こったときに、！ｌ１ｌ１１０は、メツセージが入力持ち行列によ って受取られるまで次のオペレーションを中止する。このことは、出力持ち行列 ２２ａ内に出力メツセージをロードし、現在の制御メモリアドレスに１を加えた ものをリジュームアドレスとして出力持ち行列２２ｂ内にロードし、かつオペレ ーションを中止する制御ワードＤ２に応答して起こるものとして示されている。

ここで制御ワード８１−８４およびＤＩ−０２の実行の間に、他の自発的メツセ ージが入力持ち行列２４によって受取られたとする。この状態においては、論理 １１Ｆ２５は制御ワードＢ１の定められたアドレスを再び再発生する。

このことは、丸で囲まれた番号４によって示されている。

次にタスクＢは、この２番目の自発的メツセージを分析し、それが＠ｗ１０が実 行することを要求しているタスクを決定する。この例においては、それはタスク Ｅを要求していると考える。次に装Ｗ１１０は、丸で囲まれた番号５によって示 されるように、制御ワードＢ４から制御ワードＥ１に枝分かれする。

次にタスクＥ内の制御ワードが、それらのうちの１つが対応する応答メツセージ を呼出す出力持ち行列に対する出力メツセージを送信するまで実行される。この ことは、制御ワードＥ３において起こるものとして示されている。この制御ワー ドは、リジュームアドレスとして制御ワードＥ５のアドレスを発生しかつそれを 出力持ち行列２２ｂに送り、出力持ち行列２２ａに出力メツセージを送り、そし て中止する。

ここで制御ワードＥ５が実行されているときに、制御ワードＤ２内に呼出され１ ヒ応答メツセージが既に入力持ち行列によって受取られてしまったとする。この 状態においては、中止信号に応答して、論理装ｗ２５は制御ワードＥ３を実行し た後直ちに制御ワードＤ３を実行する。このことは、丸で囲まれた番号６によっ て示されている。

制御ワードＥ３から制御ワードＤ３へのブランチは、各応答メツセージがそれに 関連するリジュームアドレスを持っているので可能である。そしてこのリジュー ムアドレスは、それが入力持ち行列において中止信号と応答メツセージとの同時 発生を検出したときに、論理装置Ｆ２５によって入力持ち行列２４ｂからアドレ スレジスタ１４に転送される。第２図において、リジュームアドレスによって得 られるすべてのブランチは点線によって示されており、他のすべてのブランチは 実線で示されていることに注意されたい。

次に装ｆｆ１０は、条件ブランチが得られている制御ワードＤ３からＤ５を実行 する。この例においてはその条件が偽である場合を考え、その場合においては装 置１０は１次に制御ワードＤ１およびＤ２を実行する０次に制御ワードＤ２にお いて、装置１０は再びリジュームアドレスと応答を呼出すための出力メツセージ とを送信し、かつ次のオペレーションを中止する。

次に、制御ワードＤ２が実行されるときに、他の自発的メツセージが入力持ち行 列内に既に受取られてしまっていたとする。この状態においては、論Ｉｌ！装置 ２５は制御ワードＢ１に枝分かれして、自発的メツセージを分析する。この分析 は、制御ワードＢ１から８４によって実行される。

次にもしこの、メツセージが実行されるべきタスクＣを呼出すならば、ブランチ は丸で囲まれた番号８によプて示されるように、制御ワードＢ４から制御ワード Ｃ１にとられる。

タスクＣのフローに従って、装置１０は制御ワードＣ１から０８を実行し、そし て次にオペレーションを中止する。

制御ワードＣ４は応答を呼出す出力メツセージを送り、かつリジュームアドレス としてアドレスＣ９を発生したということに注意されたい、しかし、タスクはそ れが制御ワードＣ９に到着するまで応答メツセージなしに別のオペレーションを 実行することができたので、制御ワードＣ４においてオペレーションは中止され なかった。

ここで制御ワードＣ８の実行のとき、タスクＥ内に前に要求された応答が受取ら れたとする。この場合はブランチは、制御ワードＣ８から制御ワードＥ５に直接 に得られる。

このことは、丸で囲まれた番号９によって示されている。

次に制御ワードＥ５からＥ７は、条件ブランチが得られている受取られた応答を オペレートする。検査された状態が偽であるとし、この場合は制御ワードＥ１か らＥ３が実行される０次にもし制御ワードＥ３の実行によって制御ワードＣ４内 に呼出されたメツセージが受取られたとすると、ブランチはその制御ワードから 制御ワードＣ８に直接に得られる。このことは、丸で囲まれた番＠１０によって 示されている。

次に制御ワードＣ８およびＣ９は、受取られた応答をオペレートする。次にもし 制御ワードＣ９内における検査が真であるならば、制御ワード０１０およびＣ１ １が実行される。これでタスクＣのすべての実行が完了し、そのため制御ワード Ｃ１１はオペレーションを中止する。

次にもしタスクＤ内に呼出されたメツセージが入力持ち行列２４のトップにある ならば、ブランチは制御ワードＣ１１から制御ワードＤ３に直接に得られる。こ のことは、丸で囲まれた番号１１１よりて示されている。次に制御ワードＤ３か らＤ５が実行され、条件ブランチが制御ワードＤ５内に形成される。もしその状 態が偽に検出されれば、次に制御ワードＤ１およびＤ２が実行される。制御ワー ドＤ２は、応答を呼出す他の出力メツセージを送信し、そして中止する。

次にもしタスクＥ内に呼出された応答が入力持ち行列２４のトップにあるならば 、ブランチは制御ワードＤ２かう制御ワードＥ５に直接に得られる。このことは 、丸で囲まからＥ７が実行され、他の条件ブランチが得られる。ここでその条件 が真に検出されたとすると、この場合においては制御ワードＥ８およびＥ４が実 行される。これでタスクＥの実行が完了し、したがって制御ワードＥ４はオペレ ーションを中止する。

次にもしタスクＤ内に呼出された応答が入力持ち行列２４のトップにあるならば 、ブランチは制御ワードＥ４から制御ワードＤ３に直接に得られる。このことは 、丸で囲まれた番号１３によって示されている１次に制御ワードＤ３からＤ５は 、条件ブランチが得られているところで実行される。その条件が真に検出された とすると、次に制御ワードＤ６およびＤ７が実行され、タスクＤの実行が完了す る。

したがって制御ワードＤ７は、オペレーションを中止する。

次に装置１０は、自発的メツセージを通じて他のタスクを実行することが再び要 求されるまで、中、止された状態に留まる。このことが起こったときに、それは 最初に制御ワードＢ１に枝分かれしてそのめられなかったメツセージを分析し、 次に上述されたように要求されたタスクに枝分かれする。

上述された例から明らかな１つのポイントは、装置１０がそこでは３つの異なっ たタスクＣ，Ｄ、Ｅの実行を時間多重化していることである。しかし、装置１． ０が時間多重化し得るタスクの数は、もちろん３つに限られるものでは１−Ｎ内 の論理装置３４のストレージ容量によってのみ限定される。したがって、装置１ ０にとっては、多くのタスクの実行を時間多重化することは容易に可能である。

上の例から明らかな他のポイントは、応答メツセージが続行を必要とされている 最初のタスクにおける地点で１つのタスクから他のタスクにスイッチングするこ とによって、装置１０が実質的にその性能を増大することである。装置１１−１ から１１−Ｎは、もちろん呼出された応答メツセージを発生するのにある時間を 必要とする。したがってもし装置１０がタスクをスイッチしなかったならば、そ れは呼出された応答を受取るまで何もせずに持たねばならない。

そしてこの特機は、実質的にその性能を減少する。

上の例から明らかなさらに他のポイントは、応答を呼出す各出力メツセージがそ れと関連するリジュームアドレスを持っているという事実のために、性能がさら に増大されるということである。したがって応答メツセージが受取られたときに 、装置１０は、このメツセージが何であるかを決定しかつそこから応答メツセー ジを呼出した特定のタスクにジャンプするために、ＩＩＪＩｌワードＢ１からＢ ４のような定まったルーチンに枝分かれしてはならない。代わりに、入力持ち行 列内の中止信号と応答メツセージとの同時発生が、装置１０がその応答を環実に オペレートすべき最初の制御ワードに直接にジャンプするようにする。

ここで第３図に移って、バス１２に対する出力メツセージとリジュームアドレス との送信に関連する装置１０の部分を詳細に説明する。この図において、データ 経路は実線によって示されており、制御信号経路は点線によって示されている。

また第１図と関連して前述されたデータ経路の部分は、同様の参照数字によって 示されている。

最初に、リジュームアドレスを発生する論理装ｗ！２８を考える。それは、ライ ン３０上の現在の制御メモリアドレスに１を加算する加算器４０を含んでいる。

次に加算器４０からの出力は、ライン４１を通じて２Ｘ１マルチプレクサ４２と 接続する。制御メモリレジスタ１５からのライン１８ａ上の数字は、マルチプレ クサ４２に対する第２の入力を形成する。

ライン１８ａおよび４１上のアドレスは、ライン１８ｂ上の制御信号ＣＴＬＩに 応答して、マルチプレクサ４２を通つてライン２９に選択的に送られる。ライン １８ａ−１８ｄは、制御レジスタ１５からの第１図におけるライン１８を形成す る。マルチプレクサ４２から、リジュームアドレスは制御信号に応答して出力持 ち行列２２ｂ内にロードされ、＠１１２０からの出力メツセージは出力持ち行列 ２２ａ内にロードされ、また出力持ち行列からのライン４３上の信号ＯＱＥＭＰ ＴＹは偽になる。

信号ＯＱＥＭＰＴＹは、出力バス制御装置４４によって受取られる。この装置は 、バス１２に対する出力持ち行列エンプティでないときはいつでも、装置４４は バス１２を用いるために要求を行ない、そしてライン４５上の信号によってその 使用を獲得する。次にバスが獲得されると、装置４４はバス１２上のトランスミ ッタ４７ａおよび４７ｂを通じて出力メツセージおよびリジュームアドレスをゲ ートするり−ド４６上の信号を送る。その後装置４４は、次の出力メツセージが 出力持ち行列から除去されることを可能にするライン４８上の信号を送る。

次に第４図に移って、入力持ち行列２４内の受信メツセージと関連する装置１０ の部分を詳細に説明する。図において、データ経路は実線で示されており、制御 信号経路は点線で示されており、また第１図と関連して前述された部分は、同様 の参照符号が付けられている。

第４図に示されるように、バス１２上の入力メツセージは、レシーバ５０ａを通 って入力持ち行列２４ａに移動される。もしリジュームアドレスおよびリジュー ムアドレスの存在を示す制御ピットが入力メツセージに伴っているならば、それ らはレシーバ５０ｂを通って入力持ち行列２４ｂに送られる。入力持ち行列のい かなる現実のロードも、入力バス制御装ｗ５２によって設けられるライン５１上 の制御信号に応答して起こる。装置５２は、バス１２がらのライン５３上の制御 信号に応答してこのロード信号を発生する。

出力持ち行列２４がメツセージを含んでいるときはいっでも、それはリード５４ 上の制御信号ＩＱＥＭＰＴＹを偽にする。この制御信号は次に装置ｌ！１ｏによ って利用されて、第５図と関連して簡単に記述されるように制御メモリアドレス を発生する。応答メツセージが存在していることを示すライン３７ａ上のリジュ ームメモリアドレスＲＣＭＡおよび制御信号ＲＥＳＰＯＮＳＥＭが、同様にこの 制御メモリアドレスを形成するのに利用される。次に適当なタスクが出力持ち行 列からメツセージを取出した後、ライン１８ｄ上の１ｌｌｊｌ！ＪＩＣＴＬ３が 次のメツセージが出力持ち行列から除去されるのを可能とする。

ここで第５図を考虐して、次の制御メモリアドレスを発生する論理装置２５の詳 細を記述する。この装置は、り一ド２７上の検査状態およびリード１７ａ上の制 御信号を受取る複数のＡＮＤ−ＯＲ論理ゲート６ｏを含んでいる。これらの制御 信号は検査状態のうちの１つを選択し、選択された状態がリード６１上に発生さ れる。

リード６１は、２×１マルチプレクサ６２に対する制御入力を形成する。リード ６１上の信号が真であるときは、マルチプレクサ６２はリード６３上の現在の制 御メモリアドレスＣＭＡプラス１をその出力６４に送り、またリード６１上の信 号が偽であるときは、マルチプレクサ６２はリード１７ｂ上の枝アドレスをその 出力６４に送る。リード６４上のアドレスは次に、リード１７ｏ上の制御信号に 応答して、制御メモリアドレスレジスタ１４の入力に送られる。

第５図内の残りのロジックは、５ＵＳＰＥＮＤ信号に応答してレジスタ１４のた めのアげレスを発生する。この信号は、リード１７ｄ上の＃１ＩＩＩメモリレジ スタからやってくる。この５ＵＳＰＥＮＤ信号が真であるとき、マルチプレクサ ６５からのアドレスは制御メモリアドレスレジスタ１４に送られる。そしてマル チプレクサ６５が送るこのアドレスは、応答メツセージが入力持ち行列内にある かどうかを示すリード３７ｂ上の制御信号ＲＥＳＰＯＮＳＥＭに依存している。

信号ＲＥＳＰＯＮＳＥＭが真であるとき、マルチプレクサ６５はリード３７ａ上 のリジューム制御メモリアドレスＲＣＭＡをその出力に送り、その信号が偽であ るときは、マルチプレクサ６５はリード６６上の１ｉｌＩｌｌワードＢ１の定ま ったアドレスをその出力に送る。

また上述されたように、制御ワードが５ＵＳＰＥＮＤ信号が真になるようにする ときに、入力持ち行列２４がエンプティであることも可能である。このことは、 たとえば初期設定制御ワードＡｌ−Ａ３が実行されてしまった後に起こり、また 装置１０が発生に比較的長時間かかる応答を呼出す出力メツセージを送るときに 起こり得る。したがって、ＡＮＤゲート６７は、それぞれリード１７ｂおよび５ ４上の５ＵＳＰＥＮＤ信号およびＩＱＥＭＰＴＹ信号の同時発生を検知する。そ してゲート６７の出力が真であるときはいつでも、制御ワードの実行は入力メツ セージがＩ　ＯＥＭＰＴＹの偽の状態によって示されるように受信されるまで中 止される。

ここで第６図に移って、この発明の他の好ましい実施例の詳細を記述する。この 実施例は、バスに対してメツセージを送りまたバスからメツセージを受けるメカ ニズムの点において、第１図の実施例とは興なっている。これらの興なるメカニ ズムのみが第６図に示されており、変化されないままである第１図の実施例にお ける残りの部分に対するそれらの内部接続は、ダッシュのついた参照符号によっ て示されている。

たとえば、出力メツセージはライン２１′上の実行論理装置２２０から送られ、 これらの出力メツセージに対応するリジュームアドレスはライン２９゛上の論理 装置Ｉ２８から送られる。同様に応答メツセージはライン２３′上の実行論理装 置２０によって受取られ、これらの応答メツセージに対応するリジュームアドレ スはライン３７′上の次のアドレス論Ｍ１装置２５によって受取られ、１ｌｌＪ ＩＩｌ信号はライン１８′上のレジスタ１５からくる。

ここで第；・図の実施例のオペレーションは次のようなものである。始めにライ ン２１′上の各出力メツセージが、４つのレジスタ７０のうちの１つにロードさ れる。このロードは、ライ、ン１８ａ′上の制御信号ＣＴＬ１０に応答して起こ る。この信号は、４つのレジスタ７ｏのうちの１つを選択するようにオペレート するレジスタ選択論理装置７１に送られる。

この選択オペレーションを実行するために４つの７リツプ７０ツブが設けられて おり、それらの出力はライン７３上の論理装置７１に送られる。これらのフリッ プ７０ツブは、レジスタ７０のうちのいずれが一杯であるかを示す。

すなわち第１のフリップ７０ツブの出力は第１のレジスタ７０が一杯であること を示す信号ＦＵＬＬ＋であり、第２の７リツプ７０ツブの出力は第２のレジスタ ７ｏが一杯であることを示す信号ＦＵＬＬｚである。次に論理装置７１は信号Ｃ ＴＬ１０と関連するこれらのＦ　Ｕ　Ｌ　Ｌｉ　信号を利用して、エンプティレ ジスタ７ｏのうちの１つにライン２１上の出力メツセージをロードするライン７ ４上の信号を発生する。

同様に、４つのレジスタ７５のセットが、ライン２９′上に発生されるリジュー ムアドレスを保持するために設けられている。これらのレジスタをロードするた めのクロック信号は、論理装置７１によってライン７６上に設けられる。これら の信号は、ライン７３上のＦ　Ｕ　Ｌ　Ｌｉ　信号およびライン１８ｂ′上の制 御信号ＣＴＬ１１に応答して、論Ｍ装置７１によって発生される。

またライン７６上の信号は、フリップフロップ７２のうちの１つをセットする。

このことは、出力メツセージおよびリジュームアドレスをストアするための対応 するレジス備が整っていることを示している。この状態は、ライン７９上の適当 な信号を送りおよび受けることによってバス１２の使用を獲得するように次にオ ペレートする出力制御論理装置７８によって、ライン７７上に送られる。

バスの要求が行なわれているとき、論１！＠１２７８はライン８１上にフルレジ スタ７０のうちの１つをゲートするライン８０上の信号を送る。次にバスが獲得 されると、ライン８１上の出力信号は、ライン８３上の装置７８からのゲート信 号に応答して、トランスミッタ８２を通じてバス１２上に送られる。

しかし論理装置Ｆ７８は、リジューム制御メモリアドレスをバス１２上にゲート しない。代わりにそれは、リジューム制御メモリアドレスがストアされているレ ジスタ７５のうちの１つを示すリード８４上の信号を発生する。たとえば、リジ ュームアドレスがレジスタ７５のうちの第１のものにストアされているならライ ン８４上にＯＯが発生され、リジュームアドレスがレジスタ７５のうちの第２の ものにストアされているならライン８４上に０１が発生される。

ライン８４上のこれらの信号は、出力メツセージとともにトランスミッタ８２ｂ を通りてバス１２に次に送られる。

ライン８４上の出力メツセージおよび信号が送られた後、出力制御論理装置７８ は４つの他の７リツプ７０ツブ８６のうちの１つをセットするリード８５上の信 号を発生する。

５のうちのいずれが出力メツセージとして送られたかを示している。たとえば、 第１の７リツプ７０ツブ８６からのＳ　Ｅ　Ｎ　Ｔ　＋信号は、第１のレジスタ ７０８よび７５が送られたことを示している。これらのＳ　Ｅ　Ｎ　Ｔｉ　信号 はリード８７上の論理装置７８によって受取られ、同一のメツセージが２回送ら れることがないようにする。

バス１２上に送られるメツセージは、前述されたような論理装置１１−１から１ １−Ｎによって受けられる。もし出力メツセージが応答メツセージを呼出してい るなら、そのときはこれらの装置は対応する応答メツセージとともにライン８４ 上のそれらに対して送られたコードを送る。第６図の実施例におけるこのコード は、応答メツセージがレシーバ８８ａを通じて送られている間、レシーバ８８ｂ を通じて送られる。

入力持ち行列８９は、レシーバ８８ａおよび８８ｂからの信号をストアするため に設けられている。持ち行列領域８９ａはレシーバ８８ａからのメツセージをス トアし、持ち行列領域８９ｂはレシーバ８８ｂからの対応するコードをストアす る。入力持ち行列のこのロードは、入力制御装置９１によって発生されるリード ９０上の制御信号に応答して実行され、この装置はバス１２からのライン９２上 の制御信号に応答してオペレートする。

持ち行列８９ａからの入力メツセージは、ライン２３′メモリアドレスは、この 入力持ち行列から直接には来ない。

代わりに持ち行列８９ｂ内のエンコードされた信号がレジスタ７５のうちの１つ を選択し、その選択されたレジスタの出力がその俵次のＣＭＡ論１！Ｉ置２５に 行くライン３７′上にゲートされる。

次に論ｌ！装置２５は、ライン３７′上のリジューム制御メモリアドレスを利用 して、第２図と関連して前述されたようにライン２３′上の出力メツセージをオ ペレートする第１の制御ワードに直接にジャンプする。その後制御ワー発生して 、入力ロジックが持ち行列８９の出力に他の入力メツセージを移すように指示す る。

信号ＣＴＬ１２はまた、フリップ７０ツブ７２ｇ３よび８６に送られる。ここで 持ち行列８９ｂの出力と関連するこの信号は、フリップフロップ７２のうちの１ つおよびフリップ７０ツブ８６のうちの１つをリセットする。このことは、新し い出力メツセージおよびリジュームアドレスがこれらの７リツプ７０ツブに対応 するレジスタ内にロードされることを可能にする。

この第６図の実施例の１つの魅力的な特徴は、バス１２に対する入力および出力 の数が実質的に減少されるということである。このことは、この実施例が１つの 半導体チップにパッケージされるときに重要なことである。その場合して第６図 の実施例においては、リジュームアドレスがバス１２に直接に送られまたはバス １２から直接に受取られることがないので、信号ビンの数が減少される。

信号ピンにおけるこの減少は、制御メモリが比較的大きく、したがって大きな数 のピットが制御メモリアドレスを形成するのに必要−とされるときに意味がある 。たとえば第６図に示されるように、リジュームアドレスを保持するレジスタ７ ５の長さは、レジスタ７０内の出力メツセージの長さよりも長くてもよい。

ここで第７図に移って、この発明の他の好ましい実施例の詳細を記述する。この 実施例は、一般的に、第１図および第６図の実施例の混合である。特に第７図の 実施例は第１図の出力持ち行列２２および入力持ち行列２４を利用してバス１２ からのメツセージをそれぞれ送りおよび受けるが、リジュームアドレスを表わす 制御信号、とりわけリジュームアドレスそれ自体は、出力持ち行列２２ｂ内にロ ードされる。

リジュームアドレスを表わすこれらのｃｉｔＪ御信号は、外部装置１０−１から １０−Ｎに送られ、そしてそれらは応答メツセージとともにこれらの装置によっ て返送される。入力持ち行列２２ａは応答メツセージを受け、入力持ち行列２２ ｂは返送された制御信号を受ける。そして返送された制御信号から、第６図の実 施例において起こったのと頬似ではあるが同一ではない方法によりてリジューム アドレスそれ自体が再発生される。

ここで第７図の実施例のオペレーションの詳細は、次のようなものである。まず 応答メツセージを呼出す出力メツセージが、リード１８０上の制御信号ＣＴＬ２ に応答して出力持ち行列２２ａ内にロードされる。さらにこの出力メツセージの ためのリジュームアドレスが、ランダムアクセスメモリ（ＲＡＭ）１００内にリ ード２９からロードされる。このロードはまた、制御信号ＣＴＬ２に応答して起 こる。

ＲＡＭ１００は、２×１マルチプレクサ１０１によって７ドレスされる。このマ ルチプレクサは、リード１０２上のアドレス信号のうちの１つのセットおよびリ ード１０３上のアドレス信号のうちの他のセットを受ける。リード１０２上のこ れらのアドレス信号は、制御信号ＣＴＬ２が真であるときはいつでもマルチプレ クサ１０１を通じて送られ、またリード１０３上のアドレス信号は、制御信号Ｃ ＴＬ２が偽であるときはいつでもマルチプレクサ１０１を通じて送られる。

リード１０２上のアドレス信号は、選択論１１１ｔｌｉ１０４および複数の７リ ツプフロツプ１０５によって形成される。

１つの７リツプフロツプは、メモリ１００内の各アドレス可能なストレージ位置 のために設けられる。これらの７リツプフロツプは、ＲＡＭ１００内のいずれの ストレージ位置が一杯でありまたいずれがエンプティであるかを示すリード１０ ６上のＦ　Ｕ　Ｌ　Ｌｉ　信号を発生し、選択論理装置１０４はこれらのＦＵＬ Ｌｉ　信号に応答して、リジュームアドレスがストアされるべきＲＡＭ１００の アドレスをり一ド１０２上に発生するようにオペレートする。

リード１０２上のこのアドレスは、ＲＡＭ１００をアドレスするだけではなく、 制御信号ＣＴＬ２に応答して出力持ち行列２２ｂ内にロードされる。次にこのリ ジュームアドレスがＲＡＭ１００内にストアされてしまった後、装置１０４はこ のリジュームアドレスを持つ丁度ロードされたＲＡＭ位置に対応する複数の７リ ツプ７０ツブ１０５の内の１つをセットするために、リード１０６上の信号を発 生する。

次に出力持ち行列２２は、外部＊ｗｉｉ−１から１１−Ｎのうちの１つにバス１ ２を介して送られるその出力を備える。そしてその後、入力持ち行列２４はこれ らの外部装置から、呼出された応答メツセージおよび出力持ち行列２２ｂの対応 する内容を受ける。このラッピングオペレーションの詳細は第３図および第４図 と関連して前述されており、したがってここで繰返される必要はない。

入力持ち行列２４ａ内の応答メツセージは、リード２３上の論理装置２０によっ て受取られる。そしてこれらの応答メツセージに対応するリジュームアドレスは 、前述した方法で持ち行列２４ｂの内容から再発生される。入力持ち行列２４ｂ は、マルチプレクサ１０１を通じるリード１０３を介してＲＡＭ１００のアドレ ス入力に送られるその出力を備えている。そしてＲＡＭ１００内の７ドレスされ たストレージ位置は、所望のリジュームアドレスを含んでいる。

このリジュームアドレスは、リード３７上に再発生される。次にこれらのリード は、リジュームアドレスを利用して第５図と関連して前述されたように次の制御 メモリアドレスを発生する制御Ｉ＠置２５と接続される。次にリード３７上のリ ジュームアドレスが利用されてしまった後、リード１８ｄ上の制御信号ＣＴＬ３ が活性化され、そしてこの信号は新しい応答メツセージが入力持ち行列２４の出 力に移動されるのを可能とする。信号ＣＴＬ３は、ＲＡＭをアドレスするのに丁 度用いられたリード１０３上のアドレス信号に対応するフリップフロップ１０５ のうちの１つをリセットするための信号に応答してオペレートする非選択論理装 置１０８に送られる。

この第７図の実施例の１つの魅力的な特徴は、出力持ち行列２２のサイズがＲＡ Ｍ１００のサイズに依存しないということである。したがって出力持ち行列２２ 内のストレージ位置の数はバス１２上の平均のトラフィックを操作するように合 わせることが可能であるが、ＲＡＭ１００内のストレージ位置の数は同時に多重 化することが望まれるタスクの数を操作するように合わせることが可能である。

この優者の状態は、外部装置１１−１から１１−Ｎが応答メッセージを形成する のにかかる時間に依存しており、またその時開はバスのトラフィックに依存して はいない。

この発明の様々な好ましい実施例が詳細に記述されてきた。しかし多くの変更や 修正が、この発明の特徴および精神から外れることなくこれらの詳細に対してな され得る。

たとえば第１．６８よび７の実施例は、信号ピンの数をさらに減少させるように 、双方向の形式に互いに接続されるトランスミッタ出力およびレシーバ入力を備 えてもよい。

また他の修正として、第１．６８よび７の実施例は、それらのライン２９および ２９′上のリジュームアドレスとともに、種々のマシンステート制御信号を送る こともできる。これらのステート制御信号は、たとえば実行論理装置２０内の加 算器からの桁上げおよびライン２７上のテストされるコンディションを含んでも よい。次にこれらのステート制御信号はリジュームアドレスと同様の方法で入力 持ち行列にラップし返され、それらはリジュームアドレスが次の制御メモリアド レス論理＠１１２５によって制御メモリアドレスレジスタ１４内にロードし返さ れたときに、その籠冒内に再ストアされる。

またさらに他の修正として、リジューム制御メモリアドレスはエンコードされた 形式で論理装置１１−１から１１−Ｎに送られて、そこからそれがデコードされ る装置１０に送り返されてもよい。言い換えれば、リジュームアドレスそれ自体 であってもよくまたはなかうてもよいリジュームアドレスを示す制御信号のみが 、出力メツセージとともに送られまた対応する応答メツセージとともに受取られ ることが必要である。

したがって、多くの修正や変更が上述の詳細な説明に加えられ得るので、この発 明は上述の詳細な説明に限定されることなく添付の請求の範囲によって規定され るべきであるということを理解されたい。

国際調査報告

Claims (1)

【特許請求の範囲】
1. １．　多重タスクの実行を時間多重化するためのディジタル装置であって、 前記タスクの各々は前記装置内の制御メモリｊ内の制御ワードめ順序によって規 定されており、 各順序における少なくとも１つの制御ワードは出力メツセージが前記装置内の出 力ライン上に送られるようにし、前記出力メツセージは前記装置内の入力ライン 上に受取られる応答メツセージを呼出し、 前記出力ライン上に送られる前記出力メツセージの各々とともに各リジュームア ドレスを表わす制御信号を送信すための手段と、 前記対応する各制御信号とともに前記送られた出力メツセージ内に呼出される前 記応答メツセージを前記入力ライン上に受信するための手段と、 対応する受信された制御信号によって表わされる前記リジュームアドレスで始ま る前記制御メモリ内の制御ワードを実行することによって、前記受信された応答 メツセージの各々をオペレートするための手段とを備えるゲイジタル＊Ｗ。 ２、　前記送信のための手段は、前記制御信号として請求のＩＩＩ！ｌ第１項記 載のディジタル装置。 ３、−　前記送信のための手段は、前記制御信号として前記リジュームアドレス を表わしかつ前記リジュームアドレスよりも少ないピットを備えるコードを特徴 する請求の範囲第１項記載のディジタル装置。 ４、　送られたコードによって表わされるリジュームアドレスをストアするため のストレージ手段と、受取られたコードによって表わされるリジュームアドレス を前記ストレージ手段から読出すためのアドレス手段とをさらに備える、請求の 範囲第３項記載のディジタル装置。 ５、　送られたコードによって表わされるリジュームアドレスとともにマシンス テートピットをストアするためのストレージ手段と、 受取られたコードによって表わされるストアされたリジュームアドレスとともに ストアされたマシンステートピットをストレージ手段から読出すためのアドレス 手段とをさらに含む、請求の範囲第３項記載のディジタル装置。 ６、　前記入力ライン上に無応答メツセージを受けるための手段と、 前記無応答メツセージを前記応答メツセージから区別するための手段と、 予め定められるアドレスで始まる前記制御メモリ内の制御ワードを実行すること によって前記受取った無応答メツセージをオペレートするための手段とをさらに 備える、請求の範囲第１項記載のディジタル装置。 ７、　前記送信のための手段は、前記出力メツセージの前記送信と前記出力ライ ン上の各制御信号とを同期させるための出ｈＩｆｔＩも行列手段を含む、請求の 範囲第１項記載のディジタル装置。 ８、ｉｔｌ記受信のための手段は、前記応答メツセージの前記受信と前記入力ラ インケらの各制御信号とを同期させる丸めの入力持ち行列手段を含む、請求の範 囲第１項記載のディジタル装置。 ９、　第１および第２のディジタル装置を含み、前記第１の装置は各応答メツセ ージを呼出すための出力メツセージを前記第２の装置に送信するための手段を備 え、前記第２のｆ！璽は前記応答メツセージならびに自発的無応答メツセージを 前記第１の装置に送信するための手段を備えるディジタルシステムであって、 前記応答メツセージおよび前記無応答メツセージをいかなる順序においても受け るための、および前記応答メツセージとともに前記第２の装置からのｌｌ１Ｉｌ ｌＩ！号を受けるための前記第１の装置内の入力手段を備え、前記制御信号は各 リジュームアドレスを表わし、定められたアドレスで始まる制御メモリ内の制御 ワードを実行することによって前記無応答メツセージをオペレートするため、お よび前記制御信号によって表わされる前記各リジュームアドレスで始まる前記Ｉ ＩＩＩｐメモリ内の制御ワードを実行することによって前記応答メツセージをオ ペレィジタルシステム。 １０、　第１および１２のディジタル装置を含み、前記第１の装置は前記第１の ｉｗのオペレーションを指示する制御ワードをストアするための制御メモリを有 するディジタルシステムであって、 応答メツセージが呼出される出力メツセージとともにリジュームアドレスを表わ す制御信号を前記第２の装置に送信するための前記第１の装置内の送信手段と、 前記制御信号とともに前記呼出された応答メツセージを前記第１の装置に送信す るための前記第２の装置内の送信手段と、 前記制御メモリからの制御ワードを実行して前記制御信号によって表わされるリ ジュームアドレスで始まる前記応答メツセージをオペレートするための前記第１ の装置内の実行手段とを備える、ディジタルシステム。 １１、　入力ライン、出力ラインおよび制御メモリを備えるディジタル装置であ りて、 応答メツセージが呼出される出力メツセージとともにリジュームアドレスを表わ す制御信号を前記出力ライン上に送信するための手段と、 前記送信された制御信号とともに前記呼出された応答メツセージを前記入力ライ ン上に受信するための手段と、前記制御メモリ内のＩＩＪＩｌワードを実行して 前記受信した制御信号によって表わされるリジュームアドレスで始まる前記受信 応答メツセージをオペレートするための手段とを備えるディジタル装置。 １２、　ディジタル装置内のタスクを時間多重化する方法であって、 応答メツセージが呼出される出力メツセージとともにリジュームアドレスを表わ す制御信号を前記装置内の出力ライン上に送信するステップと、 前記送信された制御信号とともに前記呼出された応答メツセージを前記装置内の 入力ライン上に受信するステップと、 前記装置における制御メモリ内の制御ワードを実行して、前記受信された制御信 号によって表わされるリジュームアドレスで始まる前記受信された応答メツセー ジをオペレートするステップとを備える方法。