JPS5844759A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5844759A JPS5844759A JP8845982A JP8845982A JPS5844759A JP S5844759 A JPS5844759 A JP S5844759A JP 8845982 A JP8845982 A JP 8845982A JP 8845982 A JP8845982 A JP 8845982A JP S5844759 A JPS5844759 A JP S5844759A
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- electrode
- semiconductor device
- conductors
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にその電極引出構造に関するも
のである。
のである。
従来、半導体装置においては、複数個の電極とこの複数
個の電極に相対する外部引出用導体の接続部とは１対ｌ
の関係で接続されていえ。
個の電極に相対する外部引出用導体の接続部とは１対ｌ
の関係で接続されていえ。
半導体装置のうち、価格低減の為に、大きさ。
電極の配置等は標準化されて内部の回路を異にする亀の
があるが、この場合、内部の回路によっては複数個の電
極を必らずしも全て使用せず電気的に未使用となる電極
が存在していた。このように使用しない電極が存在する
と、素子電極とリード線との接続において、素子の種類
によって接続点数が異なる為、接続条件岡えば接続の加
熱温度。
があるが、この場合、内部の回路によっては複数個の電
極を必らずしも全て使用せず電気的に未使用となる電極
が存在していた。このように使用しない電極が存在する
と、素子電極とリード線との接続において、素子の種類
によって接続点数が異なる為、接続条件岡えば接続の加
熱温度。
加熱時間、加圧力等が異なり、素子の種類によって条件
を設定しなければならず１作業の標準化に欠は歩留が低
くなる欠点や作業が繁雑になり、かつ作業時間の増加な
らびにこれらによる製造原価の高踏という欠点があった
。
を設定しなければならず１作業の標準化に欠は歩留が低
くなる欠点や作業が繁雑になり、かつ作業時間の増加な
らびにこれらによる製造原価の高踏という欠点があった
。
本発明の目的は、高信頼性で安価な半導体装置を提供す
ることにある。
ることにある。
本発明によれば、所定の外部導出導体に一端が接続され
たリード線はその他端が枝分れして半導体素子の電極の
複数個に接続されており、これらの電極には半導体素子
に構成された回路に対して使用されない電極が小なくと
も１つ含まれていることを特徴とする半導体装置を得る
０ 以下１図面により本発明の詳細な説明する。
たリード線はその他端が枝分れして半導体素子の電極の
複数個に接続されており、これらの電極には半導体素子
に構成された回路に対して使用されない電極が小なくと
も１つ含まれていることを特徴とする半導体装置を得る
０ 以下１図面により本発明の詳細な説明する。
第１図は、゛従来の半導体装置の平面図である。
素子１上の、−極１０１乃至１０４，１０７および１０
Ｂはリード１２１乃至１２４．１２．’Ｊおよび１２５
によ如外部導出導体１０９乃至１１２，１１５および１
１６へそれぞれ接続されている。電極１０５． １０６
は回路動作上使用しない電極であり、外部引出導体１１
３，１１４にけ接続されていない。この場合、リードと
素子ｌの電極と６接続点が６点となる。このように、８
個の電極を有するにもかかわらず、内部の回路により接
続点数の差が生じ、接続条件的えば加熱温度２時間又は
圧力を増減する必要があった。
Ｂはリード１２１乃至１２４．１２．’Ｊおよび１２５
によ如外部導出導体１０９乃至１１２，１１５および１
１６へそれぞれ接続されている。電極１０５． １０６
は回路動作上使用しない電極であり、外部引出導体１１
３，１１４にけ接続されていない。この場合、リードと
素子ｌの電極と６接続点が６点となる。このように、８
個の電極を有するにもかかわらず、内部の回路により接
続点数の差が生じ、接続条件的えば加熱温度２時間又は
圧力を増減する必要があった。
第２図は、本発明の一実施ＩＦＩＫよる半導体装置の平
面図を示している。外部引出導体２１５に華続点２１５
′で一端が＊Ｒされたリボン状のり−ド＊ａｇ７は適当
な所２１９で三つに枝分れし、各先端は電極＄１０５，
２０６および２０フへ接続されてい為。このように、回
路動作上使用しない電極２ Ｑ ５． ２０６も他のい
づれかつ電極２０１とともにリード１ｓＫ接続されてい
る為に、素子２の電極とリード線との接続点数は常に一
定となり（この場＆Ｂ点）、接続条件は素子の種類によ
らず一定に設定できる。尚、電極２０ ａ、 ｇ ｏ
ｓも適当な所２１Ｂで枝分れしたリード９２２１４で
導体１ｉ！１１へ接続されている。これは、内部抵抗２
１フの影響を防止するためである。
面図を示している。外部引出導体２１５に華続点２１５
′で一端が＊Ｒされたリボン状のり−ド＊ａｇ７は適当
な所２１９で三つに枝分れし、各先端は電極＄１０５，
２０６および２０フへ接続されてい為。このように、回
路動作上使用しない電極２ Ｑ ５． ２０６も他のい
づれかつ電極２０１とともにリード１ｓＫ接続されてい
る為に、素子２の電極とリード線との接続点数は常に一
定となり（この場＆Ｂ点）、接続条件は素子の種類によ
らず一定に設定できる。尚、電極２０ ａ、 ｇ ｏ
ｓも適当な所２１Ｂで枝分れしたリード９２２１４で
導体１ｉ！１１へ接続されている。これは、内部抵抗２
１フの影響を防止するためである。
すなわち、回路動作上同電位である電極２０２と電極２
０３は、素子内部において抵抗分２１フによる電位降下
を生じているが、外部引出導体２１１の接続点２１１′
に達するまでに適当な所８１Ｂで一本化するよう形成さ
れたｂボン状リード１２２２により外部引出導体２１１
と接続されている為に抵抗分２１７による電位降下は無
視される〇本発明によれば、接続条件を一定に設定でき
ることにより接続条件の安定による信頼性の向上。
０３は、素子内部において抵抗分２１フによる電位降下
を生じているが、外部引出導体２１１の接続点２１１′
に達するまでに適当な所８１Ｂで一本化するよう形成さ
れたｂボン状リード１２２２により外部引出導体２１１
と接続されている為に抵抗分２１７による電位降下は無
視される〇本発明によれば、接続条件を一定に設定でき
ることにより接続条件の安定による信頼性の向上。
さらには接続作業の容易さにより作業時間が減少させる
ことができ、より信頼性の高い安価な半導体装置の提供
を可能にする。
ことができ、より信頼性の高い安価な半導体装置の提供
を可能にする。
第１図は従来の半導体装置の平面図、第２図は本発明に
よる一実施的を示す平面図である。 １ ・・・半導体素子ｂ ｌ Ｏｌ 〜ｌ Ｏ８＊ １
４０１〜２０θ・・・電極、１０９〜ユ１６，２０’１
〜２１６・・・外部導出導体％２１フ・・・素子内部の
抵抗分。 ２２１．２２２． ２２４，２ａツ、２２８・・・リー
ド、２・・・半導体素子 図面の浄書（内容に変更なし） ￥−１１閂 に−２図 手続補正書（方式） 特許庁長官 殿 １、事件の表示 昭和５７年 特 許願第８８４５
９号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、ｆ（埋入 巳 補正命令の日付 昭和５７年９月ｉｓ日（発送日
）明細書および図面 ｔ 補正の内容
よる一実施的を示す平面図である。 １ ・・・半導体素子ｂ ｌ Ｏｌ 〜ｌ Ｏ８＊ １
４０１〜２０θ・・・電極、１０９〜ユ１６，２０’１
〜２１６・・・外部導出導体％２１フ・・・素子内部の
抵抗分。 ２２１．２２２． ２２４，２ａツ、２２８・・・リー
ド、２・・・半導体素子 図面の浄書（内容に変更なし） ￥−１１閂 に−２図 手続補正書（方式） 特許庁長官 殿 １、事件の表示 昭和５７年 特 許願第８８４５
９号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、ｆ（埋入 巳 補正命令の日付 昭和５７年９月ｉｓ日（発送日
）明細書および図面 ｔ 補正の内容
Claims (1)
- 複数個の電極を有する半導体素子と、複数個の外部導出
導体と、これらを接続するリード線とを有する半導体装
置において、所定の外部導出導体にその一端が接続され
たり−ドーはその他端が枝分れして紡記半導体素子の電
極の複数個に接続されており、これらの電極には前記半
導体素子に構成された回路に対して使用されない電極が
少なくとも１つ含まれていることを特徴とする半導体装
置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8845982A JPS5850028B2 (ja) | 1982-05-24 | 1982-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8845982A JPS5850028B2 (ja) | 1982-05-24 | 1982-05-24 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51082691A Division JPS5823945B2 (ja) | 1976-07-12 | 1976-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5844759A true JPS5844759A (ja) | 1983-03-15 |
| JPS5850028B2 JPS5850028B2 (ja) | 1983-11-08 |
Family
ID=13943364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8845982A Expired JPS5850028B2 (ja) | 1982-05-24 | 1982-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850028B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736236A (en) * | 1984-03-08 | 1988-04-05 | Olin Corporation | Tape bonding material and structure for electronic circuit fabrication |
| JPH0192400A (ja) * | 1987-10-01 | 1989-04-11 | Furukawa Saakitsuto Fuoiru Kk | 不溶性電極装置 |
| US4964965A (en) * | 1987-10-01 | 1990-10-23 | Furukawa Circuit Foil Co., Ltd. | Insoluble electrode device for treatment of metallic material |
| US9647246B2 (en) | 2012-07-31 | 2017-05-09 | Gs Yuasa International Ltd. | Battery |
-
1982
- 1982-05-24 JP JP8845982A patent/JPS5850028B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736236A (en) * | 1984-03-08 | 1988-04-05 | Olin Corporation | Tape bonding material and structure for electronic circuit fabrication |
| JPH0192400A (ja) * | 1987-10-01 | 1989-04-11 | Furukawa Saakitsuto Fuoiru Kk | 不溶性電極装置 |
| US4964965A (en) * | 1987-10-01 | 1990-10-23 | Furukawa Circuit Foil Co., Ltd. | Insoluble electrode device for treatment of metallic material |
| US9647246B2 (en) | 2012-07-31 | 2017-05-09 | Gs Yuasa International Ltd. | Battery |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5850028B2 (ja) | 1983-11-08 |
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