JPS5843016A - 定電流回路 - Google Patents
定電流回路Info
- Publication number
- JPS5843016A JPS5843016A JP14154181A JP14154181A JPS5843016A JP S5843016 A JPS5843016 A JP S5843016A JP 14154181 A JP14154181 A JP 14154181A JP 14154181 A JP14154181 A JP 14154181A JP S5843016 A JPS5843016 A JP S5843016A
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- JP
- Japan
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- current
- voltage
- load
- pulse
- transformer
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
- H02M3/335—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal using semiconductor devices only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はスイッチング素子を用いた定電流回路に関する
。
。
第１図（ａ） 、 （ｂ）は負荷狡動による負荷電流の
変化を検出用μ抗で検出してスイッチング素子のスイッ
チング時間を制御してなる定電流回路の従来例及びその
動作波形を示す。
変化を検出用μ抗で検出してスイッチング素子のスイッ
チング時間を制御してなる定電流回路の従来例及びその
動作波形を示す。
即ち負ＩＲ４の蜜動による負荷電流ｉｓの変化が１ｓの
変化に対応してトランス２の１次側の電流ｉｐの便化△
１ｐとしてピーク検出回路１０で検出され、核検出電流
でスイッチング素子５のスイッチング時間を制御してｉ
ｐを定電流化し、ｉｐの定電流化により、常時負荷電流
を定電流化させる。
変化に対応してトランス２の１次側の電流ｉｐの便化△
１ｐとしてピーク検出回路１０で検出され、核検出電流
でスイッチング素子５のスイッチング時間を制御してｉ
ｐを定電流化し、ｉｐの定電流化により、常時負荷電流
を定電流化させる。
更に詳述すると直流電源１の電流ｉｐはトランス２の１
次側ｐ−スイッチング素子（この場合例えばチャンネル
電界効果トランジスタを用いる。
次側ｐ−スイッチング素子（この場合例えばチャンネル
電界効果トランジスタを用いる。
以下ＰＥＴと記Ｔ）５を経て電流変化検出用の抵抗６に
流れる。
流れる。
ＦＢＴ５のゲー）Ｇには制御パルス電圧が印加され、Ｆ
ｈＴｓをスイッチングして、トランス２の２次側５に交
ＩＩｔ８発生せしめる。この交流は整流器３で整流され
負荷（）’ＬＬ、 ） ４に直流ｉｓを供給している。
ｈＴｓをスイッチングして、トランス２の２次側５に交
ＩＩｔ８発生せしめる。この交流は整流器３で整流され
負荷（）’ＬＬ、 ） ４に直流ｉｓを供給している。
ここで、定電流化は一次の様にして行なう。すなわち電
流ムｐは抵抗６１こよりて検出され、検出電圧ｖ１はダ
イオード７、コンデンサ８、抵抗９より構成されるピー
ク検出回路１ｏでピーク検出され、ピーク電圧は電圧比
較回路１１で基準電圧ｖ３と比較され、比較された差電
圧Ｖｓ１はパ化ス幅Ｖ８１でスライスし、三角波電圧ｖ
＄１１を整形Ｔる・整形された三角波電圧は飽和増幅さ
れパルス幅ｔ１ノハルスＰｌを出力する。このパ、ルス
Ｐ、ハＦＥ５のブール）Ｇｌこ入力され、パルスＰ、で
電流層ｐを制御する。
流ムｐは抵抗６１こよりて検出され、検出電圧ｖ１はダ
イオード７、コンデンサ８、抵抗９より構成されるピー
ク検出回路１ｏでピーク検出され、ピーク電圧は電圧比
較回路１１で基準電圧ｖ３と比較され、比較された差電
圧Ｖｓ１はパ化ス幅Ｖ８１でスライスし、三角波電圧ｖ
＄１１を整形Ｔる・整形された三角波電圧は飽和増幅さ
れパルス幅ｔ１ノハルスＰｌを出力する。このパ、ルス
Ｐ、ハＦＥ５のブール）Ｇｌこ入力され、パルスＰ、で
電流層ｐを制御する。
い才負荷４が変動し、負荷電流ｔｓがΔｉｓ変動すると
、これに対応して、トランス２の１次側に流れる電流１
ｐはΔｉｐ変化Ｔる・これにより抵抗６＃ｃよる電圧降
下は、抵抗６の抵抗値をＲＤとすり電流は減小する。） 負荷電流の変化は抵抗６の端子電圧としてピーク検出回
−１Ｏにて検出され、検出電圧ｖｌは電圧比較回路１１
に入力され、ｕＷ様の手段で基にパルス幅制御回路１３
にて三角波電圧Ｖｓｍｓを整形し、これよりパルス幅」
愈のパルスＰＩ’）出力Ｔる。
、これに対応して、トランス２の１次側に流れる電流１
ｐはΔｉｐ変化Ｔる・これにより抵抗６＃ｃよる電圧降
下は、抵抗６の抵抗値をＲＤとすり電流は減小する。） 負荷電流の変化は抵抗６の端子電圧としてピーク検出回
−１Ｏにて検出され、検出電圧ｖｌは電圧比較回路１１
に入力され、ｕＷ様の手段で基にパルス幅制御回路１３
にて三角波電圧Ｖｓｍｓを整形し、これよりパルス幅」
愈のパルスＰＩ’）出力Ｔる。
以上まとめると検出電圧Ｖａｔ：＞Ｖｍ＊に対しパルス
幅ｔｌ（ｔｓとなり、パルスＰｌ、Ｐｇの実効値はＰｌ
＜Ｐａとなり、このパルスＰｓがＦＥＴ５のゲートＧ−
こ入力されれば轟然Ｐｓに対応した電流ｉｐ’ （＞ｊ
ｐ）が増加する。換言すればパルス幅ｔ。
幅ｔｌ（ｔｓとなり、パルスＰｌ、Ｐｇの実効値はＰｌ
＜Ｐａとなり、このパルスＰｓがＦＥＴ５のゲートＧ−
こ入力されれば轟然Ｐｓに対応した電流ｉｐ’ （＞ｊ
ｐ）が増加する。換言すればパルス幅ｔ。
（＞１． ）のパルスＰ、でＦＨＴｓを制御した時の方
が電流が増加する。この様にＦＥＴ５のグー）Ｇに入力
するパルスにより、羅ｐを定電流化する・以上の定電流
回路において、電流ｉｐ検出用抵抗６がＦＥＴ５に直列
に挿入されるため、損失が住じる。
が電流が増加する。この様にＦＥＴ５のグー）Ｇに入力
するパルスにより、羅ｐを定電流化する・以上の定電流
回路において、電流ｉｐ検出用抵抗６がＦＥＴ５に直列
に挿入されるため、損失が住じる。
本発明は上記の電流検出用抵抗の電圧降下により、出力
電圧が低下する欠点を除くため、スイッチング素子ＦＥ
Ｔの飽和電圧を検出してなる新規の定電流回路を提供す
るものである。
電圧が低下する欠点を除くため、スイッチング素子ＦＥ
Ｔの飽和電圧を検出してなる新規の定電流回路を提供す
るものである。
この目的のために、前記スイッチング素子の飽和電圧を
検出し、該検出電圧を電圧比較回路にて基準電圧と比較
して差電圧を出力し、該差電圧をパル餐幅制御回路暑こ
入力させて所定のパルス時間を有するパルスを出力し、
該パルスで前記スイッチング素子を制御する定電流回路
である。
検出し、該検出電圧を電圧比較回路にて基準電圧と比較
して差電圧を出力し、該差電圧をパル餐幅制御回路暑こ
入力させて所定のパルス時間を有するパルスを出力し、
該パルスで前記スイッチング素子を制御する定電流回路
である。
以下、第２図、第３−＃こ基づいて本発明を説明する。
第２図は本発明の実施例を示す回路図で、第３因はＦＥ
Ｔ５の動作時の飽和電圧、′＃！Ｌ流特性全特性。
Ｔ５の動作時の飽和電圧、′＃！Ｌ流特性全特性。
図において、直流電源１の電流１ｐはトランス２の１次
側ｐを通り、ＦＥＴ５に流れるｅＦｌ！Ｔ５のスイッチ
ング動作（こよりトランス２の２次側に交流を発生せし
め、該交流は整流器３で整流され、負荷（ＲＬ）４に負
荷電流Ｉｓを流Ｔ０負荷４が変化すると負荷電流Ｉ、が
−ム１１に変化讐る。この変化に対応してトランス２の
１次鋤ｐを流れる電流Ｉｐが−ΔＩｐ変化する。
側ｐを通り、ＦＥＴ５に流れるｅＦｌ！Ｔ５のスイッチ
ング動作（こよりトランス２の２次側に交流を発生せし
め、該交流は整流器３で整流され、負荷（ＲＬ）４に負
荷電流Ｉｓを流Ｔ０負荷４が変化すると負荷電流Ｉ、が
−ム１１に変化讐る。この変化に対応してトランス２の
１次鋤ｐを流れる電流Ｉｐが−ΔＩｐ変化する。
この門衛変動による負荷電流の変化はトランス２の１次
側に直列接続されているＦｇ’ｌ’ｓの飽和電圧（例え
は飽和電圧Ｖｓムの如きもの）の検出によって判る。そ
の検出はｐｇ’ｒｓのドレインＤに他のＦＥＴ１５を接
続することにより行われる。
側に直列接続されているＦｇ’ｌ’ｓの飽和電圧（例え
は飽和電圧Ｖｓムの如きもの）の検出によって判る。そ
の検出はｐｇ’ｒｓのドレインＤに他のＦＥＴ１５を接
続することにより行われる。
トランス２の１次側に流ｎ６１１＊Ｉｐ４ｔ、ＦＢＴｓ
Ｔ「 に流れ、一部分岐電流２９はＦ’ＢＴ１５に流れる。
Ｔ「 に流れ、一部分岐電流２９はＦ’ＢＴ１５に流れる。
分岐電流を微小電流値に抑えるために、ＦＦｆＴ１５の
ゲート電圧を抵抗Ｒ８，瓜で分圧する。（但し鴇）Ｒ１
） 負荷電流Ｉ’ｓに対応したトランス２の電流！ｐかＦＥ
Ｔ６４ｃｌｔｎ、ＦＦ）Ｔ ５（７）飽和を圧Ｖｓｍ％
Ｐｇ’ｒｉｓで検出する・ ＦｈＴ１５で検出された飽和電圧Ｖｓムはビー〉検出回
路１０で検出され、そのピーク値は電圧比較回路−１−
１で基準電圧ｖ８と比較される。基準電圧Ｖｓと比較さ
れた差電圧は、パルス幅制御回路１３で第１図と同様の
手法によりて、基準三角波電圧をスライスし、更に飽和
増幅してＦＰＩＴ５のゲートに人力し、電流Ｉ、を制御
する。
ゲート電圧を抵抗Ｒ８，瓜で分圧する。（但し鴇）Ｒ１
） 負荷電流Ｉ’ｓに対応したトランス２の電流！ｐかＦＥ
Ｔ６４ｃｌｔｎ、ＦＦ）Ｔ ５（７）飽和を圧Ｖｓｍ％
Ｐｇ’ｒｉｓで検出する・ ＦｈＴ１５で検出された飽和電圧Ｖｓムはビー〉検出回
路１０で検出され、そのピーク値は電圧比較回路−１−
１で基準電圧ｖ８と比較される。基準電圧Ｖｓと比較さ
れた差電圧は、パルス幅制御回路１３で第１図と同様の
手法によりて、基準三角波電圧をスライスし、更に飽和
増幅してＦＰＩＴ５のゲートに人力し、電流Ｉ、を制御
する。
負荷変動によりトランスの１次側の電流Ｉｐがｒｐ十Δ
Ｉ ｐｆｃ変化するとＦＥＴ５の飽和電圧はＶ−ムから
Ｖａａ＋ΔＶ８ムとなり、この飽和電圧の検出は上記と
同様の手法により％、−ｖ―ム＋Δ■・ム に対応した
パルス幅のパルスが出力され、このパルスＰ■でＦＩ！
ｌ’ｌ’５をスイッチング制御する。
Ｉ ｐｆｃ変化するとＦＥＴ５の飽和電圧はＶ−ムから
Ｖａａ＋ΔＶ８ムとなり、この飽和電圧の検出は上記と
同様の手法により％、−ｖ―ム＋Δ■・ム に対応した
パルス幅のパルスが出力され、このパルスＰ■でＦＩ！
ｌ’ｌ’５をスイッチング制御する。
以上を鵞とめると、電流Ｉｐ＞Ｉｐ十Ｉｐに対し、飽和
電圧Ｖ８ム〉■８ム十ΔＶ８ムとなり、パルス幅Ｔｌ＜
Ｔ２となる。パルス幅Ｔ２のスイッチング時間でＦＥＴ
５を制御すると電流Ｉｐ’ （＞Ｉｐ）得る。
電圧Ｖ８ム〉■８ム十ΔＶ８ムとなり、パルス幅Ｔｌ＜
Ｔ２となる。パルス幅Ｔ２のスイッチング時間でＦＥＴ
５を制御すると電流Ｉｐ’ （＞Ｉｐ）得る。
以上の説明はＮチャンネル電界効果トランジスターこつ
いて述べたが、Ｐチャンネル電界効果トランジスタにつ
いても同一の効果がある。
いて述べたが、Ｐチャンネル電界効果トランジスタにつ
いても同一の効果がある。
以上本発明は電流の検出をＰＥＴの飽和電圧の検出によ
って行っているので、従来の如き電流検出用抵抗による
損失がない。
って行っているので、従来の如き電流検出用抵抗による
損失がない。
第１図は従来例、第２図は本発明の実施例、第３図はに
、ＥＴの電圧、電流特性を示Ｔ。
、ＥＴの電圧、電流特性を示Ｔ。
Claims (1)
- 直流電源にスイッチング素子が直列憂こ接続さ化該スイ
ッチング素子のスイッチング制御により、ｌスイッチン
グ素子に流れる電流を一定にする定電流回路において、
前記スイッチング素子の飽和電圧を検出し、該検出電圧
を電圧比較回路にて、基準電圧と比較して差電圧を出力
し、該差電圧をパルス幅制御回路に入力させて所足のパ
ルス時間を有するパルスを出力し、該パルスで前記スイ
ッチング素子を制御することを１！＃倣とする定電流回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14154181A JPS5843016A (ja) | 1981-09-08 | 1981-09-08 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14154181A JPS5843016A (ja) | 1981-09-08 | 1981-09-08 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5843016A true JPS5843016A (ja) | 1983-03-12 |
Family
ID=15294364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14154181A Pending JPS5843016A (ja) | 1981-09-08 | 1981-09-08 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843016A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5282123A (en) * | 1992-12-16 | 1994-01-25 | At&T Bell Laboratories | Clamped mode DC-DC converter |
| US5317499A (en) * | 1990-04-16 | 1994-05-31 | Siemens Aktiengesellschaft | Direct-current converter with current limiting |
-
1981
- 1981-09-08 JP JP14154181A patent/JPS5843016A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317499A (en) * | 1990-04-16 | 1994-05-31 | Siemens Aktiengesellschaft | Direct-current converter with current limiting |
| US5282123A (en) * | 1992-12-16 | 1994-01-25 | At&T Bell Laboratories | Clamped mode DC-DC converter |
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