JPS5839116A - パルス発生装置 - Google Patents
パルス発生装置Info
- Publication number
- JPS5839116A JPS5839116A JP13799581A JP13799581A JPS5839116A JP S5839116 A JPS5839116 A JP S5839116A JP 13799581 A JP13799581 A JP 13799581A JP 13799581 A JP13799581 A JP 13799581A JP S5839116 A JPS5839116 A JP S5839116A
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- JP
- Japan
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- period
- output
- pulse
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、特に回転体の振動解析等において、その回
転体の回転周波数（より正規化した形で振動データ解析
をする際に用いられる同期逓倍可能なパルス発生装置に
関する。
転体の回転周波数（より正規化した形で振動データ解析
をする際に用いられる同期逓倍可能なパルス発生装置に
関する。
従来、この種のパルス発生装置にはＰＬＬ Ｔ・Ｃ（Ｐ
ｈａｓｅ、Ｌｏｃｋｅｄ Ｌｏｏｐ Ｉｎｔｅｇｒａｔ
ｅｄ Ｃ１ｒｃｕｉｔ）を用いたアヂログ方式のものが
あるが、 ＰＬＬの応゛答時間が長く、°広い周波数範
囲にわたって追尾特性を最適化する゛ためには、ループ
フィルタの時定数を複数個切換えなければならない。ま
た、入力信号と出力信号パルス列人の位相関係を容易に
拘束できない欠点があった。
ｈａｓｅ、Ｌｏｃｋｅｄ Ｌｏｏｐ Ｉｎｔｅｇｒａｔ
ｅｄ Ｃ１ｒｃｕｉｔ）を用いたアヂログ方式のものが
あるが、 ＰＬＬの応゛答時間が長く、°広い周波数範
囲にわたって追尾特性を最適化する゛ためには、ループ
フィルタの時定数を複数個切換えなければならない。ま
た、入力信号と出力信号パルス列人の位相関係を容易に
拘束できない欠点があった。
したがって、この発明は、広い逓倍比範囲をもち、広い
周波数範囲にわたってすぐれた応答性を有する入力信号
追尾形のデジタル方式パルス発生装置に関するもので、
その第１の目的は、デジタル方式による回路構成にょシ
調整が簡単にでき。
周波数範囲にわたってすぐれた応答性を有する入力信号
追尾形のデジタル方式パルス発生装置に関するもので、
その第１の目的は、デジタル方式による回路構成にょシ
調整が簡単にでき。
演算手段としてマイクロプロセッサを用いることにより
、逓倍方法、久方信号周期安定判別が簡単化され、−周
波数、レンジ選択の必要がなくさらに入力信号と出力パ
ルス列との位相関係を容易に拘束できるパルス発生装置
を提供することにある。・また、この発明の他の目的は
、簡易形の周波数カウンタ及び周波数設定によるパルス
発生装置の機能も合せてもつ装置を提供することにある
。
、逓倍方法、久方信号周期安定判別が簡単化され、−周
波数、レンジ選択の必要がなくさらに入力信号と出力パ
ルス列との位相関係を容易に拘束できるパルス発生装置
を提供することにある。・また、この発明の他の目的は
、簡易形の周波数カウンタ及び周波数設定によるパルス
発生装置の機能も合せてもつ装置を提供することにある
。
以下、この発明の実施例を添付図面を参照しながら詳細
に説明する。
に説明する。
まず、第１図を参照してこの発明によるパルス発生装置
を概略的に説明する。同図において、１は入力端子、２
はインターフェイス用マイクロプロセッサ、３は波形整
形部、４はパルス周期測定部、５は演薯用マイクロプロ
セッサ、６はパルス発生部、７は出力端子である。この
パルス発生装置においては、図示しないコンソールパネ
ル又は外部制御装置よシ周波数逓倍比がインターフェイ
ス用マイクロプロセッサ２を介して設定される。
を概略的に説明する。同図において、１は入力端子、２
はインターフェイス用マイクロプロセッサ、３は波形整
形部、４はパルス周期測定部、５は演薯用マイクロプロ
セッサ、６はパルス発生部、７は出力端子である。この
パルス発生装置においては、図示しないコンソールパネ
ル又は外部制御装置よシ周波数逓倍比がインターフェイ
ス用マイクロプロセッサ２を介して設定される。
入力端子１から供給される。へ明信号は、波形整形部３
で所定の電圧レベル及びパルス幅に変換されたのちパル
ス周期測定部４に入力される。このパルス周期測定部４
では所定の計数クロックを用いてカウンタにより周期を
測定する◇この測定により得られたデジタル周期データ
が演算用マイクロ演算が行われ、出力パルス周期データ
が・４ルス発生部６へ送られる。パルス発生部６では入
力信号と適宜同期ｙｈりながら、カウ、ンタを用いて出
力端子７からパルス列を発生する。演算用マイクロプロ
セッサ５で算出された入力と出力パルス周波数はインタ
ーフェイス用マイクロプロセッサ２を介してコンソール
パネルに表示されるか、外部制御装置へ転送される。
で所定の電圧レベル及びパルス幅に変換されたのちパル
ス周期測定部４に入力される。このパルス周期測定部４
では所定の計数クロックを用いてカウンタにより周期を
測定する◇この測定により得られたデジタル周期データ
が演算用マイクロ演算が行われ、出力パルス周期データ
が・４ルス発生部６へ送られる。パルス発生部６では入
力信号と適宜同期ｙｈりながら、カウ、ンタを用いて出
力端子７からパルス列を発生する。演算用マイクロプロ
セッサ５で算出された入力と出力パルス周波数はインタ
ーフェイス用マイクロプロセッサ２を介してコンソール
パネルに表示されるか、外部制御装置へ転送される。
次に、この実施例における各部の動作を詳細に説明する
。第２図はパルス周期測定部４のブロック図である。波
形整形部３にて波形整形された入力パルス列８は、平均
用分周回路９に入り分周される。この分周回路９は、分
周比が大きくなるに従い平均回数が大きくなるという機
能をもち、これによって分周されたパルス列は２進パル
スカウンタ１０のクリア端子１０−１に入る。このカウ
ンタ１０にはマスタークロック発振器ＩＴからの計数ク
ロックが端子１Ｏ−２に入シ、このクロックによシフリ
ア端子１０−１に入るクリア信号間の時間間隔が計数さ
れる。従って、このクロックの周波数により周期測定分
解能が決まる０また、分周されたパルス列は、２Ｊパル
スカウンタ１０のクリア信号になると同時に周期データ
レジスタ１２の端子１２−１にデータロード′のための
クロック信号として入力され、この信号によりパルスカ
ウンタ１０で測定された周期データが周期データレジス
タ１２に格納される。なお入力信号周波数範囲、周期測
定精度。
。第２図はパルス周期測定部４のブロック図である。波
形整形部３にて波形整形された入力パルス列８は、平均
用分周回路９に入り分周される。この分周回路９は、分
周比が大きくなるに従い平均回数が大きくなるという機
能をもち、これによって分周されたパルス列は２進パル
スカウンタ１０のクリア端子１０−１に入る。このカウ
ンタ１０にはマスタークロック発振器ＩＴからの計数ク
ロックが端子１Ｏ−２に入シ、このクロックによシフリ
ア端子１０−１に入るクリア信号間の時間間隔が計数さ
れる。従って、このクロックの周波数により周期測定分
解能が決まる０また、分周されたパルス列は、２Ｊパル
スカウンタ１０のクリア信号になると同時に周期データ
レジスタ１２の端子１２−１にデータロード′のための
クロック信号として入力され、この信号によりパルスカ
ウンタ１０で測定された周期データが周期データレジス
タ１２に格納される。なお入力信号周波数範囲、周期測
定精度。
周期測定の応答時間は平均用分周回路９の分周比、２進
パルスカウンタ１０のビット数、クロック発振器１１か
らの計数用クロックの周波数から決定される＠このよう
ｋして測定された周期データは第１図における演算用マ
イクロプロセッサ５に取りこまれ、ここで出力周期デー
タに変換される。このとき計算される出力周期データは
、マスタークロック周期単位で計算された周期データと
この計算によシでた端数データとの２つがパルス発生部
６へ送られる。
パルスカウンタ１０のビット数、クロック発振器１１か
らの計数用クロックの周波数から決定される＠このよう
ｋして測定された周期データは第１図における演算用マ
イクロプロセッサ５に取りこまれ、ここで出力周期デー
タに変換される。このとき計算される出力周期データは
、マスタークロック周期単位で計算された周期データと
この計算によシでた端数データとの２つがパルス発生部
６へ送られる。
第３図にはパルス発生部６のブロック図が示されている
。上記の周期データと周期端数データはそれぞれデータ
レジスタ１３ 、１４に格納される。一方のデータレジ
スタ１４に接続されている第２の加算回路１６では新し
い端数データと過去の端数データーの加算が行われ、桁
上げが起ると、他方のデータ１３側の第１の加算回路１
５で周期データに＋１が加算される。このようにして決
定された周期データは、第１のレジスタ１７へ格納され
、また、加算結果の端数データは第２のレジスタ１８に
格納されｇ−＝周期カラン月９にはダウンカウンタカミ
用いられておシ、これは第１のレジスタ１７から周期デ
ータを格納し、マスタークロック発振器２０によシ「０
」になるまでカウントダウンする。ｒＯＪカウントにな
ると桁下げのパルスが出力されるので、この信号によシ
次の周期１データを第１のレジスタ１７から格納する。
。上記の周期データと周期端数データはそれぞれデータ
レジスタ１３ 、１４に格納される。一方のデータレジ
スタ１４に接続されている第２の加算回路１６では新し
い端数データと過去の端数データーの加算が行われ、桁
上げが起ると、他方のデータ１３側の第１の加算回路１
５で周期データに＋１が加算される。このようにして決
定された周期データは、第１のレジスタ１７へ格納され
、また、加算結果の端数データは第２のレジスタ１８に
格納されｇ−＝周期カラン月９にはダウンカウンタカミ
用いられておシ、これは第１のレジスタ１７から周期デ
ータを格納し、マスタークロック発振器２０によシ「０
」になるまでカウントダウンする。ｒＯＪカウントにな
ると桁下げのパルスが出力されるので、この信号によシ
次の周期１データを第１のレジスタ１７から格納する。
このようにして出力パルスは設定された周期をもつパル
ス列となるが、全遅延時間がマスタークロックと同じ周
期時間をもち、複数個のタップによりこの間の遅延時間
を分割可能な遅延回路２１を用いて第２のレジスタ１８
に格能された周期端数データによシ、このパルス列の遅
延量を選択する。このアルゴリズムによる実施例を次表
に示す。
ス列となるが、全遅延時間がマスタークロックと同じ周
期時間をもち、複数個のタップによりこの間の遅延時間
を分割可能な遅延回路２１を用いて第２のレジスタ１８
に格能された周期端数データによシ、このパルス列の遅
延量を選択する。このアルゴリズムによる実施例を次表
に示す。
本例においては、マスタークロック周期］００ｎｓ。
遅延量制御単位１０ｎＳ＋出力パルス周波数３０ｋＨｚ
である。このような方式値よシ、り出力パルスの周波数
精度をマスタークロック周期より改善することができる
。
である。このような方式値よシ、り出力パルスの周波数
精度をマスタークロック周期より改善することができる
。
入力端子１からの入力信号と出力端子７に現われる出力
パルス列との位相関係を拘束するため、発生パルス制御
回路２２と入力パルス制御回路２３とが動作する。ここ
で、それらの逓倍比をＺ 、／Ｚ 、とすると、この実
施例はＺン−１個おきに波形整形後の入力信号８を出力
信号パルス列とし、このパルス列の間に周期、カウンタ
１９からＺｌ−１個の出力パルスを出力信号とする。こ
のようにして出力周期計算誤差による入力信号と出力パ
ルス列の位相関係の定常誤差と時間経過による変動が軽
減される。
パルス列との位相関係を拘束するため、発生パルス制御
回路２２と入力パルス制御回路２３とが動作する。ここ
で、それらの逓倍比をＺ 、／Ｚ 、とすると、この実
施例はＺン−１個おきに波形整形後の入力信号８を出力
信号パルス列とし、このパルス列の間に周期、カウンタ
１９からＺｌ−１個の出力パルスを出力信号とする。こ
のようにして出力周期計算誤差による入力信号と出力パ
ルス列の位相関係の定常誤差と時間経過による変動が軽
減される。
なお、参照符号２５，２６ＩＩｉアンドゲート、２７は
オフゲートである。
オフゲートである。
上記した実施例の民間から明らかなように、この発明に
よれば、簡、巣なデジタル回路と柔軟性のあるマイクロ
プロセッサを用いた構成により、入力信号に対して応答
性のよい追尾特性をもち、入力信号との同期も容易にと
れ、かつ遅延回路の採用によるパルス発生精度の向上を
はかったので、調整容易な多目的なパルス発生装置を提
供することができる。
よれば、簡、巣なデジタル回路と柔軟性のあるマイクロ
プロセッサを用いた構成により、入力信号に対して応答
性のよい追尾特性をもち、入力信号との同期も容易にと
れ、かつ遅延回路の採用によるパルス発生精度の向上を
はかったので、調整容易な多目的なパルス発生装置を提
供することができる。
第１図はこの発明によるパルス発生装置の概略的なブロ
ック図、第２図は第１図におけるパルス周期測定部の具
体的なブロック図、第３図は第１図におけるパルス発生
部のよシ詳細なブロック図である。 図中、２はインターフェイス用マイクロプロセッサ、３
は波形整形部、４はパルス周期測定部、５は演算用マイ
クロプロセッサ、６はパルス発生部である。 特許出願人 日本無線株式会社
ック図、第２図は第１図におけるパルス周期測定部の具
体的なブロック図、第３図は第１図におけるパルス発生
部のよシ詳細なブロック図である。 図中、２はインターフェイス用マイクロプロセッサ、３
は波形整形部、４はパルス周期測定部、５は演算用マイ
クロプロセッサ、６はパルス発生部である。 特許出願人 日本無線株式会社
Claims (1)
- 入力信号と発生出力信号との周波数逓倍比を設定する逓
倍比設定子゛段と、周期変動の可能性のある信号を入力
し、この信号を所定の電圧レベル、とパルス幅に変換す
る波形整形手段と、該波形整形手段会稀により得られた
パルス列の周期をデジタル的に測定するパルス周期測定
手段と、該パルス周期測定手段からの周期を示すデジタ
ル値を周波数に変換し、さらに前記逓倍比設定手段にて
設定された逓倍比を乗算し再び周期に変換する演算手段
と、出力すべきパルス周期のデジタル値を上記演算手段
より取りこみパルス列を発生するパルス発生手段と、前
記入力信号と出力パルス列との同期をとる同期手段とを
備えてなるパルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13799581A JPS5839116A (ja) | 1981-09-02 | 1981-09-02 | パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13799581A JPS5839116A (ja) | 1981-09-02 | 1981-09-02 | パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5839116A true JPS5839116A (ja) | 1983-03-07 |
| JPH029728B2 JPH029728B2 (ja) | 1990-03-05 |
Family
ID=15211598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13799581A Granted JPS5839116A (ja) | 1981-09-02 | 1981-09-02 | パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839116A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH064553U (ja) * | 1992-06-24 | 1994-01-21 | 株式会社クボタ | 空調機 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028372A (ja) * | 1973-04-03 | 1975-03-22 | ||
| JPS54109361A (en) * | 1978-02-15 | 1979-08-27 | Yokogawa Hokushin Electric Corp | Variable-ratio-frequency multiplier circuit |
-
1981
- 1981-09-02 JP JP13799581A patent/JPS5839116A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028372A (ja) * | 1973-04-03 | 1975-03-22 | ||
| JPS54109361A (en) * | 1978-02-15 | 1979-08-27 | Yokogawa Hokushin Electric Corp | Variable-ratio-frequency multiplier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH029728B2 (ja) | 1990-03-05 |
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