JPS5838809B2 - マイクロプログラムされた周辺プロセサ - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明は、複数の周辺デバイスをデータ処理システムと
通信するように相互に接続するための装置に関する。

詳細には本発明は、ディスク・デバイスのような複数の
大容量記憶デバイス用の適切なインターフェースを与え
る周辺コントローラに関する。

発明の背景 入力／出力動作の処理をより効率的に行うために入力／
出力動作の制御の負担が周辺コントローラに移されてい
る。

これは一方では、コントローラが種々の異った動作特性
を有するデバイスに関するデータ転送動作を取り扱う必
要のある場合、特にそのようなコントローラをより一層
複雑にしている。

そのようなコントローラのコストを低減するために、多
くのシステムはマイクロプログラミングを使用する。

一般にコントローラは、種々の異なったタイプのデバイ
スについて作成したマイクロプログラムを有する汎用の
マイクロプロセサを利用している。

上記の方法の一つの重大な欠点は、マイクロプログラム
された周辺コントローラにより実行されるデータ転送動
作の速度がコントローラ・マイクロプロセサの処理速度
で制限されるということである。

かくしてかなり効率のよい転送速度を与えるために、マ
イクロプロセサは必要な転送及び制御の信号を与えるべ
くデバイスの処理速度に匹敵する高速で動作することが
要求される。

これは周辺コントローラのコストを大幅に増加する。

更にＣのシステムがより高速の入力／出力デバイスを扱
う必要のあるときには、これは通常マイクロプロセサの
完全な再設計を必要とする。

発明の目的 従って、本発明の主目的は、プロセサの処理速度とは無
関係な速度で一つのチャンネルと一つの周辺デバイスと
の間のデータ転送動作を処理するためのマイクロプログ
ラムされた周辺プロセサを提供することである。

さらに他の目的は、一つのチャンネルと種々の異った動
作特性をもつ複数の周辺デバイスとの間のデータ転送動
作を扱うための周辺プロセサを提供することである。

さらに他の目的は、最小限の装置を利用して高い転送速
度を扱うことの出来る周辺プロセサを提供することであ
る。

発明の要約 マイクロプログラム周辺プロセサは、一つのデータ処理
ユニットと多数の周辺デバイスの内の一つとにより発生
される指令を処理するための多数のマイクロプログラム
を含んだ制御記憶装置を含んでいる。

この周辺プロセサは、また発生された指令に応じてこの
制御記憶装置からのマイクロ命令により条件付けられる
ように構成された制御シーケンス・ハードウェア装置を
含んでいる。

そのように条件付けされることにより、このハードウェ
ア装置は指定された周辺デバイスとチャンネルとの間に
種々のデータ転送路をセットアツプする。

その後に転送がそのハードウェア装置の制御のもとて最
大速度で進行する。

データ転送中にマイクロプログラム・プロセサは、アイ
ドルか、あるいは転送動作の完了を示す信号をハードウ
ェア装置から受けるまでデータ転送とは無関係な動作を
行う。

この信号を受けると、この制御処理は再びマイクロプロ
グラムされたプロセサに戻される。

かくして、本発明の装置において、データ転送はマイク
ロプログラムされたプロセサの処理速度とは無関係に進
行することが出来る。

すなわち、本発明の構成により、マイクロプログラムさ
れたプロセサはこのプロセサに与えられる指令により要
求されるときバイトを転送するかあるいはバイトを比較
するために多数のマイクロ命令を実行する必要がなくな
る。

更に、本発明の構成は、周辺プロセサに、汎用マイクロ
プロセサ内に通常音まれるマイクロプログラムにより与
えられる付加的ナハートウエア二重動作を周辺プロセサ
へ導入しなければならない必要性をなくす。

従って、本発明の構成は、汎用マイクロプロセサの利用
により生じる二重性又は冗長度の量を減らすことにより
コストを最小にする。

更に、二重性を減らすことにより本発明の構成は極めて
高い信頼性を達成する。

第１図のシステム全体の一般説明 本発明は、主として周辺プロセサが入力／出力チャンネ
ルから受ける指令に応じて複数の周辺デバイスの動作を
制御するように構成された入力／出力サブシステム、を
含むデータ処理システムに応用出来る。

このタイプのシステムは、本発明の目的に対しては従来
設計のものと考えることが出来る。

それ故、このシステムの説明は本発明の動作を理解する
に必要な程度にとどめる。

第１図は本発明のマイクロプログラム可能周辺プロセサ
を組込んだシステムを示す。

このシステムハ中央プロセサ複合体（ＣＰＣ）を含み、
このＣＰＣは、主記憶装置をアドレス指定するため、情
報を検索又は記憶するため、データに算術及び論理演算
を実行するため、命令を所望の順序に順序付けするため
、主記憶装置と外部デバイスとの間の通信を開始するた
め、に使用されるユニットヲ含ム。

中央プロセサ複合体（ＣＰＣ）１００の主ユニットは、
中央処理ユニツ） （ＣＰＵ）１０１−２、主記憶サブ
システム１０４及び入力／出力コントローラ（ＩＯＣ）
１０１−６を含む。

ＣＰＵは主記憶サブシステム１０４に記憶された１以上
のプログラムの命令を実行する。

ＩＯＣは、入力／出力動作を遂行するに用いられる指令
の実行に関係したこのシステムの部分である。

入力／出力動作はチャンネル・プログラムにより定めら
れる。

このチャンネルプログラムは指令と呼ばれる複数の命令
を含む。

この動作は「チャンネル」により実行される。

チャンネルはＩＯ機能、ＩＯＣと周辺プロセサとの間の
物理チャンネルと呼ばれるハードウェア・リンク及び論
理チャンネルを含む。

論理チャンネルは、チャンネル・プログラムにより定め
られるＩ１０動作を実行するに必要な周辺プロセサ内の
機能の集合体である。

「チャンネル」は周知であるからそれらの動作は詳述し
ない。

周辺サブシステム・インターフェース（ＰＳＩ）２００
は、大容量記憶周辺プロセサ３００とｌ０Ｃ１０６との
間での情報交換用の転送及び制４１Ｊンクを与える。

この交換は、「ダイアログ（ｄｉａｌ−ｏｇ）Ｊと呼ば
れる一連の信号を通じて与えられる予め確立されたルー
ルに従って種々の信号線の論理状態を制御することｌこ
より達成される。

このインターフェースはサービス・コード入力線（ＳＣ
Ｉ）、サービス付勢出力（ＳＥＯ）線、ストローブ入力
線（ＳＴＩ）、ストローブ出力線（ＳＴＯ入終了入力線
（ＴＭＩ） 、終了出力線（ＴＭＯ）、動作入力線（Ｏ
ＰＩ ）、動作出力線（ＯＰＯ）、及ヒデータ母線ＤＯ
−ＤＯ７を含む。

これらインターフェース線の説明を次に行う。周辺サブ
システム・インターフェース線 （Ｄｏ−７，ＤＰ） これらデータ路線は主記憶周辺プロセサＭＳＰとＩＯＣ
の間に伸びる一つのｌバイト幅の双力向路（８ビツト＋
パリテイ）である。

これらデータ線上の情報（すなわちデータ、サービス・
コード等）の性質はダイアログにより決まる。

（ＳＣＩ） サービス・コード人力線ＳＣＩはＭＳＰからＩＯＣへと
伸びる。

セットされるとＳＣＩは、ＭＳＰがＩＯＣへ送るべきサ
ービス・コード・シーケンスを有することを示す。

この線はサービス付勢出力線ＳＥＯと完全にインターロ
ックされる。

ＭＳＰはＳＥＯ線がハイのときサービス・コード・シー
ケンスを転送するだけである。

ＳＣＩ線はＳＥＯ線がローのときにのみハイとなる。

（ＳＥＯ） このサービス付勢出力線はＩＯＣからＭＳＰへと伸び、
そしてＩＯＣがサービス・コード・シーケンスを受ける
準備の出来ている時を示す。

このラインはＳＣＩ線と完全にインターロックされる。

（ＯＰＩ） 動作入力線ＯＰＩはＭＳＰからＩＯＣへと伸びる。

この線はＩＯＣに対しＭＳＰの動作状態を示す。

作動されるとこのＯＰＩ線は、ＭＳＰが動作しておりＩ
ＯＣと通信出来ることを示す。

減勢されるとＯＰＩ線は、ＭＳＰが減勢されているかあ
るいはＰＳ、Ｉ上の信号に応答出来ない状態にされてい
ることを意味す。

（ＯＰＯ） 動作出力線ＯＰＯはＩＯＣからＭＳＰへと伸びる。

この線はＩＯＣの状態を示す。作動されるとＯＰＯ線は
、ＩＯＣが動作しておりＭＳＰと通信出来ることを示す
。

減勢されるとＯＰＯ線は、ＩＯＣが減勢されているかあ
るいはＰＳＩ上の信号に応答出来ない状態にされている
ことを示す。

〔５ＴＩ） ストローブ入力線ＳＴＩはＭＳＰからＩＯＣへと伸びる
。

この線はストローブ出力線ＳＴＯと関連してインターフ
ェース上のデータ転送を制御する。

読取動作（ＭＳＰからのデータ）に関して、ＳＴＩ線は
Ｓ Ｔ Ｏ／Ｔ ＭＯがリセットされるときのみセット
されうる。

ＳＴＩ線はＩＯＣに対しデータがデータ線上にあること
を示す。

データを得るためにＩＯＣは、ＳＴＯ線をセットするか
又はＳＴＩ線をリセットするかにより応答する。

ＩＯＣがＳＴＩ線の降下を検出するとき、ＩＯＣはそれ
ら線からデータを取る。

書込動作に関して、ＳＴＯ及びＳＴＩ線は逆になる。

ＩＯＣはデータ線にデータを置くときＳＴＯ線を上昇さ
せる。

ＭＳＰがＳＴＯ線の上昇を検出しそしてデータを受ける
準備が出来ておれば、ＳＴＩ線かまたはＴＭＩ線のいず
れかを上昇させる。

ＭＳＰがＳＴＯ線の降下を検出するとき、ＭＳＰはデー
タ線からデータを取る。

（ＳＴＯ） ストローブ出力線ＳＴＯはＩＯＣからＭＳＰに伸びる。

この線はＩＯＣにより使用され、インターフェース上の
ダイアログにおけるその参加を示す。

読取動作に関して、ＳＴＯは、ＩＯＣが５ＴＩ（または
ＴＭＩ）の上昇を検出しかつデータを得る準備が出来て
いるとき、このＩＯＣにより上昇される。

読取動作に関して、ＳＴＯは、ＳＴＩとＴＭＩが共に論
理０であれば上昇出来ない。

ＭＳＰがＳＴＯの上昇を検出するとき、ＭＳＰは５ＴＩ
（またはＴＭＩ）を降下させる。

ＳＴＩ （またはＴＭＩ）の降下の検出時に、ＩＯＣは
データ線からデータを取る。

必要であればＩＯＣはＳＴＯの降下を遅らせることによ
りこの点でダイアログを止めることが出来る。

ＩＯＣが進行の準備が出来ているとき、ＩＯＣがＳＴＯ
を降下させて、ＭＳＰに対しデータが取られておりかつ
データ線がこのとき変わりうることを示す。

ＩＯＣが最新のダイアログを終了させるならば、これは
転送されるべき最後のバイトに対しＳＴＯの代りにＴＭ
Ｏを上昇させることによりそれを行う。

書込動作に関しては、ＳＴＯ線はＭＳＰ対しＩＯＣがそ
れ用のデータを有することを示す。

ＩＯＣはデータ線にこのデータを置きそしてＳＴＯを上
昇させる。

ＳＴＯ線は、ＳＴＩとＴＭＩ線がリセットされない限り
書込動作のために作動されない。

ＳＴＯ線は、５ＴＩ（またはＴＭＩ ）が作動されると
き【こりセットされねばならない。

ＭＳＰがＳＴＯの降下を検出するとき、ＭＳＰデータを
取ることが出来る。

必要であればＭＳＰは、５ＴＩ（またはＴＭＩ ）の降
下を遅らせることによりこの点でダイアログを止めるこ
とが出来る。

準備が出来ているときにＭＳＰは、５ＴＩ（またはＴＭ
Ｉ ）を降下させて、ＩＯＣに対しこれらデータ線がこ
のとき変わりうろことを示す。

（ＴＭｏ 、１ 終了出力線ＴＭＯはＩＯＣからＭＳＰに伸びる。

この線は最新のダイアログを終らせるためにＩＯＣによ
り用いられる。

書込動作に関してはＴＭＯは次の条件の一つを示すこと
が出来る。

（１）データ転送については、ＴＭＯは転送されるバイ
トが一つのフィールドの最後のバイトでありかつデータ
・カウントが尽きることを示す。

データの連鎖はＭＳＰには透明であるから、ＴＭＯは、
データ・チェーン・アレイ内の最後のデータ連鎖ＣＣＥ
のカウントが尽きるときのみ上昇する。

（２）指令即ちＩＯＣ命令転送については、ＴＭＯは、
転送が最新の転送時送られたバイトで完了すること及び
それ以上のバイトが来ないことを示す。

書込動作中は、ＴＭＯは、ＳＴＩとＴＭＩとがローのと
きのみ上昇出来、そしてＩＯＣが５ＴＩ（またはＴＭＩ
）の上昇を検出したとき降下する。

読取動作に関しては、ＴＭＯは次の方法の内の一つにお
いて使用される。

（１）データ転送において、ＴＭＯは転送されるバイト
がデータ・カウントを消耗させることを示す。

データの連鎖はＭＳＰには透明であるから、ＴＭＯは、
データ・チェーン・アレイの最後のデータ連鎖ＣＣＥに
関連したカウントが尽きるときに上昇出来る。

（２）サービス・コード・シーケンスにおいては、ＴＭ
Ｏは次の方法の内の一つにおいて使用される。

１、 ＩＯＣはシーケンスの転送を（例えばエラーの
検出後に）直ちに停止するためにＴＭＯを上昇させる。

２、ＩＯＣはそれが扱うことの出来る最大数の状態バイ
トを受けており、そしてＭＳＰがこのサービス・コード
・シーケンス内の状態ハイドのそれ以上の伝送を停止す
ることである。

読取動作に関しては、ＴＭＯは、ＳＴＯの代りに送られ
て上記の方法の内の一つで用いられる。

読取動作中には、ＴＭＯは、５ＴＩ（またはＴＭＩ）が
ハイのときのみに上昇出来、モして５ＴＩ（またはＴＭ
Ｉ）が降下するとき降下する。

このＴＭＯ線は使用されないときは論理Ｏにリセットさ
れねばならない。

（ＴＭＩ） 終了入力線ＴＭＩはＭＳＰからＩＯＣへと伸びる。

この線はＭＳＰにより使用されて最新のダイアログを終
らせる。

書込動作に関しては、ＴＭＩは、ＳＴＨの代りに送られ
そして次の条件の一つを示すことが出来る。

１、データ転送については、ＴＭＩは受は取るバイトが
、ＭＳＰがこの転送シーケンスについて受は入れる最後
のバイト（例えば媒体が消耗される）であること、また
はＭＳＰがこのデータ転送シーケンスを一時的に停止し
ていることを示す。

２、指令転送については、ＴＭＩは受は取るバイトがＭ
ＳＰにより要求される最後のバイトであることを示す。

読取動作に関しては、ＴＭＩはＳＴＩの代りに送られそ
して次の条件の一つを示す。

１、データ転送については、ＴＭＩは、転送されるバイ
トがこのデータ転送シーケンス用の媒体から得られる最
後のバイトであること、またはＭＳＰがこのデータ転送
シーケンスを一時的に停止していることを示す。

この停止されたシーケンスはサービス・コード「データ
転送初期化−再開始（Ｉｎ１ｔｉａｔｅ Ｄａｔａ ｔ
ｒａｎｓｆｅｒ Ｒｅｓｕｍｅ月を用いることにより再
び開始出来る。

しかしながら指令ポインタ移動（この同一の論理チャン
ネルについて）を行わせるサービス・コードは、この移
動ポインタ・サービス・コードがそのＣＣＥの実行の終
了を示すため、データ転送の終了（回復出来ない）を表
示するということは、重要である。

かくしてもしＭＳＰが停止しているデータ転送を再び開
始しようとするならば、この転送が再び開始されるまで
その論理チャンネルに対し移動ポインタ・サービス・コ
ードを送るべきでない。

２、サービス・コード・シーケンスについて、ＴＭＩは
、転送されるバイ゛トがこのサービス・コード・シーケ
ンス内の最後のバイトであることを示す。

ＴＭＩは使用されないときは論理０にセットされねばな
らない。

第１図に示すように、■０ｃ１０１−６は、ＩＯＣを多
数の周辺プロセサ３００〜３００−Ｈの一つに接続する
複数の物理チャンネル２００−１〜２００−ｎを制御す
ることが出来る。

夫々の周辺プロセサは特定のダイアログ・シーケンスに
従ってデバイス・レベル・インターフェース（ＤＬＩ）
を介してそれに関連する周辺デバイスの夫夫と情報交換
を行う。

このＤＬＩを構成する種々の線及びその説明は次の通り
である。

デバイス・レベル・インターフェース線 （ＤＣＰ 、ＤＣＯ−ＤＣ５） 指令コード線は、大容量記憶プロセサ（ＭＳＰ）３００
から大容量記憶装置（ＭＳＤ） ５００ヘデコードと実
行のためにコード化された指令を運ぶ。

ＣＤＩＰ、Ｄ１０〜Ｄ１７〕 ９本の双力向線はデータ、アドレス、制御および状態の
情報をＭＳＰとＭＳＤの間で転送するために用いられる
。

（ＤＣＳ ） デバイス指令ストローブ線ＤＣ８は、論理１のときに、
指令コード線上の信号がサンプリングに有効である時を
通知する。

（ＯＰＩ ） 動作入力線ＯＰＩは、ＭＳＤが存在し、附勢されそして
ＭＳＰと通信することが出来ることを通知する。

（ＩＤＸ） インデックス・マーク線ＩＤＸは２マイクロ秒だけ論理
１となるとき、論理トラックの開始を示す。

（ＯＰＯ） 動作出力線ＯＰＯは、ＭＳＰが存在し、附勢されそして
ＭＳＤと通信出来ることを通知する。

（ＤＩＮ） デバイス初期化線ＤＩＮはＭＳＤをしてそのすべての記
憶素子を初期化状態にする。

（ＳＲＩ） 直列読取入力線ＳＲＩは、書込動作中にＭＳＰに対しＭ
ＳＤが書込指令を実行していることを通知する。

ＭＳＤは書込指令の受信時にこの線を作動しそしてＤＣ
８の後縁までこの線をリセットしない。

読取動作中はこのＳＲＩ線は媒体から読取った情報を含
む。

読取信号はヘッドにより発生され増幅され、そしてＳＲ
Ｉ線に与えられる前にディジタル形式に変換される。

読取信号は媒体に記録された各遷移について一つのパル
スヲ含ム。

このＳＲＩ線はまた、情報が双方向性のデータ線を介し
て伝送されるとき、インターフェース・ダイアログを制
御するためのストローブとしても用いられる。

〔ＳＷＯ〕

直列書込出力線ＳＷＯは、書込むべき情報を伝送する。

この情報は媒体に記録されるべき各遷移について一つの
論理１パルスを含む。

このＳＷＯ線はまた、情報が双方向性データ線を介して
伝送されるとき、インターフェース・ダイアログラ制御
するためのストローブとしても用いられる。

デバイス・レベル・インターフェースは、周辺プロセサ
と接続される周辺デバイスとの間のデータ及び制御情報
の交換を与える。

これらインターフェース線は特定のタイプのデバイスに
のみ共通である。

ここに述べる具体的なインターフェースは、第１図に示
すように大容量記憶装置５００を大容量記憶周辺プロセ
サ３００へ接続する。

ｌ０Ｃ１０１−６が複数の周辺プロセサ間でデータ及び
制御情報を交換出来るのと同じように、各周辺プロセサ
はそれと複数の周辺デバイスとの間でデータおよび制御
情報の交換を行うことが出来る。

簡単のため第１図では各周辺プロセサに一つの周辺デバ
イスが接続されている。

第１図の一般説明に続いて、記憶サブシステム１０４は
記憶インターフェース・ユニット１０４−２と主記憶装
置１０４−４を含む。

図示のように、主記憶サブシステムは１個から４個の記
憶ポートを有することが出来、各ポートは２５６キロバ
イトの記憶容量を与える。

記憶インターフェース・ユニット１０４−２は、記憶ポ
ートとＣＰＵ及びＩＯＣとの間の通信をつくるのに必要
なロジック及び制御回路を有する。

この発明の目的についてはこれらユニットは従来設計の
ものと考えてよい。

好適な実施例においては、主記憶１０４−４はＭＯ８半
導体メモリを利用する。

第１図に示すように主記憶サブシステムは１〜４個の主
記憶ユニットを有し、夫々のユニットはケーブル１０４
−６〜１０４−９の一つを介してプロセサ・サブシステ
ムと接続される。

このプロセサ自体において、一つの記憶ポートは一つの
記憶ユニットと接続する。

各主記憶ユニットは、主記憶コントローラまたは主記憶
順序付はユニットと８個までの記憶サブユニットとを含
む。

各サブユニットは４つのセクションを含み、夫々のセク
ションはｓｏｏ。

×１０ビット記憶アレイを含む。

各主記憶コントローラは、９ビツト・バイトの情報を槽
底する語情報をアクセスするために必要な読取／書込記
憶動作を実行するように動作する。

第１図の大容量記憶プロセサ３００に利用される本発明
の駅間をはじめる前に、まず本発明が使用される記憶シ
ステムにいかにして情報が生じるかの訝明を行う。

この訝明は例にすぎないのであり本発明の限界を示すも
のではない。

情報は一般に多数の情報フィールドから成るレコードで
ディスクのような回転デバイス上の円周トラックに沿っ
て記憶される。

これらフィールドはカウント・フィールド、キー・フィ
ールド及びデータ・フィールドを含む。

通常インデックス・マークは各トラックの物理的な初ま
りを示し、そしてディスク・パンク上のすべてのトラッ
クは同一のインデックス・マークにより同期される。

各トランクは、アドレス識別用のホーム・アドレス・フ
ィールドとトラックの物理的な条件を示すためのトラッ
ク記述子レコード（レコードＲ，０）とにより頭出しさ
れる。

トランク上に記録された夫々の情報フィールドはギャッ
プにより分離される。

ギャップの長さは記憶デバイス、レコード内のロケーシ
ョン、フォーマット、ビット密度及びレコード長さによ
り決まる。

アドレス・マーカは制御目的用の各レコードの始めを示
す。

各アドレス・マーカに先行する同期化領域は、読取動作
の実行に用いられるタイミング回路を同期するに使用さ
れる複数の同期化信号を含む。

これらフィールドの意味は第５ａ、５ｂ図を参照して後
述する。

大容量記憶周辺プロセサ３００の全体説明第２図は本発
明による周辺プロセサの更に詳細ではあるが簡略化した
図である。

プロセサ３００の主セクションは、周辺サブシステム・
インターフェース（ＰＳＩ）制御セクション３０２、汎
用レジスタ・セクション３１４、算術及び論理ユニット
（ＡＬＵ）セクション３１６、読取専用記憶制御セクシ
ョン３０４、高速シーケンス制御セクション３０８、デ
バイス・レベル・インターフエ−ス（ＤＬＩ）制御セク
ション３１０、読取書込バッファ記憶（ＰＷＳ）セクシ
ョン３０６及びカウンタ・セクション３１８を含む。

ＰＳＩ制御セクション３０２は、プロセサを１バイト幅
の非同期ＰＳＩインターフェース２００に接続しかつＩ
ＯＣとの通信に必要なデータ及び制伺汐゛イアログを保
持するに必要な、ロジック回路とぶソファ・レジスタを
含む。

第２図に示すように、このセクションは、転送導体路３
０３−１〜３０３−５を介してデータ及びコントロール
信号を受けるため、種々のセクションへ接続する。

セクション３０２はＰＳＩ制御領域３０２−１とバッフ
ァ・レジスタ及び制御領域３０２−５０の二つの領域に
分割される。

これら領域はここに詳述スる。

ＡＬＵセクション３１６はバッファ・セクション３０２
−５０に接続するに加えて、夫々路３０３−５と３０３
−６を通してバッファ記憶セクション３０６と汎用レジ
スタ・セクション３１４にも接続する。

ＡＬＵセクション３１６はプロセサ内のすべての論理、
算術及びレジスタ転送を行う。

ＡＬＵについての種々の動作モードは、読取専用記憶制
御セクション３０４から路３０３−９を介して与えられ
る信号により確立される。

ここに詳述するように、セクション３１６は、主ＡＬＵ
と補助ＡＬＵとして設計される従来の一対の同一の算術
及び論理ユニットと、それらに関連した制御及びエラー
・チェック・ロジック回路を含む。

両方のＡＬＵは、８ビツト出力をつくるために相互接続
される２個の４ビットＭＳＩＡＬＵからなる。

ＡＬＵのキャリー付勢、キャリー人力及びモード制御入
力の端子に与えられる入力信号の状態に依り、これらＡ
ＬＵは演算される一対のオペランドに対し１６種の論理
演算または３２種の算術演算を行うように出来る。

両方のＡＬＵは同一のオペランドに対し同時に動作し、
そしてエラー・チェック回路がこれらＡＬＵの結果を比
較する。

汎用レジスタ・セクション３１４は、１６個の８ビット
幅の汎用レジスタを含み、そして特定の演算（例えば指
令コード、ＡＬＵオペランド等）中に必要な情報につい
ての記憶を与える。

更に、このセクションは１６個の従来設計の８人力マル
チプレクサーセレクタ回路を含み、これらから８個の他
のソースのいずれか−っの内容がオペランドの一つとし
てＡＬＵに与えられ得る。

好適な実施例では、この汎用レジスタは従来設計のアド
レス可能ソリッド・ステート・スクシソチパソド・メモ
リの記憶ロケーションに対応する。

これらレジスタは、夫々路３０３−８と３０３−１２を
介して制御記憶セクション３０４とバッファ記憶セクシ
ョン３０６によりアドレスすることが出来る。

ギャップ及びデータ・カウンタ・セクション３１８もま
た路３０３−１０を介してＡＬＵセクション３１６へ接
続する。

このセクションはデータ・カウンタ・ロジック回路とギ
ャップ・カウンタ回路とを含み、読取、書込及び探索動
作中に基本的なカウント制御を与える。

データ・カウンタ回路は演算されるバイトの数のカウン
トを与える。

ギャップ・カウント・ロジック回路は、読取られるデー
タ・レコードのフィールド間のギャップ長さく例えばヘ
ッダーとキー・フィールドとの間のギャップ長さ、キー
とデータフィールドと間のギャップ長さ等）を正確に示
すことによりオリエンテーション情報を与える。

詳述するようにこれら二つのカウンタの夫々は、主及び
補助のカウンタと減分及びチェック・ロジック回路を含
む。

各カウンタは１６ビツト・カウンタを形成するように接
続された４個の同期４ビツト２進カウンタ・チップから
成る。

データ・カウンタの両カウンタには、ＲＯ８ＬＲ，また
はＲＷＳＬＲ，のいずれかの内容により指定される同一
のカウントがマイクロ命令によりロードされる。

これら両カウンタは減分されそして両カウンタの状態が
エラー・チェック回路で比較される。

これら回路が不一致を検出するとき、エラー表示をセン
トする。

同様に、ギャップ・カウンタの両カウンタには、ＡＬＵ
セクション３１６を介してマイクロ命令の一定のフィー
ルドから得られた同一のカウントがロードされる。

動作付勢されるとき、これらカウンタはクロック３０８
−２からのクロックパルス信号により減分される（すな
わちカウンタは６００ナノ秒毎に１だけ減分される）。

エラー・チェック回路は、データ・カウンタの動作のチ
ェックと同じように、それらカウンタの適正動作をチェ
ックする。

読取専用記憶制御セクション３０４は、常駐の制御及び
診断マイクロプログラム用の記憶（即ち４０００個の３
２ビツト語の記憶）を与える。

このセクションは、詳述するように二つのセクションか
らなる一つの制御記憶を有する。

一方のセクションは固有動作用に用いられ、他のセクシ
ョンは外部のシステムのエミユレーション用に用いられ
る。

好適な実施例では、制御記憶は不変であり従来設計のプ
ログラマブル読取専用メモリ（ＰＲ，ＯＭ）チップで構
成される。

明らかにこの制御記憶は従来のランダム・アクセス・メ
モリ（ＲＡＭ）チップでも構成出来る。

かくしてコノ制御記憶にはテープ・カセット装置のよう
な外部装置によりマイクロ命令がロードされる。

セクション３０４もまた、関連するアドレス指定、制御
、デコーダ及びパリティのロジック回路を含む。

付加的なアドレス記憶回路は、三つのレベルのマイクロ
命令サブルーチンの間での分岐動作を付勢するために含
まれる。

読取／書込記憶セクション３０６は、導体路３０３−１
．３０３−５、及ば３０３−１２を介して第２図に示す
ように他のセクションへ接続する。

このセクションは、制御及びデータ処理動作（例えば状
態及びアドレス情報）用の一時的記憶を与えることに加
えて、デバイス・パラメータ・バイトを記憶するために
用いられる１、５ＫＸ１０ビツトの読取／書込の変更可
能記憶を含む。

デバイス・レベル・インターフェース制御セクション３
１０は、路３１０−４及び４００に接続するブロック３
１０−２で示す集積制御アダプタを含む。

このアダプタは、デバイス動作を制御しそして母線４０
０に要求されるダイアログ・シーケンスを発生するため
、本システムのディスク記憶デバイスとのインターフェ
ースを確立するに必要なロジック回路とバッファ・レジ
スタを含む。

即ち、このセクションは指示されたディスク・デバイス
の選択と種々の指令の実行とを可能にする。

バッファ・レジスタは、非同期作動デバイス／アダプタ
回路と同期大容量記憶プロセサ・ロジック回路との間の
インターフェースを与える。

大容量記憶プロセサ・セクションの詳細な駅間次に上記
のセクションを第３ａ〜３に図を参照して詳述する。

Ｐ Ｓ Ｉ 制Ｎセクション３０２及びバッファ・セク
ション３０２−５０ ＰＳＩ制御領域３０２とバッファ・レジスタ及び制御領
域３０２−５０とは第３ａ 、３ｂ図に夫夫示されてい
る。

第３ａ図において、この領域は、インターフェース２０
０ヘデイジタル制御及びデータ信号を与えるように動作
する複数のレシーバ／ドライバ・ロジック回路３０２−
３を含む。

これらレシーバ／ドライバ回路は従来設計のものであっ
て、一対の差動増幅回路からなる。

またこれら回路は米国特許出願番号第８６３，０８７号
に示されるドライバ／レシーバ回路の形をとることも出
来る。

ｍ３ａ図に示すように読取バッファ３０２−１４と書込
バッファ３０２−１２は、インターフェース・ドライバ
回路及びレシーバ回路とバッファ・セクション３０２−
５０のデータ・バッファとの間で情報転送を行う。

読取バッファ３０２−１４は従来設計の複数の増幅ラン
チ回路を含む。

読取動作中に、母線３０２−１６を介して与えられるセ
クション３０２−５０のＡバッファからの出力信号は、
制御信号ＰＡＡＴＰＩＯが２進１に切換るとき、読取バ
ッファ３０２−１４ヘロードされる。

ここで述べるようにこの信号は、ブロック３０２−４に
含まれる非同期回路により発生される。

要約すると、このブロックは、インターフェース２００
０種々の線に与えられる信号を介してＩＯＣによりセッ
ト及びリセット出来る複数のランチ増幅回路を含む。

例えば、非同期ロジック回路は、線ＳＴＩまたはＴＭＩ
をセットすることにより、読取バッファに記憶されたデ
ータをＩＯＣに対し通知する。

読取バッファ３０２−１４は、ＩＯＣが線ＳＴＯまたＩ
ＴＭＱの一つをリセットしてこれが更にランチ回路の内
の対応するものをリセットするまで、バイトを記憶する
。

書込バッファ３０２−１２は従来設計の複数のレジスタ
段を含む。

バッファ３０２−１２が受ケる入力信号は、２進１に切
換る出力データ有効信号ＰＡＯＤＶ１０に応じてこのバ
ッファ内に記憶される。

この信号は、ＩＯＣがストローブ出力信号ＰＩＳＴＯ１
０を２進１から２進Ｏにするとき、非同期ロジック回路
により発生される。

書込バッファの内容は、信号ＰＡＰＩ（、Ｆｌｏに応じ
て制御回路３０２−７０及び３０２−７２により発生さ
れる制御信号により、Ａ、Ｅ、またはＦバッファに対し
て、セクション３０２−５０のそれらの使用可能度の関
数として選択的にロードされる。

ＰＳＩ制御領域３０２−１はまた３ ０２−１に含まれ
た同期制御ロジック回路を含む。

これら同期制御ロジック回路は、第３ａ図に３０２−１
６で示される入力母線を介して与えられる読取専用記憶
制御セクション３０４からのマイクロ動作信号によりセ
ントし得る、複数のフリップフロップを含む。

またこれら回路はインターフェース２００を介して与え
られる信号でセット出来る。

例えば、マイクロ動作信号は、このセクションに含まれ
た３個のシーケンス・フリップフロップの一つをセット
することにより、周辺サブシステム・インターフェース
２００における活動を開始することが出来る。

即ち、一つのマイクロ命令は要求データ・フリップフロ
ップＲＱＤをセ゛ノドして、インターフェース２００を
ＩＯＣからデータ・バイトを受けるように条件付ける。

またもう一つの命令からのマイクロ動作信号により、実
行データ転送フリップフロップＤＤＴがＩＯＣへのデー
タ・バイトの転送を行わせるようにインターフェース２
００を条件付けさせる。

他の一つのマイクロ命令は、実行サービス・コード・フ
リップフロップＤＳＣを条件付けするマイクロ動作信号
を発生し、このＤＳＣはＩＯＣへのサービス・コードま
たは指令情報の転送を通知するためインターフェース２
００を条件付けする。

他のフリップフロップは、終了フリップフロップＴＲ，
Ｍ、サービス・コード人力フリップフロップＳＣ■、サ
ービス付勢出力フリップフロップＳＥＯ，動作出力フリ
ップフロップＯＰＯ及び動作人カンリップフロップＯＰ
Ｉを含み、その内のいくつかもインターフェース２００
を介しての指令及びデータ・バイトの転送を制御するた
めマイクロ動作信号によりセット及びリセットされる。

これらフリップフロップの動作は以下で必要に応じて詳
述する。

同期制御セクション３０２−１に含まれる夫々のフリッ
プフロップば、セクション３０８内の中央クロック即ち
タイミング・ソース３０８−２からＰＤＡクロック信号
を受ける。

このクロックは従来設計のものでよく、そして例えば米
国特許第３．７２５，８７１号のような回路を含むこと
が出来る。

セクション３０２−１は、従来の４個の４ビツト２進カ
ウンタ段から成る２バイト即ち１６ビント減分カウンタ
を含む。

このカウンタは、終了入力フリップフロップＴＭＩがセ
ットされるべき時を決定するために、フロ゛ツク３０２
−４の非同期制御コシツク回路により用いられる。

補助カウンタ３０２−１０は、カウンタ故障の発生を検
出するためにブロック３０２−８の比較回路を付勢する
ために含まれる。

即ち、補助カウンタ３０２１０と主カウンタ３０２−６
とは両方とも、同一のソースからのＩ１０マイクロ命令
に応じ（例えばセクション３０４０制御記憶かあるいは
セクション３０６のバッファ記憶からＡＬＵセクション
３１８を通じて）でロードされ、そしてそれら両方は非
同期薊御３０２−４の回路からのクロック信号ＰＣＣＬ
ＫＩ Ｏにより減分される。

ブロック３０２−８の比較回路は、それら両カウンタの
一方がＯに減分されているときそれら両カウンタが同一
の状態であるかどうか決定するためチェックする。

両カウンタが同一の状態でない場合、比較回路がエラー
標識をセットする。

両カウンタがＯに減分されているときには、ブロック３
０２−８０団Ｉ賂はカウント・イコール・ゼロ信号ＰＯ
ｃＥ０２０を２進Ｏに切換える。

これは必要な数のバイトが転送されていること（すなわ
ちエラーがない）ことを意味する。

これらカウンタ、レジスタ及びその他のユニットに関連
して使用されるタイプの回路についての他の情報につい
ては、テキサス・インスツルメンツ社１９７２年の「設
計技術者のための集積回路カタログ（Ｔｈｅ Ｉｎｔ
ｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ Ｃａｔａｌｏｇ ｆ
ｏｒ Ｄｅｓｉｇｎ Ｅｎｇｉｎｅｅｒｓ）Ｊを参照
され度い。

、第３ｂ図から領域３０２−５０が、ここではレジスタ
Ａ−Ｆで示す６個のレジスタ３０２−５２〜３０２−５
７と、ブロック３０２−７０及び３０２−７２内に含ま
れる関連した制御ロジック回路とを含むことが明らかで
ある。

各レジスタは１１段含み、その内の９段は一つのバイト
の８データ・ビット及びパリティ・ビットを記憶するた
めのものであり、１段はマーカまたはレジスタ・フル標
識ビットを記憶するためのものであり、そして他の一段
は終了出力表示ビットを記憶するためのものである。

データ及び制（財）情報バイトは、ビット並列またはバ
イト直列形式（ｐａｒａｌｌｅｌｂｙ ｂｉｔ ｏｒ
ｂｙｔｅ ５ｅｒｉａｌ ）で領域３０２の読秋バッフ
ァ及び書込バッファと書込マルチプレクサ回路及び読取
バッファとの間で転送される。

転着の方向と通路は、高速シーケンス制御セクション３
０８内に含まれるフリップフロップの状態により決まる
。

これらフリップフロップは、マイクロ命令により成る状
態にプリセットされ、そして、制御ブロック３０２−７
０と３０２−７２の回路にそれらフリップフロップを介
して与えられる入力信号がそれら転送用の回路を条件付
ける。

指定できる動作モードのタイプは次の通りである。

第１モード（ノー・シーケンス作動モードＮ５Ａ）はプ
ロセサの静止状態を表わし、このときディスク・ユニッ
トに対する転送またはＩＯＣに対する転送は生じない。

ブロック３０２−７０と３０２−γ２の回路は条件付け
されて、それによりレジスタ３０２−５２．３０２−５
３及び３０２−５４がＰＳＩに動作上接続されそしてレ
ジスタＤ、Ｅ及びＦがデバイス・アダプタ３１０−２に
動作上接続される。

シーケンス制御回路に含まれる転送入カフリップフロン
プと転送出力フリップフロップにより発生される一対の
信号ＣＱＴＸＩＩＯとＣＱＴＸＯＩ Ｏの状態は、レジ
スタＡ−ＣとレジスタＤ−Ｆの群に対するバイト転送の
方向を定める。

例えば、これら信号の状態についての転送の方向は次の
通りである。

（１） ＣＱＴＸｌｏｏ（１）＝ＰＳＩ→レジスタＡ
→レジスタＢ→レジスタＣ→プロセサ（ファームウェア
）動作待ち。

（２）ＣＱＴＸＩＩＯ（１）＝レジスタＣ→レジスタＢ
→レジスタＡ−＋ＰＳ工動作待ち。

（３）ＣＱＴＸＯＯＯ（１）＝デバイス・アダプタ→レ
ジスタＦ→レジスタＥ→レジスタＤ→プロセサ（ファー
ムウニアノ動作待ち。

（４）ＣＱＴＸ ０１０（１）＝レジスタＤ→レジスタ
Ｅ→レジスタＦ→要求線を上昇→デバイス・アダプタ動
作待ち。

他のモード即ちサブ・モードは次のようにこれら二つの
信号の状態を利用することにより得られる。

１、ＣＱＴＸｌｏｏ及びＣＱＴＸＯｏｏ ：プロセサの
通常状態。

このモードではバイトはＰＳＩ及び／またはデバイス・
アダプタからプロセサへ転送される。

２、ＣＱＴＸｌｏｏ及びＣＱＴＸＯｌＯ：このモードで
は制御情報バイトがデバイス・アダプタ及び／またはデ
バイスへ転送される。

３、ＣＱＴＸＩＩＯ及びＣＱＴＸＯＯＯ：このモードで
はサービス・コード・バイトまたは状態バイトのような
情報がＩＯＣへ転送される。

４、ＣＱＴＸＩＩＯ及びＣＱＴＸＯｌ Ｏ：このモード
ではモード２及び３の転送が組合される。

もう一つのモードは書込動作モードであり、これはシー
ケンス制御回路に含まれている書込動作シーケンス・フ
リップフロップにより発生される制御信号ＣＱＷＴＯ１
０の状態により確立される。

信号ＣＱＷＴ０１０が２進１に切換えられるとき、これ
が信号ＣＱＴＸＯ１０とＣＱＴＸｌｏｏとを２進１と２
進Ｏとに夫々切換える。

これら信号は、これらレジスタを条件付けて、ＰＳＩか
らデバイス・アダプタへまたは読取／書込記憶装置等へ
バイトを転送させる。

次のモードは読取動作モードであり、これはシーケンス
制御回路に含まれる読取動作シーケンス・フリップフロ
ップにより発生される信号ＣＱＲＤ０１０の状態により
確立される。

信号ＣＱＲ，ＤｏｌｏはＰＳＩ制御領域３０２からの信
号ＰＡＤＤＴＩＯと共に信号ＣＱＴＸＩ １０とＣＱＴ
ＸＯｏｏを夫々２進ｌと２進Ｏとに切換える。

これによりバイトがレジスタ３０２−５７乃至３０２−
５２を介してデバイス・アダプタからＰＳＩヘシフト出
来るようになる。

もう一つのモードは探索動作モードであり、これはシー
ケンス制御回路に含まれている探索動作シーケンス・フ
リップフロップにより発生される信号ＣＱＳＨＯＩ Ｏ
の状態により確立される。

信号ＣＱＳＨＯ１０はＲＷＳセクションを探索動作中に
条件付けて、それによりバイトがこれらレジスタを介し
てデバイス・アダプタまたはＰＳＩからＡＬＵセクショ
ン３１６へ転送されて読取／書込記憶セクション３０６
に書込まれるようにする。

第３ｂ図の制御ブロック３０２−７０と３０２−７２は
、適切な時刻（すなわち、これらレジスタが空のとき）
にこれらレジスタ間でのバイトの転送に必要な信号を発
生する。

図示のこれら信号は次のプール代数式に従って発生され
る。

十符号及び・符号は夫々ＯＲ及びＡＮＤ動作を示す。

１、ＣＤＰＴＡＩＯ＝ＣＱＴＸ１００−ＣＤＰＴＥｏｏ
−ＣＤＰＴＦＯＯ−ＰＡＰＲ，Ｆ２Ｏ・ＣＤＡＲＦＯＯ
： これはＰＳＩからＡレジスタへの転送信号である。

この信号は転送入力フリップフロップがリーｆｚ’７ト
状態（ＣＱＴＸＩ００＝ｌ ）Ｋあり、ＰＳＩからＥレ
ジスタかまたはＦレジスタのいずれかへの転送がなく（
ＣＤＰＴＥＯＯ及びＣＤＰＴＦＯＯ＝１ ）、Ａレジス
タが満たされておらず（ＣＤＡＲ，ＦＯＯ＝１ ）かつ
書込レジスタが満たされている（ ＰＡＰＲＦ３０＝１
）ときに、ハイとなる。

２、ＰＡＰＲ，Ｆ１０＝ＰＫＶＳＰｌＯ−ＰＡＯＶＤｌ
０＋ＰＡＰＲ，ＦＩ Ｏ−ＰＫＶＳＰＩ Ｏ・ＣＤＰ
ＴＸ２０ ： これはＰＳＩ書込レジスタ用のレジスタ・フル標識であ
る。

この標識はＰＡＯＤＶＩＯがハイとなりかつ有効シーケ
ンスが進行中（ＰＫＶＳＰｌ ０＝１ ）であれば常に
セットされる。

この標識は、ＰＴＸがハイとなりこれがその書込レジス
タの内容をＡ、ＥまたはＦレジスタへ転送するとき、リ
セットされる。

３、 ＰＡＡＴＰ１０＝（（ＰＫＤＳＣＯＯ・ＰＫＶ
ＳＰＩ Ｏ＋ＰＫＳＥＯＩＡ−ＰＫＶＳＰｌ ０ ）Ｐ
ＫＳＴＯ２０・ＰＫＴＭＯ２０゜ＰＫＡＤＶＩ Ｏ−Ｐ
ＫＳＴＩ ２０− ＰＫＴＭＩ２０・ＰＫＤＤＴ・１０
〕＋ＰＡＡＴＰｌ Ｏ・ＰＫＶＳＰＩ ０−ＣＤＡＲ
ＦＯＯ： これはＰＳＩ読取レジスタへのＡレジスタの転送内容で
ある。

これは読取動作中（即ち、ＩＯＣへのデータ転送）にの
みハイとなる。

これはＰＳＩが読取モード（信号ＰＫＤＤＴＩＯ）であ
り、ストローブ・サイクルが進行中でなく、シーケンス
が有効であり、ＰＳＩカウンタが０でなくかつＡレジス
タに有効バイトがある（ＰＫＡＤＶＩ ０＝＝＝１ ）
ときニハイトナル。

コれは、信号ＰＫ８Ｔ１１０ 、ＰＫＴＭｌｌｏ及びＰ
ＫＡＴＰ３０がセットされかつＡレジスタ用のフル標識
がリセット（ＣＤＡＲＦＯＯ＝１）されるに充分な時間
の間セットされている。

４、ＣＤＡＴＢｚＯ＝Ｃ’ＱＴＸ１００−ＣＤＢＲＦ０
０＋ＣＤＢＴＣ１０：このＡレジスタからＢレジスタへ
の転送信号は、入力転送信号 ＣＱＴＸＩ００がＯでかっＢレジスタが空（信号ＣＤＢ
ＲＦＯＯ＝１ ）のときにハイとなる。

これはまた、ＢレジスタからＣレジスタへの転送信号カ
ハイとなる（ＣＤＢＴＣＩＯ＝１ ）（７）ときハイと
なる。

５、ＣＤＢＴＡＩＯ＝ＣＤＡＲＦＯＯ−ＣＤＦＴＡｏｏ
−ＣＱＴＸＩＩＯ−ＣＦＡＲＬ２０：これはＢレジスタ
からＡレジスタへの転送信号である。

この信号は、転送入力シーケンス・フリップフロップが
セットされ（ＣＱＴＸＩＩＯ＝１）、Ａｔ／ジスタが空
であり（ＣＤＡＲ，ＦＯＯ＝１）かつＦレジスタまたは
ＡＬＵからの転送がなされていない（ＣＤＦＴＡＯＯ及
び ＣＦＡＲ，Ｌ２０＝１ ）ときにハイとなる。

６、ＣＤＢＴＣ１０＝ＣＱＴＸ１００−ＣＦＣＲ，Ｌ２
０−ＣＤＣＢ、ＦＯＯ＋ＣＤＣＴＤＩ Ｏ・ＣＱＴＸｌ
ｏｏ： これはＢレジスタからＣレジスタへの転送信号である。

この信号は、転送入力シーケンスフリップフロップがリ
セットされ（ＣＱＴＸ１００＝１）かつＢレジスタが空
（ＣＤＢＲ，ＦＯＯ＝１）のときハイとなる。

この信号は、Ｃレジスタの内容が書込動作時ＫＤレジス
タへ転送される（ＣＤＣＴＤＩＯ及びＣＱＴＸＩ００＝
１ ）ときにハイである。

７、 ＣＤＣＴＢＩＯ＝ＣＤＡＢＥ１０−ＣＤＦＴＢ
ｏｏ−ＣＱＴＸＩＩＯ： これはＣレジスタからＢレジスタへの転送信号である。

この信号は転送入力シーケンス・フリップフロップブが
セットされ（ＣＱＴＸＩＩＯ＝＝１）、Ａ、Ｂまたはこ
れら両方のレジスタが空であり（ＣＤＡＢＥＩ Ｏ＝１
）かつＦレジスタからＢレジスタへの転送がない（Ｃ
ＤＦＴＢ００＝１．）ときにハイとなる。

８、ＣＤＣＴＤ１０＝（ＣＤＤＲＦＯＯ＋ＣＤＰＲ，Ｆ
ｌｏ）・ＣＹＷＦＢＩＯ： これは書込動作中にのみハイであるＣレジスタからＤレ
ジスタへの転送信号である。

９、ＣＤＤＴＣ１０＝（ＣＤＡＲ，ＦＯＯ＋ＣＤＢＲＦ
００＋ＣＤＣＲＦＯＯ）ＣＱＲ，ＤＯｌｏ：これはＤレ
ジスタからＣレジスタへの転送信号である。

この信号は、Ａ、ＢまたはＣレジスタが空のとき読取動
作中（ＣＱＲ，ＤＯｌ Ｏ＝１ ）ハイである。

１０、ＣＤＤＴＥｌｏ ＝：＝ＣＱＴＸＯ１０−ＣＤＰ
ＴＥ００−ＣＤＩＤＥＩ Ｏ： これはＤレジスタからＥレジスタへの転送信号である。

この信号は、転送出力シーケンス・フリップフロップが
セットされ（ＣＱＴＸＯＩＯ＝１）、Ｅ、Ｆまたはこれ
ら両レジスタが空であり（ＣＤＩＤＥＩＯ＝１ ）かつ
ＰＳＩからＥレジスタへの転送がない（ＣＤＰＴＥＯＯ
＝１）ときにハイとなる。

１１、ＣＤＥＴＤｌ ０＝ＣＱＴＸＯＯＯ−ＣＤＤＲＦ
ｏ ０− ＣＦＤＨ，Ｌ ２０＋ＣＤＤＴＣ１０：これ
はＥレジスタからＤレジスタへの転送信号である。

この信号は転送出力シーケンス・フリップフロップがリ
セットされ（ＣＱＴＸＯＯＯ＝１）かつＦレジスタが空
（ＣＤＤＲＦＯＯ＝１）のときにハイとなる。

この信号は、Ｄレジスタの内容が読取動作中にＣレジス
タへ転送されるとき（ＣＤＤＴＣＩ Ｏ＝１ ）ハイで
ある。

１２、ＣＤＥＴＦｌ ０＝ＣＱＴＸ０１０−ＣＤＥＦＡ
ｌｏ・ＣＤＰＴＦＯＯ： これはＥレジスタからＦレジスタへの転送信号である。

この信号は、転送出力シーケンス・フリップフロップが
セットされ（ＣＱＴＸＯＩＯ＝ｉ）、Ｆレジスタが空（
ＣＤＥＦＡＩＯ＝１）テアリかつＰＳＩからＦレジスタ
への転送がない（ＣＤＰＴＦＯＯ＝１ ）ときにハイと
なる。

１３、ＣＤＦＴＥｔ ｏ＝（ＣＱＴＸｏｏｏ−ＣＤＥＲ
Ｆ００＋ＣＤＥＴＤ１０）・ＣＤＦＴＡＯＯ−ＣＤＦＴ
ＢＯＯ： これはＦレジスタからＡレジスタへの転送信号である。

この信号は、転送出力シーケンス・フリップフロップが
リセットされ（ＣＤＴＸ０００＝１）、Ｅレジスタが空
であり（ＣＤＥＲ，Ｆ００＝１）かつＦレジスタからＡ
またはＢレジスタへの転送がない（ＣＤＦＥＡＯＯ及び
ＣＤＦＴＢＯＯ＝１ ）ときハイとなる。

この信号は、Ｅレジスタの内容のＤレジスタへの転送中
（ＣＤＥＴＤＩＯ＝１ ）はハイである。

１４、ＣＤＲ，ＴＦ１０＝ＣＤＤＡＫ１０−ＣＱＴＸｏ
ｏｏ−ＣＤＦＲＦＯＯ： これは読取データのＦレジスタへの転送信号である。

この信号は、デバイス・アダプタからのデータ・アクノ
リッジ（ａｃｋｎｏｗｌ ｅｄｇｅ ）信号がハイであ
り、転送出力シーケンス・フリップフロップがリセット
され（ＣＱＴＸＯＯＯ＝１ ）かつＦレジスタが空（Ｃ
ＤＦＲ，ＦＯＯ＝１ ）のときにハイである。

高速シーケンス制御セクション３０８ このセクションはブロック３０８−２及び３０８−４の
タイミング回路及びこれに関連する回路を含む。

前述のように、クロック３０８−２は従来設計のもので
あり、プロセサ用のクロック・パルス信号を発生する。

発生器３０８−４は従来設計のものであり、ＰＤＡ信号
から正しい極性及び位相をもつ書込パルス信号を発生す
る。

これらのＣＬＫパルスはセクション３１４と３１８のレ
ジスタ回路及びカウンタ回路に与えられて、それら回路
を書込動作及びロード動作のため夫々条件つける。

これら種々のシーケンス及びサイクル回路は第３ｃ図及
び３ｄ図に詳細に示す。

第３Ｃ図に示すセクションのシーケンス・フリップフロ
ップは一つの動作の開始時にファームウェアによりセッ
ト出来、そしてその動作の完了時にハードウェアにより
リセットされる。

マイクロ命令から得られる制御信号はＣＥまたはＣＦを
頭に付しである。

第３ｃ図において、ハードウェア・シーケンス回路はゲ
ート及びインバータ回路３０８−１０、フリップフロッ
プ３０８−１〜３０８−９及び関連したゲート回路３０
８−１１〜３０８−９２を含ム。

フリップフロップ３０８−１は第１パス／フオーマント
・フリップフロップであり、これは探索動作／書込動作
中２進１にセントされる。

フリップフロップ３０８−２は探索フリップフロップで
あり、これは探索動作中に２進１にセントされる。

フリップフロップ３０ Ｂ−３は読取／書込記憶許可フ
リップフロップであり、これは２進１にセットされてセ
クション３０６の読取書込記憶装置の読取、書込及び増
分中ノ＼−ドウエア制御を付勢する。

フリップフロップ３０ Ｂ−４は探索ヘッダー動作フリ
ップフロップであって、２進１にセットされるとき、Ａ
ＬＵは付勢されて探索キー動作中にレコードのキー・フ
ィールドの探索引数におけるすべての１のバイトを比較
する。

フリップフロップ３０８−５は転送出力シーケンス・フ
リップフロップであり、これは前述のようにレジスタＤ
、Ｅ及びＦを通じてのバイト転送の方向を制御する。

２進１にセットされると、これはＤレジスタからＥレジ
スタへ及びＥレジスタからＦレジスタへのバイトの転送
を可能にし、そしてＣＤＤＡＫ１０信号を切換えさせて
このフリップフロップが２進１にセットされるときＦレ
ジスタに一つのバイトがあることをデバイス・アダブタ
に知らせる。

リセットされるとき、ＦレジスタからＥレジスタへ及び
ＥレジスタからＤレジスタへのバイトの転送を可能にす
る。

ゲート及びインバータ回路３０Ｂ−１０は信号でこの転
送を発生する。

前述のようにこの信号は、レジスタＡ。Ｂ及びＣを介し
てのバイトの転送を制御する。

２進１にセットされると、ＡレジスタからＢレジスタへ
及びＢレジスタからＣレジスタへのバイトの転送を可能
にする。

このフリップフロップ３０８−５は、読取動作中（ＣＱ
ＲＤＯ００＝０ ）またハ実行データ転送回路かあるい
は実行サービス・コード回路が付勢とされる（ＰＫＤＤ
ＴＯＯまたはＰＫＤＳＣＯＯ＝Ｏ）ときにセットされる
。

フリップフロップ３０８−６はカウント・ギャップ・フ
リップフロップであり、これは、最終チェック・バイト
の処理している時の読取／探索動作中（ＣＱＲＤＯＯＯ
かまたはＣＱＳＨＯＯＯ＝Ｏ及びＣＤＬＢＴ１０＝１の
とき）に２進１にセットされる。

これはまた図示しない回路にょる書込動作中にもセット
される。

フリップフロップ３０８−８は読取動作フリップフロッ
プであり、これは読取動作中に２進１にセットされる。

フリップフロップ３０８−９は書込動作フリップフロッ
プであり書込動作中に２進１にセットされる。

上記回路により発生される信号の成るものは、第３ｄ図
に示すハードウェア・サイクル・カウンタの回路へ与え
られる。

このカウンタは、フリップフロップ３０８−１００〜３
０８−１０２と及び関連する入力回路３０８−１１０〜
３０８１３２を含む。

フリップフロップ３０８−１００は比較サイクル・フリ
ップフロップであり、探索動作中ファームウェアにより
２進１にセット（ＣＦＳＨＯＩＳｌ）される。

これは、句読（Ｐｕｎｃｔｕａｔｉｏｎ）ビット信号が
検出され（ＣＷＮＲ８１０＝１ ）かつ前記の第１パス
・フリップフロップがセットされない（第１パスがない
）ときに２進０にリセットされる。

これはまた終了出力ビツトｔ）ＳＣレジスタ内で検出さ
れる（ＣＤＣＲＴＩ Ｏ＝１ ）ときにもリセットされ
る。

フリップフロップ３０Ｂ−１０１及び３０８１０２は２
段のトラップ・カウンタを形成するように接続される。

書込動作（ＣＹＷＦＢｌｏ 。ＡＩＤＡＶ３１及びＣＹ
ＦＣＷＩＯ＝１ ）中に、このカウンタはセクション３
１８のデータ・カウンタの減分を禁止しそして同期バイ
トまたはアドレス及び同期バイトをトラップする。

読取動作中に、このカウンタは読取られるレコードのフ
ィールドの同期または先導バイトがＰＳＩへ転送される
のを禁止する（ＣＱＲ８Ｏ１０、ＣＤＦＴＸＩＯ及びＣ
ＹＩＤＴＯＯ＝１）が、必要に応じて読取書込記憶セク
ション３０６にはそれらバイトが書込まれるのを許す（
例えば読取カウント動作中に読取られるフラッグ・バイ
ト）。

読取専用記憶制御セクション３０４ 第３ｅ図はセクション３０４をブロックで示す。

このセクションは、路３０４−５を介して１２ビツト・
アドレスを与えるアドレス・レジスタ３０４−４を通じ
てアドレス指定出来る読取専用記憶装置３０４−２を含
む。

この同一のアドレスは増分レジスタ３０４−６へ与えら
れる。

レジスタ３０４−６は従来設計のものであって、その内
容は１だけ増分を可能にし、そしてブロック３０４−８
の制御回路により２進１とされた増分制御信号ＣＲＩＮ
ＣＩＯに応じて路３０４−７を介してレジスタ３０４−
４ヘロードされうる。

加えて、レジスタ３０４−６の内容は夫々路３０４−１
４及び３０４−１６を介して一対の戻りレジスタ３０４
−１０及び３０４−１２へ与えられる。

レジスタ３０４−６の内容は、ブロック３０４−２０の
分岐トラップ回路により２進１にされている一対の信号
ＣＦＩＲ１１０及びＣＦＩＲ２１０の一方に応答して、
選択的にそれら戻りレジスタヘロードされる。

同様に戻りレジスタ３０４−１０及び３０４１２の内容
は、分岐トラップ回路３０４−２０により２進１にされ
ている一対の信号ＣＦＲＩＳ１０とＣＦＲ２Ｓ１０の一
方に応答して、路３０４−２１及び３０４２２を介して
アドレス・レジスタ３０４−４に選択的にロードされる
。

アドレス指定されると、読取専用記憶３０４−２はレジ
スタ３０４−２５のセンス・ラッチ増幅回路に信号を与
え、そしてこれら信号は、路３０４−２６及び３０４−
２７の夫々を介してデコード用の分岐トラップ回路３０
４−２０とアドレス・レジスタ３０４−４とへ与えられ
る。

分岐トラップ回路３０４−２０が分岐マイクロ命令をデ
コードしそしてテスト条件が満足されると、これら分岐
トラップ回路は信号ＣＦＤＴＳＩＯを２進１にし、そし
てアドレス・フィールドの内容がレジスタ３０４−４に
ロードされる。

更に、回路３０４−２５からの内容の一部は、高速分岐
ＭＵＸブロック３０４−２８のマルチプレクサ・セレク
タ回路へ与えられ、このブロック３０４−２８は更に入
力端子１−３１に複数のテスト条件入力信号を受け、そ
れら条件の内の一つはブロック３０４−３０のロジック
回路から与えられるものであり、またブロック３０４−
２８はＡＬＵセクションからの入力信号（ＣＡＲＢＯ−
ＣＡＲＢ７）を受ける。

ＭＵＸブロック３０４２８の回路はテストされる条件を
表わす出力信号を発生し、これら出力信号は分岐トラッ
プ・ブロック３０４−２０に与えられる。

このブロックは第３ｆ図を参照して詳述する。

センス・ラッチ増幅回路３０４−２５の内容は、路３０
４−３１を介してローカル・レジスタ３０４３２のフリ
ップフロップへ選択的に与えられ、そして分岐テスト・
ブロック３０４−３４内の回路がストローブ信号ＣＲ８
ＴＲＩ Ｏを２進１にするときこのローカル・レジスタ
にロードされる。

レジスタ３０４−３２の内容の部分は、分岐テスト・ブ
ロック３０４−３４と及び分岐ＭＵＸブロック３０４−
３６内のマルチプレクサ・セレクタ回路とへ与えられる
。

更に、ＭＵＸブロック３０４−３６は図示のようにＡＬ
Ｕから信号を受ける。

またローカル・レジスタ３０４−３２は、分岐テスト・
ブロックが信号ＣＦＮＴＳＩＯを２進１にするとき、路
３０４−３７を介してアドレス・レジスタ３０４−４ヘ
アドレスをロードする。

シーケンス・デコーダ３０４−３８に含まれる回路は、
ローカル・レジスタ３０４−３２から路３０４−３９を
介して与えられる信号に応答してマイクロ動作制御信号
を発生する。

マイクロ命令フォーマット 第３ｅ図の種々のブロックの説明の前に１種々のタイプ
のマイクロ命令とそれらのフォーマットを第４ａ−４ｇ
図を参照して説明する。

第４ａ図は読取／書込記憶（ＲＷＳ）マイクロ命令語を
示し、これは読取／書込記憶セクション３０６から読取
られあるいはそれへと書込まれるべき情報のアドレスと
データ路とを制御するために用いられる。

この語は、ビットｏ〜２で指定される１０１のｏｐコー
ドを有する。

ビット３及び１４は一つのバイトの読取りまたはそれへ
の書込みのための読取／書込バッファ記憶内のロケーシ
ョンを示すフィールドを形成する。

２バイト以上の読取／書込動作の場合には、このロケー
ションの内容が開始アドレスを指定する。

次のフィールドはカウント・フィールドであり、これは
ビット１５〜１８を含む。

このフィールドは主として。読取／書込バッファ記憶セ
クションから又はこれへ情報の連続的な読取または書込
を要求する読取／書込、または探索カウントまたはヘッ
ダー・アドレスの動作用に使用される。

例えばこのフィールドにより指定される４ビツト・カウ
ントはセクション３１８内のデータ・カウンタの下位の
バイト位置ヘロードされ、このカウンタの残りの段はハ
ードウェアによりＯが満たされる。

ビット１９と２０はアドレス選択フィールドとして作用
し、これはファームウェアが読取／書込記憶アドレスを
発生出来る三つの方法を指定出来る。

これら方法は関連した表１に示す。

この表から、このフィールドが０１にセットされるとき
、ハードウェアはマイクロ命令の読取／書込記憶（ＲＷ
Ｓ）アドレス・フィールドを参照することなく読取／書
込記憶アドレス・レジスタ（ＲＷＳＡＲ）の内容を利用
することがわかる。

このフィールドが１０にセットされるとき、ファームウ
ェアが読取／書込記憶アドレス・レジスタのビット位置
２−５へ４ビツトの最新論理チャンネル番号（ＬＣＮ）
をロドすることにより読取／書込記憶アドレスを発生す
る。

これらアドレス・ビットの残りはマイクロ命令に含まれ
るＲＷＳアドレス・フィールドから取り出される。

このフィールドが１１にセットされるとき、読取専用記
憶ローカル・レジスタ（ＲＯ８ＬＲ）内に含まれるマイ
クロ命令のＲＷＳアドレス・フィールドにより示される
ＲＷＳアドレス全体が用いられる。

ビット２１及び２２はトラップ・カウント・フィールド
として作用し、そして種々の動作モードにて実行するた
めにマスクされるべきバイト数を指定するために用いら
れる。

ビット２３〜２６は４ビツト・フィールドを構成し、こ
のフィールドは読取／書込記憶セクションのスクラッチ
パッド・メモリへの情報の記憶を含む読取／書込動作ま
たは探索動作に必要な特定のシーケンスを示すために用
いられる。

表２はＢサブｏｐコード・ビットの異ったコーディング
により特定される動作のタイプを示す。

第４ｂ図は無条件分岐（ＵＣＢ）マイクロ命令のフォー
マットを示す。

このマイクロ命令は二つの高速分岐マイクロ命令の一つ
であって、これはマイクロ命令のビットが１クロツク・
パルス期間内に次のマイクロ命令語アドレスの発生を可
能にするためにセンス増幅器ラッチからデコードされる
ことを要求する。

このマイクロ命令は、他のマイクロプログラムまたはル
ーチンを呼出す目的で非テスト分岐動作を指定するため
に用いられる。

第４ｂ図に示すようにｏｐコード・ビット０−２は１１
０としてコード化される。

ビット３は２進Ｏにセットされて、これが無条件高速分
岐動作であることを指定する。

ビット４及び５は無条件分岐の前に戻りアドレスのセッ
トを指定するために用いられる分岐前条件フィールドに
対応する。

詳細には前述のように読取専用記憶（ＲＯ８）制御セク
ション３０４は二つの分岐戻りレジスタ（戻りアドレス
・レジスタ１と戻りアドレス・レジスタ２）を含む。

これら戻りレジスタは、一つのルーチンから他のルーチ
ンへの分岐時にアドレスを見失なわないために用いられ
る。

第４ｂ図の表１に示すように、ビット４と５がＯＯにセ
ットされるとき、分岐動作がいずれの戻りレジスタも特
定のアドレスにセットされる必要なく生じる。

ビット４と５が１０となるとき、分岐実行ハードウェア
はＲｏｓＡ［３０４−４）にある最新のアドレスを１だ
け増分しそれを新しいアドレスへの分岐前に戻りアドレ
ス・レジスタ１に記憶するように動作する。

ルーチン分岐が完了した後に、戻りアドレス・レジスタ
１の内容は第一の元のルーチンへ戻るために用いられる
。

ビット４及び５がＯｌにセットされるとき、戻りアドレ
ス・レジスタ２にはマイクロ命令のアドレスが１だけ増
分された後ロードされる。

このアドレス・レジスタは第ニレベルの分岐戻りを与え
る。

上記表１に示すように、ビット４と５を１１にすること
は望ましくなく、この理由はこれがアドレス・レジスタ
１及び２の両方に同一のアドレスをロードすることにな
るからである。

第４ｂ図に示すように、ビット６−１８は１２ビツトの
分岐アドレスを構成し、ビット１８が最下位ビットであ
りビット６が奇パリティ・ビットである。

ビット１９及び２０はアドレス分岐条件フィールドを構
成し、これが表２に示すような条件を指定する。

これらビットがＯＯにセットされるとき、記憶装置はマ
イクロ命令の分岐アドレスにより定められるロケーショ
ンへ分岐する。

ビット１９及び２０が０１にセットされるとき、記憶装
置は戻りアドレス・レジスタ１にあるアドレスへ分岐し
、一方記憶装置はこれらビットが１０にセットされると
き戻りアドレス・レジスタ２内のそのアドレスへ分岐す
る。

同様に、ビット１９及び２０は１１にはセットされない
。

ビット２１−２６は一般に不使用フィールドを構成する
ためすべて０を含む。

これらビットの残りは図示の通りである。

第４ｃ図は高速条件分岐（ＰＣＢ）マイクロ命令に対応
する第二高速分岐マイクロ命令のフォーマットを示す。

図示のようにこれは無条件分岐マイクロ命令と同一のｏ
ｐコードを有するが、そのビット３は２進１にセットさ
れる。

ビット４はセット戻りアドレス・レジスタ１フイールド
として作用する。

このビットが２進１にセットされかつテスト結果が肯定
的であれば、読取専用記憶アドレス・レジスタの内容は
１だけ増分されそして戻りアドレス・レジスタ１に記憶
される。

この記憶装置は次に高速条件分岐マイクロ命令の分岐ア
ドレス・フィールドにより指定されるロケーションへ分
岐する。

ビット５はリセット・テスト・フリップフロップ・フィ
ールド・ビットであり、これはセットされると成るテス
ト・フリップフロップをテスト完了後にリセットする。

これらフリップフロップの一つは指令終了フリップフロ
ップに対応する。

ビット６−１８は分岐アドレス・フィールドを構成し、
ビット１９−２３はマルチプレクス・テスト条件フィー
ルドを構成する。

これらテスト条件は第４ｃ図の表１に示すように定義さ
れる。

テストされることの出来る３１までのフリップフロップ
が存在しうる。

この表１はその関連あるフリップフロップのいくつかを
示す。

このテストは、フリップフロップが２進１即ちセット状
態になっているかどうかを決定するためになされる。

このフィールドがすべて１にセットされるとき、３１個
のテスト・フリップフロップのいずれもテストされるべ
きでないが、ピッｌ−２４−２６で定められるＡＬＵ結
果母線信号を受けるラッチの内の一つがテストされるべ
きことを示す。

ビット２４−２６は表２で示すようにコード化されるテ
スト条条ラッチ・フィールドを構成する。

このフィールドは入ＬＵセクションを通じて送られる８
ビツトレジスタのいずれか一つの内容を１ビツトづつテ
ストしうるようにする。

第４ｄ図は通常条件分岐（ＮＣＢ）マイクロ命令のフォ
ーマットを示す。

高速条件分岐マイクロ命令及び無条件分岐マイクロ命令
とは異なり、このマイクロ命令は読取専用記Ｉ意ローカ
ル・レジスタの出力にてデコードされ、そしてテストの
結果を得るには２クロックパルス期間を必をとする。

通常条件分岐マイクロ命令はこのマイクロ命令のＡオペ
ランド・フィールドにより指定されるレジスタの任意の
ビット位置（２進１．０状態）のテストを可能にする。

第４ｄ図に示すように、このマイクロ命令はｏｐコード
１１１を有する。

ビット３はＡオペランド・フィールドにより指定される
レジスタの出力の２進１またはＯがテストされるべきか
どうかを示す。

ビット４，５及び１９は不使用フィールドでありそれ故
２進Ｏにセットされる。

ビット６−１８は分岐アドレス・フィールドを構成し、
ビット２０−２２はラッチ・フィールドを構成する。

これらビットは表１で示すようにコード化されると、テ
ストされるべきＡＬＵ選択レジスタのビット位置を定め
る。

ビット２３−２６はＡオペランド・フィールド（ＡＯＰ
）を構成し、このフィールドが表２で示すようにＡＬＵ
ラッチに記憶しうる内容をもつ１６個のレジスタの内の
一つを定める。

第４ｅ図は入力／出力（Ｉｌｏ）マイクロ命令のフォー
マットを示す。

このマイクロ命令は、大容量記憶プロセサ、ＰＳＩ及び
デバイス・アダプタ回路を条件付けてデバイス・アダプ
タ及びＩＯＣインターフェースへ／からの情報転送を要
求する動作を処理させるために用いられる。

このマイクロ命令語はｏｐコード０１１を有する。

ビット３はセット・カウンタビットに対応し、これは２
進１にセットされると、入力／出力カウンタまたはデー
タ・カウンタのいずれかにビット１１−１８から成るカ
ウント・フィールドの内容またはＲＷＳＬＲからのもの
のいずれかをロードする。

この動作は、サービス・コード・シーケンス、書込デー
タ・シーケンス、読取データ・シーケンス、探索キーあ
るいはデータ・シーケンス等のような入力／出力動作に
ついて生じる。

このビットが２進Ｏにセットされるとき、前述のカウン
タのいずれにも情報がロードされないが、シーケンス・
フリツ２″、フロップのみが第４ｅ図の表１−６に示す
ようにセットされる。

ビット４は、カウント・フィールドが用いられるとき（
即ちビット３が２進１）用いられる。

このビットは、２バイトのＰＳＩまたはデータカウンタ
のどのバイトにカウント・フィールドにより指定される
カウントがロードされるべきかをプロセサに示すために
用いられる。

二つのバイトがそれらカウンタヘロードされる場合には
、これは２つのｉ１０マイクロ命令語を必要とする。

カウンタの下位のバイト位置カＳロードされる毎に、そ
のカウンタの上位のバイト位置はすべて２進０にリセッ
トされる。

ビット４が２進０のとき、それはカウンタの下位のバイ
ト位置にはＩ１０マイクロ命令のカウント・フィールド
がロードされることを示す。

逆にビット４が２進１であるとき、カウンタの上位バイ
ト位置にはマイクロ命＋のカウント・フィールドがロー
ドされる。

このマイクロ命令のビット３が２進０にセットされると
き、これはプロセサに対し、フィールド１〜３及びエラ
ー訂正及びフォーリン（ｆｏｒｅｉｇｎ ）モード・フ
ィールドのどのフリップフロップがセットされるべきか
又はリセットされるべきかを知らせる。

ビット４が２進１にセットされるとき、これらフィール
ドで示されるフリップフロップは２進１にセットされる
。

ビット４が２進Ｏのとき、これらフィールドで示される
フリップフロップは２進０にリセットされる。

ビット４はこれらフィールドがすべてＯを含むようにコ
ード化されるときには意味をもたない。

表４−６は大容量記憶プロセサ内に含まれるフリップフ
ロップの成るものについてのコードを示す。

ビット５及び６は、カウント・フィールドが使用される
とき（すなわちビット３が２進１）、サブｏｐコード・
フィールドを指定する。

このＯｐコード・フィールドはとのカウンタ（ＰＳ■バ
イト・カウンタまたはデータ・カウンタ）がロードされ
るべきかそしてどのカウントのソースがロードされるべ
きか（即ち読取／書込記憶ローカル・レジスタまたは読
取専用記憶ローカル°レジスタから）を定める。

表１はこれらビットについての種々のコーディング並び
に対応する機能を定める。

ビット７−１０は、ビット３が２進１にセットされると
きＰＳ■シーケンス・フリップフロップ・フィールドを
定める。

上述のようにこれらフリップフロップは、ＩＯＣと大容
量記憶プロセサとの間のデータ転送を扱うためにＰＳＩ
装置に対するデータ路をつくる。

表２はこれら４個のフリップフロップの異なったものを
示すためのコードを示す。

ビット７−１０のコーディングは一つのフリップフロッ
プのセツティングを示すが、これらは−ツのマイクロ命
令で２以上のシーケンス・フリップフロップをセットす
るように変更出来る。

ビット１１−１８はカウント・フィールドを示し、この
フィールドはプロセサによりＰＳＩカウンタまたはデー
タ・カウンタのいずれかをロードするために用いられる
。

２バイト幅のカウンタをロードするとき、ＰＳＩまたは
シーケンス・フリップフロップのいずれかはカウントが
そのカウンタの上位バイト段にロードされているときの
みセットされる。

第４ｅ図に示すように、ビット１９及び２０はビット３
が２進１のときは不使用のビットチする。

ビット２１及び２２はビット３が２進１のときトラップ
・カウント・フィールドとして作用する。

このカウント・フィールドは、読取、書込または探索の
動作中プロセサによりトラップされるべきバイトの数を
示す。

処理される特定のレコードフォーマットに依り、このフ
ィールドはトラップされるべきバイトの正しい数を指定
するためにセットされる。

ビット２３−２６は、ビット３が２進１のときシーケン
ス・フリップフロップ・フィールドを定める、これらシ
ーケンス・フリップフロップは予定の状態にセットされ
、これがＭＳＰの種々のレジスタを通して情報の双方向
性転送を行うための路を確立する。

これらフィールド用のコーディングは第４ｅ図の表３に
示すごとくであり、これらフリップフロップのいくつか
について前述した。

ビット３が２進Ｏにセットされると、ビット５２６は表
４−６に示すように利用される。

第４ｆ図は異った算術演算を指定するに使用されるマイ
クロ命令用の二つのフォーマットを示す。

これらマイクロ命令はｏｐコード０１０を有する。

ビット３はマイクロ命令の異ったフォーマットを示すた
め用いられる。

ビット４−７は、１６までの異った算術演算（その内の
いくつかは論理演算）を定めるサブｏｐコード・フィー
ルドを構成する。

表１はビット４−７によりコード化される算術演算の特
定のものを示す。

これら演算は間知である。詳細については前記したテキ
サス・インスツルメンツ社の文献を参照され度い。

ビット８及び９はキャリー人カフイールドとして作用し
、そして種種の算術演算を実行するための三つの異った
キャリー人力条件を指定するため表２に従ってコード化
される。

ビット１５−１８はビット３が２進０のときには使用さ
れず、それ故これらビットは２進０である。

ピッｌ−１０−１４は一つの算術演算により発生される
結果の宛先を指定するために表３で示すようにコード化
される。

ビット１９−２２は表４に従ってＢオペランドのソース
を示すＢオペランド（ＢＯＰ）定数フィールドを構成す
る。

同様に、ビット２３−２６は表５に従ってＡオペランド
のソースを示す。

第４ｆ図から、ビット３が２進１のときビット１５−２
２はＢオペランドとして用いられることは明らかである
。

第４ｇ図は論理演算の異ったタイプを指定するために用
いられるマイクロ命令用の二つのフォーマットを示す。

このマイクロ命令はｏｐコード００１を有する。

フォーマット・ビット３が２進０のときは表に示される
レジスタの一つがＢオペランドのソースであることを示
す。

ビット３が２進１のときにマイクロ命令の８ビツト定数
フイールドはＢオペランドである。

サブｏｐコード・フィールドのビット４−７はＡ及びＢ
オペランドに対しＡＬＵが実行すべき論理演算を示す。

表１は演算のタイプのいくつかを示す。

しかしながら、前記文献にさらに詳細が示されている。

ビット１５−１８はビット３が２進０のときは使用され
ない。

ビット１０−１４はＡＬＵ結果宛先フィールドを構成し
、モしてＡＬＵにより発生される結果を受けるために図
示の表内のレジスタの一つを指定するためコード化され
る。

１１１１０と１１１１１を除きすべてのコードは、その
結果を示されたレジスタへ送ると共にそれをＡＬＵラッ
チに記憶させる。

コード１１１１０と１１１１１の場合には、結果はレジ
スタには移されずにＡＬＵラッチにだけ記憶される。

上述のようにビット１９−２２は、ビット３がＯのとき
にＡＬＵへのＢオペランドのソースを定める。

ビット１５−２２はビット３ ｂｓ １のときＢオペラ
ンドを定める。

またビット８及び９はこのタイプのマイクロ命令には用
いられない。

同様にビット２３−２６はＡＬＵへのＡオペランドのソ
ースを定める。

第３ｅ図のＲＯ８回路の詳細な説明 第３ｆ図を参照して、第３ｅ図の回路のいくつかを詳述
する。

尚、第３ｆ図は第３ｆＡ図及び第３ｆＢ図とから成る。

分岐トラップ・ブロック３０４−２０は回路３０４−２
００〜３０４２１５を含む。

これら回路はセンス増幅ラッチ３０４−２５によりこれ
ら回路に直接に与えられる二つの高速命令の実行中に所
要の信号を発生する。

分岐トラップ回路により発生されるこれら信号は次のプ
ール代数式に従って発生される。

１、ＣＦＤＴＳＩＯ（ＲＯＳデータをＲＯ８ＡＲへ）＝
ＣＦＵＣＢ１０・ＣＢＮＯＫＯＯ・ＣＦＲＩＳＯＯ−Ｃ
ＦＲ２ＳＯＯ＋ＣＦＦＣＢ１０・ＣＢＢＯＫＩＯ。

２、ＣＦＰＣＢＩＯ（高送条件分岐）＝ＣＦ ＢＮＨ１
０・ＣＲＤＯ３１０゜ ３、ＣＦＩＲＩＩＯ（増分器から戻りレジスタ１へ）＝
ＣＦＵＣＢ１０・ＣＢＮＯＫＯＯ０４、ＣＦＩＲ２１０
（増分器から戻りレジスタ２へ）＝ＣＢＮＯＫＯＯ−Ｃ
ＦＵＣＢ１０・ＣＲＤ２２１０゜ ５、ＣＦＲＩＳＩＯ（戻りレジスタ１からＲＯ８ＡＲへ
）＝ＣＦＵＣＢ１０・ＣＲＤ１９１０・ＣＢＮＯＫＯｏ
。

６、ＣＦＲ２Ｓ１０（戻りレジスタ２からＲＯ８ＡＲへ
）＝ＣＦＵＣＢ１０−ＣＲＤ２０１０・ＣＢＮＯＫＯｏ
。

７、ＣＢＢＯＸｔｏ（ＰＣＢに対する分岐０Ｋ）＝ＣＢ
ＢＯＫＯＣ−ＣＢＴＲＢＯＯ＋ＣＢＴＲＢ１０・ＣＢＲ
ＢＴＯＯ＋ＣＢＮＯＫ１０゜ ８、ＣＢＢＯＫＯＣ（ＰＣＢテスト条件）＝ＣＢＢＯＸ
ＯＡ−ＣＲＤ１９００−ＣＢＢＯＫＯＢ９、ＣＦＵＣＢ
ＩＯ（無条件分岐）＝ＣＦＢＮＨ１０・ＣＲＤＯ３００
゜ 信号ＣＢＢＯＸＯＡ、ＣＢＢＯＸＯＢ及びＣＢＲ８ＴＯ
Ｏは、高速分岐ＭＵＸブロック３０４２８に含まれるマ
ルチプレクサ・セレクタ回路３０４−２８０〜３０４−
２８５の対応するものから得られる、これら回路はプロ
セサの種々の部分から多数の入力信号を受け、そして成
るテスト条件を表わすこれら信号はサンプルされそして
その結果が図示のように分岐トラップ回路３０４２０へ
与えられる。

マルチプレクサ回路３０４２８４へ与えられる入力の一
つは信号ＣＢＥＯＣ１０であり、これはブロック３０４
−３０の高速分岐ロジック回路内に含まれるフリップフ
ロップ３０４３００により発生される。

図示のようにこのブロックはこのフリップフロップと、
関連するゲート回路３０４−３０１〜３０４−３０３を
含む。

他のテスト信号は、線ＩＤＸからのインデックス・パル
ス信号に応答してアダプタ・セクション３１０により発
生されるインデックス・パルス非受信信号ＡＩＩＤＴＯ
Ｏと、セクション３１８からのギャップ・カウンタ・非
イコール・ゼロ信号ＣＣＧＣＺＯＯと、セクション３１
８からのデータ・カウンタ非イコール・ゼロ信号ＣＣＤ
ＣＺＯＯと、セクション３０２からのデータ終了フリッ
プフロップ非セツト信号ＰＫＤＤＴＯＯと及び高速シー
ケンス制御セクション３０８からの第１パス／フオーマ
ツト・フリップフロップ・セット信号ＣＱＦＰＦ１０で
ある。

回路３０４−２８０はＡＬＵセクション３１６から「Ａ
イコールＢ」信号ＣＡＡＥＢ１０と「Ａ犬なりＢ」信号 ＣＡＡＧＢ１０を受ける。

１３ｆ図において、ブロック３０４−３４の分岐テスト
回路は図示のように配列された回路３０４−３４０〜３
０４−３４４を含む。

これら回路は、読取専用記憶ローカル・レジスタ３０４
−３２に記憶された通常条件分岐マイクロ命令に応答し
て分岐信号を発生するように動作する。

更に、これら回路は、路３０４−３９を介して与えられ
る通常条件分岐マイクロ命令のビット２３２６をデコー
ドするように動作するシーケンス・デコーダ回路３０４
−３８を動作可能にする信号を発生する。

分岐ＭＵＸブロック３０４−３６に含まれるマルチプレ
クサ・セレクタ回路は、ラッチ・フィールド・ビット２
０〜２２により指定されるＡＬＵセクションのラッチの
内の一つのサンプリングに応答して１分岐値号ＣＢＮＯ
ＫＩ Ｏを与える。

更に信号ＣＢＮＯＫ１０は増分ロジック回路ブロック３
０４−８に含まれる回路に与えられる。

図示のように、このブロックは回路３０４−８０〜３０
４−８３を含む。

これら回路は次のプール代数式に従って信号ＣＲＩＮＣ
１０を２進１にする。

ＣＲＩＮＣＩＯ（ＲＯ８を増分）＝（ＣＢＮＯＫＯＯ−
ＣＦＵＣＢＯＯ・ＣＲＲＥＳ ＯＯ）・（ＣＦＦＣＢＯ
Ｏ＋ＣＢＢＯＫＯＯ）。

読取／書込記憶セクション３０６ 第３ｇ 、３ｈ図はセクション３０６を詳細に示す。

これは従来設計の多数の２５６Ｘ１ビツトアレイから構
成されるスクラッチパッド・メモリ３０６−２を含む。

メモ１Ｊ３０６−２は多数の増幅器ラッチを含むアドレ
ス・レジスタ３０６−４によりアドレス指定される。

レジスタ３０６−４は、ＡＮＤゲート及び増幅回路３０
６−８により発生される制御信号ＣＦＳＲＬＩ Ｏに応
答して、母線３０６−６を介しＲＯ８ＬＲからロードさ
れる。

同様にレジスタ３０６−４の予定のビット位置には、制
御信号ＣＦＤＶＰ１０に応答して、路３０６−５を介し
ＲＷＳデバイス・ポート・レジスタ３０６−７からＬＣ
Ｎビットがロードされる。

第３ｇ図に示すように、レジスタ３０６−７はセクショ
ン３１６のＡＬＵ母線ラッチからロードされる。

信号ＣＦＳＲＬ１０が２進Ｏであれば、レジスタ３０６
−４は路３０６−１０を介しレジスタ記憶３０６−１２
により供給されるアドレスでロードされうる。

このレジスタ記憶は、増分信号ＣＷＩＮＣ１０と増分オ
ンリ信号ＣＷＩＮＯ１０が共に２進１とされると路３０
６−２５を介して与えられるレジスタ３０６−４からの
アドレスが１だけ増分されそして与えられた後に、ブロ
ック３０６−１４の回路からのアドレスを受ける。

回路３０６−１６〜３０６−１９は、すべての書込動作
、探索動作及び読取動作中に次の表現に従って信号ＣＷ
ＩＮＣＩＯを２進ｌにする。

ＣＷＩＮＣＩＯ＝ＣＷＰＡ１０−ＣＷＤＴＭＯＯ＋ＣＱ
ＳＨ０１０−ＣＱＦＰＦＯＯ−ＣＷＰＴＭ１０＋ＣＦＲ
ＥＤ１０゜回路３０６−２０は、信号ＣＷＴＯＧＩＯが
２進ＯでありＣＷＩＮＣＩＯが２進１のとき探索動作中
に信号ＣＷＩＮＯＩＯを２進１にする。

アドレス・レジスタ３０６−４からの高位の三つのアド
レス信号は、アレイの各行について付勢信号を発生する
チップ付勢デコーダ回路３０６−３０へ与えられる。

ブロック３０６−３２の回路が読取信号ＣＷＲＥＤ１０
を２進１にするとき、一つのアドレス指定されたロケー
ションのバイト内容が出力ローカル・レジスタ３０６−
４０にロードされる。

ブロック３０６−３２の回路３０６−３３〜３０６−３
９は、セクション３０４のシーケンス・デコーダが信号
ＣＥＭＳＱＯ８を発生するときかつフリップフロップ３
０６−３６が信号ＣＷＲＥＤＩＡを２進１にするときに
、信号ＣＷＲＥＤＩＯを２進１にする。

ブロック３０６−４２は情報ビットをアドレス指定され
たロケーションに入れる際に用いられるＤＡＴＡ Ｉ
Ｎ回路の段を示す。

これら回路はＡＮＤゲート３０６−４３〜３０６−４７
と増幅回路３０６−４８を含む。

ゲート３０６−４４〜３０６−４６はバッファ・セクシ
ョンのＣ，Ｄ及びＦレジスタから情報を記憶するために
用いられる。

ゲート３０６−４７はローカル・レジスタ３０６−４０
から情報を記憶するため用いられる。

種々の転送信号は第３ｈ図について詳述するブロック３
０６−７０の回路により発生される。

ローカル・レジスタ３０６−４０は読取専用記憶装置が
信号ＣＦＮＲＬＩ Ｏを２進１にするとき、路３０６−
５０を介してＡＬＵセクションからロードされる。

記憶サイクルの書込部分中において、ゲート及びインバ
ータ回路３０６−５２は８個一組のドライバ・インバー
タ回路を駆動する書込パルス発生器３０６−５４により
発生される書込パルス（例えばＣＷＷＰＬＯＯ〜ＣＷＷ
ＰＬＯ７）を与えるように付勢され、これによって情報
がアドレス指定されたロケーションに書込まれる。

回路３０６−５２は他のゲート及びインバータ回路３０
６−５６が書込パルス許可信号を２進１にするときに付
勢される。

第３ｈ図は種々の転送制御信号ＣＷＤＴＭＩ Ｏ。

ＣＷＣＴＭｌ ０．ＣＷＦＴＭＩ Ｏ及びＣＷＮＴＭＩ
Ｏを発生するためのブロック３０６−７０の回路３０６
−７１〜３０６−８８を示す。

ＡＮＤゲート３０６−７６〜３０６−７８は、シーケン
ス・フリップフロップの成るものの状態をデコードし、
そしてインバータ回路３０６−７９を条件付けて、第１
パス探索動作中以外の時にバイトをＤレジスタから読取
−書込記憶に転送するため信号ＣＷＤＴＭＯＢを２進Ｏ
にする。

これによりＡＮＤゲート及びインバータ回路３０６−８
０ｂＳ信号ＣＷＤＴＭＩＯを２進１にする。

同様に、信号ＣＥＭＳＱＯＡを２進Ｏにすることにより
読取専用記憶がＲＷＳマイクロ命令のサブｏｐコード・
フィールドに含まれるｒＯＡｌのデコードに応答して、
Ｄレジスタからバイトを転送する。

回路３０６−８１〜３０６−８６は、第１パス探索動作
中Ｃレジスタから読取専用記憶へのバイトの転送時に、
信号ＣＷＣＴＭＯＢを２進Ｏにするためシーケンス・フ
リップフロップの成るものの状態をデコードする。

同様に、この読取専用記憶はＲＷＳマイクロ命令のサブ
ｏｐコード・フィールド内「０９」のデコード時に信号
ＣＥＭＳＱＯ９を２進０にする。

これによりＣレジスタから読取専用記憶へのバイトの転
送が可能になる。

ＡＮＤゲート及びインバータ回路３０６−８８は、ＲＷ
Ｓマイクロ命令のサブｏｐコード・フィールド内のｒＯ
ＢＪまたはｒＯｃＪのデコード時に、読取書込記憶への
読取−書込記憶ローカル・レジスタの内容の書込を可能
にする。

ＡＮＤゲート３０６−７１〜３０６−７４は夫々、バイ
トが探索動作中トラップ・カウンタにトラップされると
き書込カウントまたはキー動作中、そしてバイトがレジ
スタＦに移されるとき読取カウントまたはキー動作中に
転送信号ＣＷＦＴＭ？０を２進１にする。

更に、第３ｈ図はトグル信号ＣＷＴＯＧ１０、トグル”
オンリ信号ＣＷＴＧＯ１０及びトグル及び増分信号ＣＷ
ＴＩＣ１０を発生するために用いられるブロック３０６
−１００のロジック回路を示す。

これら回路は信号ＣＷＴＯＧ１０を発生することにより
１クロツク（’ＰＤＡ）時間内に５１２の記憶ロケーシ
ョンを通じてＲＷＳアドレス・レジスタの内容を増分す
る機能を提供する。

この構成は探索動作中二つのソースからの情報の蓄積を
容易にする。

即ち、これは選択されたデバイスから第一群の記憶ロケ
ーション（０−５１１）へのカウント及びキー・フィー
ルド・バイトの即時記憶、及びＩＯＣから第二群のロケ
ーション（５１’２−１０２３）への探索引数バイトの
記憶を可能にする。

上から第二桁目のビット位置ＣＷＳＯ１は、位置的値５
１２を有するために５１２のロケーションにより記憶ア
ドレスを論理的に増分／減分するために二つの状態の間
でトグルされる。

ブロック３０６−１００のトグル・ロジック回路はＡＮ
Ｄゲート３０６−１０１〜３０６−ＩＯ２・増幅回路３
０６−１０５及びインバータ回路３０６−１０６を含む
。

トグル信号ＣＷＴＯＧ１０は成るシーケンス・フリップ
フロップの状態のデコードに応答して発生される。

特に、ＡＮＤゲート３０６−１０１〜３０６−１０４は
、夫々非第１パス探索動作中Ｆレジスタに含まれるフラ
グ・バイトを記憶するため、句読ビットが前の読取サイ
クルでセンスされていないとき比較サイクルにおける任
意の探索動作中Ｄレジスタに含まれるバイトを記憶する
ため、比較サイクル中Ｃレジスタの第１パスに含まれる
バイトを記憶するため、そして探索非第１パス動作中読
取／書込記憶からの探索引数バイトの読取のために、信
号ＣＷＴＯＧＩＯを適切な状態にする。

ブロック３０６−１００のＡＮＤゲート及び増幅回路３
０６−１１０及び３０６−１１１は、トグル信号ＣＷＴ
ＯＧ１０を図示のように増分信号ＣＷＩＮＣ１０及びＣ
ＷＩＮＣＯＯと合皮してトグル・オンリ信号ＣＷＴＧＯ
１０とトグル及び増分信号ＣＷＴＩＣＩＯを発生する。

増分信号ＣＷＩＮＣＩＯが２進１にセットされると、ト
グル°オンリ信号ＣＷＴＧＯＩＯは２進Ｏに保持されて
、次の５１２の記憶ロケーション群のアクセスを防止す
る。

第３ｇ図のＡＮＤゲー）３０６−２０は、信号ＣｗＴｏ
Ｇ１０が２進１のとき増分オンリ信号ＣＷＩＮＯＩＯを
２進０にして、増分ラッチからのアドレスをアドレス・
レジスタ・フリップフロップにロードする。

アドレス・レジスタのＣＷＳＯＩ １０が２進Ｏにトグ
ルされそしてアドレスが１だけ増分するとき、ＡＮＤゲ
ート３０６−１１０は信号ＣＷＴＩＣ１０を２進１に切
換える。

汎用レジスタ・セクション３１４及び算術論理ユニット
・セクション３１６ 第３１図は第３ｉＡ図及び第３ｉＢ図とから戒り、セク
ション３１４と３１６を詳細に示す。

ＡＬＵは主ＡＬＵ３１６−２と補助ＡＬＵ３１６４及び
それらに関連したモード選択回路、キャリー・イン回路
、キャリー付勢回路（例えばブロック３１６−６の回路
）とパリティ・エラー・チェック回路３１６−８を含む
。

補助ＡＬＵ３１６−４はチェックのため主ＡＬＵ３１６
−２の動作を模すだけであるからその関連回路及び動作
については述べない。

主ＡＬＵ３１６−２は、そのキャリー・イン（ＣＩＮ）
、キャリー付勢（ＣＥＮ）及びモード制御（ＭＯ−Ｍ３
）入力端子に予定の組合せの入力信号を与えることに応
答して、１６の論理演算または３２の算術演算を行うこ
とが出来る。

このＡＬＵは、付勢信号ＣＡＣＥＮＯＯを２進０にする
回路３１６６２〜３１６−６５により、Ａ及びＢオペラ
ンド信号を受けるため付勢される。

論理演算または算術演算を行わないときは、ＡＬＵ３１
６−２は減算モード（即ち通常探索動作及びエラー検出
動作中用いられる）で動作する。

即ち、モード制御回路に信号が与えられないときのＡＬ
Ｕの正常状態は、ｆを結果とすればｆ＝Ａ−Ｂ−１であ
る。

詳細には、ＡＬＵに与えられるモード信号は０１１０で
コード化され、そしてこれはＡＬＵを所要の結果をつく
るように条件付ける（第４ｆ図参照）。

ＡＬＵは１の補数の加算を行うことによりＡ及びＢオペ
ランドを減算して段ＣＡＦＯＯ−ＣＡＦＯ７にＡ−Ｂ−
１に対応する結果を発生する。

キャリー・イン信号がないとキャリー・イン端子ＣＩＨ
に強制的キャリー・インが与えられる。

この結果は、結果母線ランチ３１６−１０と結果ラッチ
３１６−１２に、ストローブ／Ｒ８Ｔコントロールブロ
ック３１６−２０の回路により発生されるストローブ信
号ＣＡＳＴＲＩＯに応答してサンプルされるとき、与え
られる。

両ＡＬＵのＡ＝Ｂ出力端子はブロック３１６−８のＡＮ
Ｄ回路により比較されて、その比較を検証する。

論理演算中、マイクロ命令のサブｏｐコード、フィール
ド（即ちＣＲＮＯ４１０〜ＣＲＮＯγ１０）は、セクシ
ョン３０４のＲＯＳローカル・レジスタからデコーダ３
１６−６０に与えられる。

入力信号ＣＲＮＯ４１０〜ＣＲＮＯ７１０は制御３１６
−２０からのストローブ信号ＣＡＳＴＲ１０及びＣＡＳ
ＴＲＯＯと共に、デコーダ３１６−６０を条件付けて適
当なモード制御入力信号を発生し、これは更に入力ＭＯ
〜Ｍ３に与えられる。

上述のように、これら信号は主ＡＬＵを条件付けて指示
された論理演算を実行させる。

ＡオペランドＡＯＰは、マイクロ命令語のＡｏｐフィー
ルド（即ちピッｔ−Ｎ２３−Ｎ２６）内で指定されたア
ドレスを有する汎用レジスタ・ロケーションまたは「ホ
ット」レジスタから与えられる。

Ｂオペランド（ＢＯＰ）は、（１）マイクロ命令語のＢ
ｏｐフィールド（即ちビットＮ１９〜Ｎ２２）により指
定される汎用または「ホット」レジスタから、または（
２）マイクロ命＋ ｏ ｐコード・フォーマット指定ビ
ットが２進１のときマイクロプログラマにより指定され
る８ビツト定数（ＲＯＳローカル・レジスタに記憶され
るマイクロ命令語のビット１５−２２欠から与えられる
。

第３ｈ図に示すように、これら信号は、ブロック３１４
−２に含まれるＢオペランド・マルチプレクサ・セレク
ク回路を介して与えられる。

このとき、Ｏｐコード・フィールドのビットＮｏ−Ｎ２
はビット１９−２２と共に、ブロック３１４−２内のデ
コーダを条件付けてＢオペランドＭＵＸ回路３１４−２
２に適当な選択信号を与えさせる。

これら指定された論理演算を行った後に、主ＡＬＵ３１
６−２はその結果を結果母線回路３１６−１０と結果テ
スト及び記憶ブロック３１６−３０回路の回路とに送る
。

第３１図に示すように、回路３１６−３０は、複数のフ
リップフロップ３１６−３００，３１６−３１０，３１
６−３３０と、ゲート回路３１６−３０１〜３１６−３
０４、回路３１６−３１１〜３１６−３２５及び回路３
１６−３３１〜３１６−３３３を含む。

イコール記憶フリップフロップ３１６−３００は、ＡＬ
Ｕがイコール信号ＣＡＥＱＡ１０を２進１にしそれと同
時にストローブ信号ＣＡＳＴＲＩ Ｏが２進１となると
き、２進１状態ヘセツトされる。

フリップフロップ３１６−３００は、信号ＣＡＥＱＡ１
０が比較インターバル中（即ち信号ＣＡＣＭＴ１０が２
進１のとき）２進Ｏにリセットされる。

Ａ犬なりＢ記憶フリップフロップ３１６−３１０は、イ
コール信号ＣＡＥＱＡ１０が２進Ｏでかつキャリー・ア
ウト信号ＣＡＡＣＯ１０が２進１のときに、２進１状態
に切換えられる。

フリップフロップ３１６−３１０は、ストローブ信号ｂ
′Ｓ２進１にされるとき、２進Ｏにリセットされる。

フリップ。フロップ３１６−３００及び３１６−３１０
からの出力信号は夫々回路３１６−３０５及び３１６３
１４に循環される。

かくしていずれかのフリップフロップが２進Ｏにリセッ
トされるとき、これは信号ＣＡＡＥＢ１０とＣＡＡＧＢ
ｌｏの内の適当な一つを２進０にする。

上述のように、これは分岐回路に与えられる信号ＣＡＡ
ＥＢＩＯ及びＣＡＡＧＢＩＯである。

これら信号は比較が探索動作中に成功したかどうかを示
す。

キャリー・アウト記憶フリップフロップ３１６−３３０
は主ＡＬＵ３１６−２によりキャリー・アウトが発生さ
れるとき２進１状態にセットされる。

結果母線回路３１６−１０に含まれる結果は、読取専用
記憶制御セクション３０４と汎用レジスタ・セクション
３１４とへ伝達さかる。

上述のように、この結果は、以降の分岐テストのため結
果母線回路にとどまるか、あるいは論理または算術タイ
プのマイクロ命令のビットＮ１Ｏ−Ｎ１４（即ちＤＯＲ
マイクロ命令フィールド−第４ｆ。

４ｇ図参照）により指定される３１個のレジスタの一つ
に与えられる。

制御ブロック３１６−２０により発生されるストローブ
許可信号は、リセット信号ＣＡＲ８ＴＯＯによる結果回
路３１６−１２とエラー・チェック回路３１６−８のリ
セットを許す。

第３１図に示すように、これら回路は複数のゲート回路
３１６−２１〜３１６−２８を含む。

ＡＮＤゲート及びインバータ回路３１６２１は、２進１
にセットされたビット４−７を有する論理タイプのマイ
クロ命令を除きすべての算術、論理及び通常条件分岐タ
イプのマイクロ命令についてＡＬＵの結果の記憶を許す
ストローブ許可信号ＣＡＳＴＡ１０を発生するように動
作する。

これは記憶された情報を破壊することなく前のマイクロ
命令の結果の伝送を許す。

論理演算信号ＣＦＬＯＧ１０が２進１に等しいとき、算
術演算信号ＣＦＡＲＯＩＯが２進１に等しいときそして
通常条件分岐動作のときには、信号ＣＦＮＣＢＩＯは２
進１である。

これら信号は増幅回路３１６２５とインバータ回路３１
６−２６を条件付けて適正なストローブ信号を発生させ
る。

ＡＮＤゲート及び増幅回路３１６−２８は、リセット信
号ＣＡＲＥＳＯＯとストローブ信号ＣＡＳＴＲＯＯに応
答してリセット信号ＣＡＲＰＦＯＯを正しい状態にする
ように動作する。

論理演算と同様に、ピッ）ＣＲＮＯ４〜 ＣＲＮＯ７はストローブ信号と共にデコーダ３１６−６
０を条件付けて算術演算信号正なモード制御入力信号を
発生させる。

キャリー・イン信号ＣＡＣＩＮＯＯは図示しない回路に
よりマイクロ命令語のキャリー・イン・ビットＣＲＮＯ
８及びＣＲＮＯ９から発生され、そして結果はキャリー
・インＣＩＮ端子に与えられる。

上述のマイクロ命令語のコーディングに依り、ＣＩＮと
ＭＯ−Ｍ３端子に与えられる信号は実行されるべき特定
の算術演算を指定する。

Ａ及びＢオペランドは論理演算の説明に関連して述べた
ソースから取り出される。

同様に、結果ラッチ回路３１６−１２にロードされそし
て結果母線に与えられる結果は、マイクロ命令語のＤＯ
Ｒフィールドのビットで決定される如くテスト用に伝送
あるいは記憶され得る。

上述のように、探索動作中に、ＡＬＵは夫々カウント・
フィールド、キー・フィールドまたはデータ・フィール
ドの探索動作中レコードのカウント・フィールド、キー
・フィールド及びデータ・フィールド部分の処理に必要
なすべての算術演算を実行する。

ＡＬＵは所要の論理演算（Ａ−Ｂ−１）を行うように条
件付けられ、その間にＢオペランド・マルチプレクサ・
セレクタ回路３１４−２２から得られるＣレジスタまた
は読取／書込記憶セクションからのＢオペランドは、Ｄ
レジスタを介しＡオペランド・マルチプレクサ回路３１
４−２２から得られるＡオペランドと比較される。

まず、Ｆ＝１動作（第４ｆ図）を指定するようにコード
化される論理タイプマイクロ命令はＡＬＵをしてイコー
ル信号ＣＡＥＱＡ１０を２進１にさせる。

これと同時に、ストローブ信号ＣＡＳＴＲ１０は２進１
にされ、これがイコール比較フリップフロップ３１６−
３００を２進１にする。

探索中にはそれ以上の算術または論理マイクロ命令は実
行されず、それ故ストローブ信号ＣＡＳＴＲ１０は２進
０にとどまる。

探索動作の完了時に、ＰＣＢマイクロ命令は、成功した
比較があったかどうかをきめるため信号ＣＡＡＥＢ１０
とＣＡＡＧＢｌｏの状態をテストするために用いられる
。

このマイクロ命令はまたストローブ信号ＣＡＳＴＲ１０
を２進１にし、これがＡＬＵ回路をリセットする。

ブロック３１４の汎用レジスタとマルチプレクサ回路を
みるに、第３１図からこれらレジスタが二つのソリッド
・ステート記憶３１４−３と３１４４に含まれているこ
とがわかる。

従来設計のこれら二つの記憶は夫々のアドレス・レジス
タ３１４６及び３１４−８によりアドレス可能である。

これらレジスタは、汎用レジスタについてのアドレスを
与える読取専用記憶ローカル・レジスタ（すなわちＣＲ
Ｎ２０−ＣＲＮ２２とＣＲＮ１２−ＣＲＮ１４）から直
接に信号を受ける。

このアドレス・レジスタの内容はセレクタ・レジスタに
与えられ、その後にＡＬＵに与えられる。

ブロック３１４−２０に含まれるアドレス選択回路は、
ビットＮ１９−Ｎ２２をデコードしそして出力選択信号
ＢＭＯ−ＢＭ２を入力としてＢオペランド・マルチプレ
クサ回路３１４−２２に与える。

選ばれたソース・レジスタからのマルチプレクサ出力信
号は、ブロック３１４−３４の制御回路が信号ＣＡＢＢ
ＡＯＯを２進１にするとき、セレクタ・レジスタ３１４
−２８に与えられる。

これは、汎用レジスタまたはこのシステムの他のレジス
タの一つからの情報がＢオペランド・ソースとして作用
するかどうかを決定するピッ）ＮＯ−Ｎ３とＮ１９の特
定のコーディングに応答してなされる。

ＭＵＸアドレス記憶ブロック３１４−２１に含まれるフ
リップフロップは、探索動作中そのソースの連続的選択
のためビットＮ２０−Ｎ２２の指示を保持する。

更に詳細には、これは許可ファンクションＣＡＢＢＡ１
０またはＣＡＢＢＡｏｏのどちらがアドレス指定された
汎用レジスタ又はブロック３１４−２２のマルチプレク
サ回路に接続される汎用レジスタのいずれかを選ぶため
に２進１にされるべきかを決定するのは、制御回路３１
４−３４に与えられるビット１９である。

同様に、ブロック３１４−２６のマルチプレクサ・アド
レス選択回路は、制御信号ＡＭＯ−ＡＭ２をブロック３
１４−２４のＡオペランド・マルチプレクサ回路に与え
てそれらレジスタの一つをＡオペランドのソースとして
選択する。

また、ＭＵＸアドレス記憶３１４−２７に含まれるフリ
ップフロップは、探索動作中東に参照するためビットＮ
２４−Ｎ２６の指示を保持する。

ブロック３１４−３２に含まれる制御回路は、ビットＮ
０−Ｎ２及びＮ２３に応答して、許可信号ＣＡＡＢＡ１
０とＣＡＡＢＡＯＯを発生するように動作して、アドレ
ス指定された汎用レジスタまたはマルチプレクサ回路３
１４−２４に接続されたレジスタの内の一つの出力を選
択する。

信号ＣＡＡＢＡ１０が２進１にされると、アドレス汎用
レジスタの内容がセレクタ３１４−３０に与えられる。

逆に、許可信号ＣＡＡＢＡＯＯが２進１となると、これ
らレジスタの内の指定された一つの内容が選択されセレ
クタ３１４−３０に与えられる。

前述したように記憶３１４−２及び３１４−４の夫々の
汎用レジスタへの情報の書込時に、それらアドレスはビ
ットＮｌ ２−Ｎｌ ４（即ち論理または算術タイプの
マイクロ命令のＤＯＲフィールド）により定められ、モ
して書込は書込発生器３０８−４により発生されるパル
ス信号ＣＬＫに応答して行われる。

データ及びギャップ・カウンタ・セクション３１８第３
ｊ図はセクション３１８を構成するロジック回路を詳細
に示す。

データ・カウンタ（ＤＡＣ）用のロジック回路は主カウ
ンタ３１Ｂ−２と補助カウンタ３１８−４及びそれらの
減分制御回路３１８−６とエラー・チェック・ロジック
回路３１８−８を含む。

更にこのセクションはデータ・カウンタがＯまで減分す
るときを通知するカウント・ロジック回路を含む。

図示のようにブロック３１Ｂ−１０内のこれら回路はデ
ータ・カウンタがＯになったことを検出すると、信号Ｃ
ＤＤＣＺＩＡを２進１にするように動作する従来設計の
デコーダ３１８−１００を含む。

これは更にフリップフロップ３１８１０４のＡＮＤゲー
ト３１８−１０２を条件付けて、それによりＡＮＤゲー
ト３１８−１０８または３１８−１１０が増幅回路３１
８−１１２をして信号ｃＣ８ｃＺ１ｏを２進１にさせる
とき、ＡＮＤゲート３１８−１０２を２進１に切換える
。

フリップフロップ３１８−１０４は、保持信号ＣＣＣＺ
Ｈ１ｏが２進ｏとなるとき、ＡＮＤゲーｔ−３１８−１
０６ヲ介ｔ、テ２進Ｏにリセットされる。

前述したようにカウンタ３１８〜２及び３１８−４は、
Ｉ１０マイクロ命令語に応じてロードされる。

詳細には、８ビツト・カウント・フィールドは、読取専
用記憶ローカル・レジスタ（ビットｃＲＮ１５〜ｃＲＮ
２２）から、または読取／書込記憶ローカル・レジスタ
（段ＣＷＮＲ１〜ＣＷＮＲ７）からそれらカウンタにロ
ードされる。

これら信号群のいずれかはカウンタ母線に与えられ、そ
してパルス信号ＣＬＫと０にされている信号ＣＣＤＵＬ
ＯＯ（ＤＡＣ上位ロード）とＣＣＤＬＬＯＯ（ＤＡＣ下
位ロード）に応答して同時にそれらカウンタにロードさ
れる。

選ばれた特定のカウント・フィールドはＩ１０マイクロ
命令語のセット・カウント・フィールドにより確立され
る。

信号ＣＦＣＦＲ１０とＣＲＣＦＭ１０の発生を生じさせ
るように動作するのがこのカウント・フィールドである
。

動作中、両カウンタは、一つのバイトがデバイス・アダ
プタから／へ転送される毎に減分信号ＣＣＤＥＣ１０に
より減分される。

この減分は書込動作、読取／探索動作あるいはロード動
作中に生じ得るが、読取／探索動作用の減分信号を発生
するＡＮＤ回路のみを示す（即ちＡＮＤゲート及び増幅
回路３１８−６０）。

エラー・チェック・ρシック回路３１８−８は両カウン
タの内容を比較する従来設計の比較器を含み、一致が検
出されない場合にはこれら回路はエラー信号ＣＣＤＣＥ
１０を２進１にする。

第３ｊ図に示すように、このセクションは更に主ギャッ
プ・カウンタ３１８ｉ２、補助ギャップ・カウンタ３１
８−１４及び減分部側回路３１８−１６、エラー・チェ
ック回路３１８−１８を含む。

同じく図示のようにセクショ：／３１８は、主ギャップ
・カウンタが０となるときを示す出力信号を出すギャッ
プ・デコーダ回路３１８−２０を含む。

カウンタ３１８−１２及び３１ Ｂ−１４の両方は、信
号ＣＣＧＬＬＯＯ（ＧＡＣ下位ロード）とＣＣＧＵＬｏ
ｏ （ＧＡＣ上位ロード）が２進Ｏとされるとき、ＣＬ
Ｋパルス信号に応答してＡＬＵ結果母線からの８ビツト
定数で同時にロードされる。

このロードは、信号ＣＦＧＬＬ１０を発生させる算術タ
イプ・マイクロ命令のデコードにより生じる。

これは算術タイプ・マイクロ命令に応答して生じる。

動作中、両カウンタは、２進１にされる信号ＣＱＣＧＰ
ＩＯに応答してＡＮＤゲート３１８−１６２を介しセッ
トされるフリップフロップ３１１１６０により発生され
る信号 ＣＣＧＥＣＯＯにより、減分される。

フリップフロップ３１ Ｂ−６０はクロック（ＰＤＡ）
パルス時間の終りにＡＮＤゲート３１８−１６４を介し
てリセットする。

両カウンタの内容はブロック３１８−１８内の従来設計
の比較器により比較されそして一致が検出されないとき
この比較器はエラー信号ＣＣＧＣＥ１０を２進１にする
。

デバイス・レベル・インターフェース部側セクション３
１０ 第３に図において、セクション３１０を詳述する。

前述したようにこのセクションは集積制御アダプタ３１
０−２とブロック３１０−３内の読取／書込マルチプレ
クサ及びバッファ回路を含む。

アダプタ３１０−２はアダプタ及び選択されたデバイス
の条件付けを付勢する複数のレジスタを含む。

これらレジスタは、デバイス・ポートレジスタ３１０−
１、デバイス指令レジスタ３１０４、アダプタ指令レジ
スタ３１０−６、及びパラメータ・レジスタ３１０−８
を含む。

各レジスタは情報記憶のために特定のシーケンスで動作
可能とされる。

特に、種々のレジスタは制御信号ＣＦＤＰＬＩＯ１ＣＦ
ＤＣＬ１０、ＣＦ’ＡＣＬＩＯ及びＣＦＰＲＬＩ Ｏに
より信号を記憶するため付勢される。

これら信号は、セクション３０４のＤＯＲデコーダ回路
による論理タイプ・マイクロ命令の特定のフィールドの
デコードから得られる。

図示のように、これら制御信号に応答してこれらレジス
タはブロック３１０−３のＡＬＵ結果母線からロードさ
れる。

書込マルチプレクサ回路は、すべての書込動作に対する
ゲート装置として作用し、そしてプロセサの種々のセク
ションから（例えばバッファ・セクション３０２−５０
のＦレジスタから）入力信号を受ける。

デバイス・ポート・レジスタ３１０−１は通常は与えら
れたシーケンスでロードされる最初のレジスタであり、
そして論理チャンネル番号を特定のデバイスに関連づけ
るために用いられる。

即ち、ＡＬＵ結果母線により与えられる下位の４ビツト
はデバイス・ポート・レジスタにロードされ、そしてデ
バイス・ポートデコーダ３１０−１０は、これらビット
を１２の大容量記憶デバイスの内の任意の一つを選ぶた
めに用いられる多数の選択信号（その内のいくつかのみ
を示す）にデコードする。

パラメータ・レジスタ３１０−８は通常ロードされる第
二のレジスタであり、これはＡＬＵを介し特定の動作に
必要な予め記憶されたデバイス・パラメータ・バイト情
報を読取／書込記憶セクションからロードされる。

この情報バイトはアダプタ制御回路３１０−１２により
デコードされ、そして与えられたモードで動作するよう
にこのアダプタを条件づけるだめの制御信号を発生する
。

詳細は本発明に関係しないので省略する。

デバイス指令レジスタ３１０−４はＡＬＵから情報を受
けて、それを（デバイス・ポート・デコーダ３１０−１
０により選ばれる）指令の実行のため指定されたデバイ
スの一つに直接に与える。

アダプタ指令レジスタ３１０−６は通常はシーケンスの
最後にロードされるレジスタであり、そして指定された
デバイス指令の実行のためにアダプタ３１０−２内の回
路を条件付ける。

下位の４ビツトＡＩＡＣ４〜ＡＩＡＣ７は、インターフ
ェースの種々のタグ線をセットしあるいはアダプタ内の
成るタイプの動作を指定するために用いられる信号を発
生するアダプタ指令デコーダ３１０−１４によりデコー
ドされる。

ビット０〜３は、制御ゲート回路に与えらへ そしてブ
ロック３１０−１６内の種々の制御フリップフロップを
セットするため用いられる。

これらフリップフロップは、アダプタが読取動作または
書込動作を行うべきかどうかを確立し、そしてそのよう
なタイプの動作に対する他の情報を定める。

この回路そのものについては本発明の範囲外のため省略
する。

第３に図に示すように、このアダプタはシフトレジスタ
３１０１８及び関連する読取／書込クロック及びカウン
タ回路３１０−２０とを含む。

直列モー゛ドで動作するとき、デバイスからインターフ
ェース線ＳＲＩにより与えられる情報は従来設計の読取
りロックの制御のもとでシフトレジスタ３１０”−１８
へとシフトされる。

シフトが生じると、ブロック３１０−２０内のビット・
カウンタは、通常は同期ビットが各データ・ビットをひ
とまとめにするから、１ビツト・インターバル毎に１だ
け増分される。

カウンタが予定のカウント、例えば６ビツト・モードで
は６カウントあるいは８ビツト・モードでは８カウント
、まで増分すると、組立てられた文字を読取バッファ３
１０−３２に並列で転送する。

更に、この転送によりアダプタ３１０−２がデータ利用
可能信号を発生しくＡＩＤＡＶｌ ０を２進ｌにする）
、これはセクション３０４のプロセサ・シーケンス・ロ
ジック回路に対し、データ・バイトが読取バッファ３１
〇−３２に記憶されておりそしてセクション３０２のＦ
レジスタへの転送の準備が出来でいることを示す。

データ利用可能信号の検出により、セクション３０４の
シーケンス制御回路はデータ・アクノ、リッジ信号ＡＩ
ＤＡＫ１０を２進１にすることによりその信号を確認す
るように動作する。

かくして信号Ａ１ＤＡＶ１０及びＡ１・ＤＡＫｌｏの発
生がアダプタとプロセサの動作を互いに同期させる。

書込動作の場合には、ア・ダプタ３１０−２は、データ
がＦレジスタに記憶されていることを検出するとき、デ
バイス・ストローブ信号ＤＸＤＣ８１０を２進１にする
ように動作する。

デバイス指令レジスタ３１０−４にロードされる指令は
デコードされ実行される。

同様にこのアダプタは、バイトがＦレジスタに記憶され
ておりかっ書込バッファ３１０−３４へそして一時に一
ビットづつインターフェース線ＳＷＯへのシフトのため
シフトレジスタ３１０−１８へ転送する準備ができてい
るときをサンプルするために、信号ＡＩＤＡＫＩＯ及び
ＡＩＤＡ■１０を利用する。

図示しないが、シフトレジスタ３’ｌ０−１８は、クロ
ック回路３１０−２０により同期ビットとビット転送と
が交互になるように条件付けられるゲート回路を含む。

アダプタが並列モードで動作するのと比較して、これは
母線Ｄｉ ０−Ｔ）１７を介し書込バッファ３１０−３
４と読取バッファ３１０−３２から夫々情報バイトを送
受する。

このモードでは線ＳＷＯとＳＲＩはストローブ信号を送
る。

動作の説明 第６ａ〜６０図のフローチャートを参照して第１図、第
２図、第３ａ−第３に図の本発明の装置の動作を述べる
。

まず、ｌ０Ｃ１０６−６は探索キー動作を指定するＩ１
０命令を受ける。

ｌ０Ｃ１０６〜６はこの命令をデコードしそしてＩ１０
指令バイトの大容量記憶プロセサ３００への転送を開始
する。

これらバイトは論理チャンネル番号（ＬＣＮ）バイトと
１以上のチャンネル指令語のバイトを含む。

ＬＣＮバイトはどのチャンネルがこの命令の実行に関係
すべきかを示す。

指令語は動作タイプを指定する指令コード・バイトと、
主記憶トフロセサの間で転送されるべきパイトノ数を指
定するカウント・バイトと、転送用の主記憶開始アドレ
スを指定するアドレス・バイトを含む。

ＩＯＣ力入大入大容量記憶プロセサ３００作ノ実行のた
め指令バイトを受ける準備が出来ていることを示す信号
を受けた後に、ＩＯＣはＬＣＮバイトから開始するバイ
トを転送し始める。

第６ａ図は次の指令の処理に用いられるチャンネル・プ
ログラム開始ルーチンの一部を概略的に示す。

第６ａ図および他のフ凸−チヤードにおいて、異ったマ
イクロ命令はルーチンの名称と文字一番号（例えばＡＯ
７００）を含む相対または論理アドレスにより示される
。

各ルーチンのマイクロ命令はそれらの相対アドレスの英
数字順序に従って読取専用記憶に順次物理アドレスを割
当てられる。

大容量記憶プロセサ３００は、ＴＲＭ及びＲＱＤフリッ
プフロップのセットとＰＳＩカウンタの予定カウント（
すなわち、３カウント）のロードとを生じさせるサブ指
令信号を発生するＩ１０タイプマイクロ命令を実行する
ことにより、この指令の受入の準備をする。

ＬＣＮバイトは、プロセサＰＳＩ回路により２進１とさ
れた信号ＤＡＯＤＶＩＯＪこ応じてＰＳＩ書込バッファ
３０２−１２にロードされる。

この書込バッファ内容は、信号ＣＤＰＴＡＩＯが制御回
路３０２−７０によりハイとされるとき、Ａレジスタに
ロードされる。

その後にこれら制御回路３０２−７０は連続的に信号Ｃ
ＤＡＴＢ１０ 、 ＣＤＢＴＣｌｏ 、 ＣＤＣＴＤｌ
ｏを２進１にする。

第６ａ図に示すように転送インターバル中、読取専用記
憶は、高速分岐タイプ・マイクロ命令ＡＯ７００を実行
することによりＬＣＮバイトの到着についてＣレジスタ
の内容をテストする。

Ｃレジスタがロードされるとき、この記憶はテストを停
止しそして次のマイクロ命令ＡＯ６００進めて汎用レジ
スタの一つ（すなわちＧＰ Ｒｅ Ｏ）にＬＣＮバイト
を記憶させる。

その後にプロセサ３００はＧＰＲｌ０に記憶されｆ：Ｌ
ＣＮバイトのビット表示をＡＬＵを介してデバイス・ア
ダプタ・ポート・レジスタへ転送する他のマイクロ命令
ＡＯ８５０を実行する。

これと同時に、ＬＣＮバイトはＡＬＵを介して転送され
てＲＷＳデバイス・ポート・レジスタに記憶される。

ＬＣＮバイトが前に作動されたチャンネル・プログラム
の指令に関係すると仮定する。

従って、デバイスは占有されておりそしてビット状態が
それから得られる。

従って第６ａ図のフローチャートはその詳細を省略する
。

プロセサ・ハードウェアは、バイトを受ける毎に信号Ｓ
ＴＩを介して１だけＰＳＩカウンタを減分し、そしてマ
イクロプログラム＊１脚記憶は次のバイトがＣレジスタ
にロードされるまで待機する。

同様の動作シーケンスを実行することにより、プロセサ
３００は汎用レジスタのもう一つ（すなわちＧＰＲｌ）
に指令コード・バイトを記憶させる。

プロセサ・ハードウェアは、フラッグ・バイトである第
三バイトの受は入れによりそのルーチン・シーケンスを
終了させる。

このバイトはもう一つのＧＰＲレジスタにロードされる
。

これと同時にプロセサ・ハードウェアはＰＳＩカウンタ
をＯに減分してその転送の終了を通知する。

プロセサ３００は指令デコード・シーケンスに入り、そ
こで指令コードのビットをテストする。

即ち、これはマイクロ命令ＣＭＤＥＣＡＯ７００を実行
し、ＧＰＲΦ９から命令コードをとり出してそれをＡＬ
Ｕラッチにロードする。

一連の分岐マイクロ命令中、このプロセサは一時に１ビ
ツトまたは多数ビットについて指令コードをテストし、
そしてテスト結果にもとづきその指令の実行のための適
当なマイクロプログラム−ルーチンの始めへと分岐する
。

これらビットは順次にテストされて注意不要ビット（ル
ーチンの選択を必要としないもの）があるかどうかをよ
り容易に検出する。

チャンネル・プログラムにより指定されるＩ１０動作が
探索動作であると仮定する。

この動作においては、第５図のレコードのキー・フィー
ルド部分のバイトが大容量記憶デバイスから読取られつ
つありそしてＩＯＣからプロセサが受ける探索引数バイ
トと比較される。

第６ｂ図において、読取専用記憶は、このプロセサをし
て読取られるレコードについてそれが向きをつけられて
いるかどうかを決定するためのテストを行わせる。

詳細にはプロセサは一つのトラックから読取られるレコ
ードのフォーマットと大容量記憶媒体の相対位置を示す
オリエンテーション情報をＧＰＲ内にすでに記憶してい
た。

これはこの情報（即ち特定のビット）を指令により指定
される動作が実行されるべきときを決定するｔ−めテス
トする。

レコード内の異ったフィールドが読取られているとき、
ＧＰＲに記憶された制御「作業」バイトのオリエンテー
ション情報のビットが更新される。

第５ａ図、第５ｂ図において、トラックのスタートはイ
ンデックス・マークで示される。

選ばれた大容量記憶デバイスは、アダプタに対し、線Ｉ
ＤＸを２進１にすることによりそのトラックのスタート
を検出しだことを通知する。

アダプタは更にプロセサに通知し、プロセサは制御作業
バイト内の第一ビットを２進１にしてインデックス・マ
ーク信号の受は入れを示す。

読取専用記憶をして分岐タイプ・マイクロ命令ＡＯ３０
０を読取らせることによりテストされるのは、このビッ
トの状態である。

このビットが２進１にセットされない場合には、プロセ
サは、書込まれるレコードに対する媒体の位置を示すカ
ウント・フィールドをとり出すため、マイクロ命令ＡＯ
１００で始まる他のマイクロプログラム・ルーチンに分
岐する。

プロセサの行う次のテストは、ヘッドがヘッダー・キー
・ギャップにある（これは次のフィールドがキー・フィ
ールドであることを意味する）かどうかを決定すること
である。

これは他の分岐タイプ・マイクロ命令Ａ１００Ｏを実行
することにより行われる。

同じＧＰＨに含まれる制御作業バイトが、読取／書込ヘ
ッドがヘッダー・キー・ギャップ内にあることを示すと
仮定すれば、そのＧＰＨに記憶された匍脚バイト内のも
う一つのビットの状態に対し行なったテストの結果は正
である。

読取専用記憶は次のロケーションへ順次進み、そこで他
のマイクロ命令ＢＯ３００を読取り、このマイクロ命令
は、ＧＰＲ＋１０の内容をとり出してビット６の状態を
テストしてこれがこのチャンネル指令に応答してレコー
ドのキーについてプロセサが探索を行っていなかったこ
とを示す第１パスであるかどうかを決定する。

この例ではこれは第１パス（即ちビット６は通常２進Ｏ
である）であるから、読取専用記憶は第６ｂ図に示すよ
うにマイクロ命令ＢＯ６００に順次進む。

プロセサは第４ｅ図のトップ命令のフォーマットをもつ
Ｉ１０タイプ・マイクロ命令ＢＯ６００を読取る。

プロセサが探索キー動作の第１パスについてハードウェ
ア・パスを確立するために用いるのは、このマイクロ命
令である。

Ｉ１０マイクロ命令のサブＯｐコード・フィールドは、
読取／書込記憶ローカル・レジスタからのＰＳＩカウン
タのロードを指定するように「ＯＯ」に符号化されてオ
リ、このローカル・レジスタは通常読取られるヘッダ一
部分から得られるキー長さ情報を含む。

データ・カウンタは、オリエンテーションされることに
ついてのテストが正であると仮定したから、前の指令か
らロードされることになる。

Ｉ１０マイクロ命令ＢＯ６００のＰＳＩシーケンス・フ
ロップ・フィールドは、コード「１００１」にセットさ
れて、ＩＯＣからのデータを要求しそしてＩＯＣに通知
して最終バイトでの転送を終了させる。

カウント・フィールドはすべてＯでありトラップ・カウ
ント・フィールド？ｔ「ＯＩＪにセットされ、これが、
プロセサがレコードのキー°フィールドの第１バイトを
、それがフィールドのスタートを知らせる同期バイトで
あるために無視すべきことを指示する。

マイクロ命令ＢＯ６００の次ノフィールドＭｓＣ８ＥＱ
フロップは「０１０１」とコード化されて第１パス探索
フアンクシヨンを示す。

マイクロ命令ＢＯ６００が読取専用記憶ローカル・レジ
スタに読込まれると、この命令はシーケンス・デコーダ
によりデコードされそして適切な制御及びシーケンス・
フリップフロップを２進１にセットする。

即ち、第１パス（ＣＱＦＰＦ）フリップフロップ３０８
−１、読取／書込作動（ＣＱＲＷＡ）フリップフロップ
３０Ｂ−２、及び探索ＣＱＳＨＯフリップフロップ３０
１３はすべて２進１にセットされる。

転送出力（ＣＱＴＸＯ）フリップフロップ３０Ｂ−５は
２進Ｏのままである。

また転送入力信号ＣＱＴＸ１１０は２進Ｏであり、これ
はバッファ・レジスタを静止状態にする。

第３Ｃ図の他のフリップフロップは２進Ｏのままである
。

トラップ・フリップフロップ３０８−１０１及び３０８
−１０２（第３ｄ図）は「０１」カウントにセットされ
る。

比較サイクルＣＱＣＭＰフリップフロップ３０８−１０
０は探索フリップフロップが２進１になると２進１にな
る。

このフリップフロップは各バイト比較中探索結果の記憶
のためＡＬＵ結果テスト及び記憶回路３１６−３０を動
作可能にする（即ちＣ及びＤレジスタがバイトを記憶す
るとき、信号ＣＡＣＭＴ１０を２進１にする一信号ＣＡ
ＣＭＴＩ Ｂ＝１ ）。

探索ＣＱＳＨＯフリップフロップは２進１のときに第３
ｈ図のロジック回路を条件付けて、適当なロケーション
にあるバイトをそれらがＩＯＣとデバイスから転送され
ているときにＲＷＳメモリを付勢して記憶させる。

第１パス／フオーマツトＣＱＦＰＦフリツプフロツプは
２進１のときバッファ制御回路を条件付けて、レジスタ
Ａ、Ｂ、ＣをＲＷ８記憶からではなくＰＳＩ制御からバ
イト転送させる。

フリップフロップＣＱＦＰＦ及びＣＱＲＷＡは共に２進
１のときにＲＷＳ記憶３０６−２をレジスタに結合して
、それによってＩＯＣから受けるバイトをＲＷＳ記憶に
書込み得るようにする。

またＣＱＦＰＦフリップフロップはＤレジスタとＲＷＳ
記憶３０６−２との間の路を確立する。

これらの路は、ＩＯＣからの探索引数バイトと及び大容
量記憶デバイスからのキー・フィールド・バイトとのＲ
ＷＳ記憶への書込みを同時に生ぜしめる。

第６ｂ図において、プロセサ３００はＢＯ７００で示さ
れるＲＷＳマイクロ命令を実行することにより適切な開
始アドレスをＲＷＳアドレス・レジスタにロードする。

次にプロセサは分岐タイプ・マイクロ命令を読取り、こ
の命令はデコードされるとき指令がＩＯＣから間に合う
ように到着したかどうか（即ち読取／書込ヘッドが、指
令が指示されたフィールドに作用するには遅すぎないこ
とを示すヘッダー・キー・ギャップ内にまだあるかどう
か）をテストする。

この場合には、テスト「チェイニングスリップ（ｃｈａ
ｉｎｉｎｇ ５ｌｉｐ）Ｊは負（即ちギャップ・カウン
タ・ゼロ信号ＣＣＧＣＺ１０）であり、プロセサ３００
はこのときデバイスの設定をはじめる（第３に図）。

第６ｂ図に示すように、プロセサはマイクロ命令ＣＯ２
００から開始するマイクロ命令を読取る。

図示しないがこれはギャップ・カウンタがＯに減分され
ているとき行われる。

第−論理タイプ・マイクロ命令（第４ｇ図）は、読取ら
れデコードされると、定数フィールドにより指定される
読取指令をデバイス指令レジスタ３１０−４にロードさ
せる。

このタイプの他のマイクロ命令は指令をアダプタ指令レ
ジスタ３１０−６にロードさせ、そしてこれによりアダ
プタ３１０がＤＣ８線を２進１にしてこの指令のデバイ
スに通知する。

更に、アダプタ３１０はこの指令に応答して、特定の開
始パターンの如き所要の準備的制御情報を検出した後に
、読取バッファ３１０−３２を介してバイトを送るよう
に動作する。

次にプロセサ３００は分岐タイプ・マイクロ命令ｃｏｓ
ｏｏを読取り、そしてこの命令はデコードされるとＧＰ
ＲΦＯのフラグ・バイト内容のビット６の状態を再びテ
ストする。

このビットは２進０にセットされるため、読取専用記憶
はマイクロ命令ｃｏｓｏｏに順次進み、そこでＧＰＲΦ
１０のフラグ・バイトのビット６を第６ｂ図に示すよう
に２進１にセットする。

次にプロセサは論理タイプ・マイクロ命令（Ｆ＝１ ）
ＣＯ９ＱＯを読取り、そしてこの命令はシーケンス・デ
コーダでデコードされるとＡＬＵセクションがＣ及びＤ
レジスタのバイト内容を比較出来るようにする最終パス
を確立する。

即ち、論理マイクロ命令のＢオペランドとＡオペランド
はコード化されてＭＵＸアドレス記憶３１４−２１及び
３１４−２２にコード化された信号を記憶させ、このコ
ード化された信号は夫々ＢｏｐＭＵＸ３１４ ２２とＡ
ｏｐＭＵＸ３１４−２４を夫々条件付けてオペランドと
して主ＡＬＵ及び補助ＡＬＵへＣ及びＤレジスタ内容を
与えさせる。

これは比較路の接続を完了する。

まだこれら信号はＡＬＵを条件付けて、モード信号ＭＯ
−Ｍ３をセットすることによりイコール信号ＣＡＥＱＡ
１０を２進１にし、それによって結果ｆ＝１を指定する
。

これは探索を容易にするためイコール記憶フリップフロ
ップ３１６−３００を２進１に切換える。

これと同時に異なったバッファレジスタ群が適切な方向
にバイトをシフトするように接続され、ＰＳＩインター
フェースはＩＯＣからバイトを受けるように条件付けら
札デバイスが指令を与えられており、アダプタがデバイ
スからバイトを受けるように条件付けられ、そしてＡＬ
Ｕセクションは指定されたソースからのバイトを比較す
るように条件付けられる。

また、カウンタは適切なカウントにセットされている。

ＰＳＩカウンタは、キー長さに対応するカウントにセッ
トされており、そしてその後にＩＯＣからの各バイトの
受信時に自動的に減分される。

データ・カウンタは適切なカウント（即ちカウント・フ
ィールドに含まれるキー長さ）にセットされておりそし
て同じくデバイスからバイトを受信するたびに自動的に
減分される０ これと同時に、ハード１シエアのファームウェア・セッ
トアツプが完了しそしてプロセサ３００がノ１−ドウエ
アの制御のもとに置かれる。

即ちバイトのすべての転送は読取専用記憶とは無関係に
生じそしてそれ故処理の遅延がない。

これは第６ｂ図のフローチャートから明らかである。

読取専用記憶は二つの分岐タイプ・マイクロ命令Ｃ１０
１０とＣ１１５０を含むアイドル・ループに入る。

転送動作中、読取専用記憶はＰＣＢマイクロ命令を読取
り、このマイクロ命令はデコードされるとき第３ｆ図の
指令終了ＣＢＥＯＣフリップフロップ３０４−３００の
状態をテストする（第３ｆ図の回路３０４−２８４のテ
スト入力Ｊ＃−１）。

ＣＢＥＯＣフリップフロップが２進１にセットされると
、これは転送動作が完了したことをファームウェアに通
知する。

このテストが正（ＣＢＥＯＣＩ０二１）のとき、読取専
用記憶はアイドリングをやめて再びマイクロ命令Ｃ１３
００へと順次進行することにより制御を引き受け、その
後に読取専用記憶は探索キー動作の結果を記憶する。

更に、他のＰＣＢマイクロ命令Ｃ１１５０によりプロセ
サ３００は、信号ＡＩＩＤＴＯＯを２進Ｏにするインデ
ックス・マークのデバイス検出により通知されるトラッ
クの終りについてテストを行う。

これら信号の一つが２進１になるまで、プロセサ３００
は二つのマイクロ命令ループを通じてアイドリングを続
ける。

このアイドリング中にＣ及びＤレジスタに一つのバイト
が記憶されるたびに、ブロック３１６−３０の回路は比
較時間信号ＣＡＣＭＴ’Ｉ Ｏを２進１にする。

両バイトが一致するときＡＬＵ３１６−２が信号ＣＡＥ
ＱＡ１０を２進１にし、これがフリップフロップ３１６
−３００を２進１の状態に保持する。

任意の比較インターバルにおいてこれらバイトが一致し
ないならば、ＡＬＵは信号ＣＡＥＱＡ１０を２進Ｏにす
る。

これは保持信号ＣＡＢＱＳｉＨを２進Ｏにし、これがフ
リップフロップ３１０−３００を２進Ｏにリセットする
。

この時信号ＣＡＡＥＢ１０も２進Ｏにされる。

かくして最初の不一致はイコール比較フリップフロップ
３１０−３００をリセットし、このフリップフロップは
他のマイクロ命令が実行されるまでこの状態にとどまる
。

この他のマイク、口命令の実行は動作の完了後にのみ生
じる。

第３ｆ図から、指令終了フリップフロップ３０４−３０
０は、データ・カウンタが０（信号ＣＣＤＣＺ１Ａ＝１
）に減分されていてかつすべてのレジスタ（Ａ、Ｂ、Ｃ
，Ｄ、Ｅ及びＦレジスタ）が空（信号ＣＤＤＢＥ１０＝
１）であるとき２進、１にセットされる。

最後のバイトが転送されておりかつデータ・カウンタが
Ｏに減分されていると仮定すれば、読取専用記憶はＰＣ
Ｂマイクロ命令Ｃ１０１０の読取及びデコード時に分岐
タイプ・マイクロ命令Ｃ１３００に進み、この命令は、
それが転送動作の終りであったため（即ちデータ・カウ
ンタがＯに減分されたこと）、またはエラーがアダプタ
３１０により検出された（信号ＡＥＥＲＲ１０＝１ ）
ために、ＥＯＣフリップフロップ３０４−３００が２進
１にセットされたかどうかを決定するためのテストを行
う。

エラーがないと仮定すれば、読取専用記憶は比較結果を
評価するためのルーチンの最初のマイクロ命令であるマ
イクロ命令ＤＯ４００へ進む。

第３ｈ図の結果テスト及び記憶３１６−３０のフリップ
フロップ３１６−３００と３１６−３１０のいずれかま
たは両方とも２進Ｏにセットされないであろう。

一致があったなら、イコールＣＡＥＱＳフリップフロッ
プ３１６−３００は２進１である。

状態ビットのセット（キー探索の結果を反映する）後、
プロセサは分岐タイプ・マイクロ命令を実行し、この命
令はプロセサをマイクロ命令ＤＯ？００に戻す。

このマイクロ命令はそれらの結果をテストしそして標識
をセットする。

プロセサ３００は読取エラーがあったかどうかについて
のテストのた″めマイクロ命令ＤＯ４００に進む。

読取エラーがないと仮定すれば、これは真の比較即ち一
致があったことを意味し、そして読取専用記憶はマイク
ロ命令ＨＯ１００で開始するマイクロ命令ルーチンに進
み、マイクロ命令ＨＯ１００は適正なコードをＩＯＣへ
の通知に用いられるＧＰＲ＋８にロードする。

Ｐ８Ｉを介しての適切な信号交換の後にＩＯＣは実行さ
れるべき次の命令を送るようにされ、この指令は、例え
ばＩＯＣにより供給されるキーと比較されるキーをもつ
レコードのデータ・フィールドに対する動作を実行する
ための指令である。

第６ｃ図はＩＯＣからの次の指令を待ち合せている間に
プロセサが実行する動作を示す。

この間に大容量記憶デバイスの読取／書込ヘッドがレコ
ードのキー／データ・ギャップを通っている（第５ｂ図
）。

側光ば、プロセサはマイクロ命令を取り出してデコード
し、このマイクロ命令は探索されたばかりのレコードの
キー・フィールドに関連したカウント・フィールドに含
まれるデータ長さフィールドに対応するカウントをデー
タ・カウンタにロードする。

これは、次の指令がそのデータ・フィールドに対する動
作を指定するであろうという予想のもとに行われる。

この図におけるルーチンはプロセス・エンド・オブ・フ
ァイル （ＰＲＥＯＦ）と呼ばれる。

これがデータ・カウンタをロードすると、これはデータ
長さＯについてチェックも行う。

もしＯであればそれはこれがファイル・レコードの終り
であることを示す。

ファイルの終了がないと仮定すれば、読取専用記憶はマ
イクロ命令ＡＯ１００に進み、このマイクロ命令はＧＰ
Ｈに記憶されたコードと次の指令の要求の一部をＩＯＣ
に送る。

読取専用記憶は次に前のルーチンにもどり、そこでうま
く探索された最後のレコードの識別子に対応するように
ＲＷＳ記憶内のアドレス・レジスタ・ロケーションの内
容を更新する。

それから読取専用記憶は最後に探索ルーチンを参照して
、次の指令を受けるようにＰＳＩ制御セクションをセッ
トアツプし、それに続いて最終的に次の指令コードをデ
コードするたメ指令コード・ルーチンＣＭＤＥＣに分岐
する。

本発明はマイクロプログラム制御記憶に加えてハードウ
ェア制御シーケンス装置を含むマイクロプログラム可能
プロセサを提供する。

この制御記憶はこのハードウェア・シーケンス装置を条
件付ける信号を発生して、特定の指令を実行するための
適当なハードウェア路をセットアツプさせる。

このセットアツプに続いてマイクロプログラム制御記憶
は制御をハードウェア・シーケンス装置に移し、このシ
ーケンス装置が制御記憶の動作速度又は周期速度には無
関係な最大速度をもってデータ転送を行いうるようにす
る。

上述した特定の動作では、ハードウェア・シーケンス装
置が転送の完了を通知するまで制御記憶はアイドルであ
った。

勿論ＡＬＵは探索動作により要求されるとき二つのソー
スからのバイトの比較に関係していた。

他のタイプの動作の場合には制御記憶はアイドルする代
りにバイトの転送には関係しない成る動作を行うことが
出来る。

例えば、制御記憶の算術マイクロ命令の読取に応答して
ＡＬＵは、書込指令の一部分として可変長さギャップを
計算することが出来る。

即ち、成る場合にはディスクは、書込まれるデータ・フ
ィールドの長さにもとづいて可変長さギャップをもつよ
うなフォーマットにされる。

かくしてデータ転送が行われる間に、本発明のプロセサ
内のＡＬＵは、データ長さとキー長さを加算することに
よりギャップを計算しそしてその和のパーセントをとる
。

同様の計算は読取指令の一部分として行われうるのであ
り、可変長さギャップは、実行される読取指令に関連づ
けられた書込指令により指定される他のフォーマットを
予期して計算される。

更に、制御記憶は、「処理された最後のデータ・フィー
ルド」のアドレスを示すように成るレジスタを更新する
如きプロセサ内の異ったアドレス・レジスタの内容を変
更する動作を行うことが出来る。

これら動作は、制御記憶がアイドル・ループ条件に入る
前あるいは実行される特定の指令について要求されると
きのデータ転送中に生ずる。

これまでの例は例示のためにのみ用いた。

すべてのマイクロ命令についての詳細なコーディング・
パターンについては説明しないが、必要であればマクグ
ローヒル社の「コンピュータ・デザイン・ファンダメン
タルスＪ （１９６２）及びプレンティスホール社の「
マイクロプログラミング・プリンシプルス・アンド・プ
ラクテイスＪ （１９７０）を参照され度い。

【図面の簡単な説明】

第１図は本発明の原理を用いたデータ処理システムの概
略図、第２図は第１図の周辺プロセサ３００の詳細図、
第３ａ図は第２図のＰ８Ｉコントロール領域の詳細図、
第３ｂ図は第２図のデータ・バッファ・レジスタおよび
コントロール領域３０２−５０の詳細図、第３Ｃ図は第
２図のセクション３０８の制御シーケンス記憶装置の詳
細図、第３（ｌは第２図のセクション３０８のカウンタ
匍脚の詳細図、第３ｅ図は第２図読取専用メモリ制御セ
クション３０４のブロック図、第３ｆ図はｆＡ図及び第
３ｆＢ図から成り第３ｅ図の異った分岐回路の詳細図、
第３ｇ図は第２図の読取書込バッファ記憶セクション３
０６の種々の部分の詳細図、第３ｈ図は第３ｇ図のセク
ション３０６の制御ロジック回路３０６−７０とトグル
及び増分回路３０６−１００の詳細図、第３１図はａｉ
Ａ図及び第３ｉＢ図から成り第２図のＡＬＵセクション
３１６の詳細図、第３ｊ図は第２図のデータ及びカウン
タ・セクション３１８の詳細図、第３に図は第２図のア
ダプタ及びデバイス線制御セクション３１０の詳細図、
第４ａ−第４ｇ図は本発明のプロセサにより実行される
異ったマイクロ命令フォーマットを示す図、第５ａ−５
ｂ図は大容量記憶デバイスに記憶されるレコードのフォ
ーマットを示す図、第６ ａ −６ｃ図は本発明のプロ
セサの動作を説明するためのフローチャートである０１
００・・・中央プロセサ複合体、２００・・・周辺サブ
システム・インターフェース、３００・・・周辺プロセ
サ、３１０・・・デバイス・レベル・インターフェース
制御セクション、３０６・・・読取／書込記憶セクショ
ン、３０８・・・高速シーケンス制御セクション、３０
２・・・Ｐ Ｓ Ｉ 制御セクション、３０２５０・・
・バッファ・セクション、３０４・・・読取専用記憶制
御セクション、３１４・・・汎用レジスタ・セクション
、３１６・・・演算論理ユニットセクション、３１８・
・・データ及びギャップ・カウンタ・セクション。

Claims (1)

1. 【特許請求の範囲】 １ 第１インターフエース２００に接続されており、そ
   して該第１インターフエースから受ける指令信号に応答
   して第２インターフエース４００に接続された少なくと
   も１つの入力／出力デノくイスの動作を制御するように
   動作し、かつ前記入力／出力デバイスに関し前記第１及
   び第２のインターフェースの間で情報信号を転送するマ
   イクロプログラムされた周辺プロセサにおいて、 九 マイクロプログラム記憶制御装置３０４であって、
   該マイクロプログラム記憶制御装置が、複数のマイクロ
   命令を夫々有する複数のマイクロ命令シーケンスを記憶
   するため複数の記憶ロケーションを有する記憶装置３０
   ４−２と、テストされるべき複数の第１の信号を受ける
   ように結合された複数の入力端子を含んでおりかつ前記
   記憶装置に結合されており前記複数の第１の信号に従っ
   て前記複数のシーケンスの異なったものへ分岐するよう
   に前記記憶装置を条件付けるための分岐制御装置３０４
   −３４，３０４−３６゜３０４−２８と、及び前記記憶
   装置に結合されており動作サイクル中前記記憶装置から
   読取られる前記マイクロ命令に応答して第２の制御信号
   を発生するデコード装置３０４−３８と、を含むこと、 ■ 前記第１及び第２のインターフェースに結合されて
   おり情報信号を転送するための双方向性データ転送装置
   ３０２−５０と、及び、 ｃ 該データ転送装置と前記マイクロプログラム記憶制
   御装置とへ結合されており第３の制御信号を発生するた
   めのシーケンス制御装置３０８と、 から成り、前記分岐制御装置は指令コードを表わしてい
   るところの前記端子の異なったものへ与えられる前記第
   １の信号に応答して前記複数のシーケンスの１つへ分岐
   するように前記記憶装置を条件付け、前記デコード装置
   は前記シーケンス制御装置への印加のため前記１つのシ
   ーケンスのデコード・マイクロ命令に応答して前記第２
   の制御信号を発生するように動作し、前記シーケンス制
   御装置は前記第２の制御信号により条件付けられて前記
   マイクロプログラム記憶制御装置の動作速度とは無関係
   な速度にての前記データ転送装置を介する情報信号の引
   き続く転送を制御するための前記第３の制御信号を発生
   することを、特徴とするマイクロプログラムされた周辺
   フロセサ。 ２ 周辺サブシステム母線へ結合されかつ少なくとも１
   つの周辺デバイスへ結合された周辺プロセサを含む周辺
   サブシステムにおいて、前記周辺プロセサカ＼前記周辺
   サブシステム母線へ与えられる指令に応答して前記周辺
   サブシステム母線とデバイス・レベル・インターフェー
   スとの間のバイト信号の転送のたメ前記デバイス、レベ
   ル・インターフェースへ結合された前記１つの周辺デバ
   イスの動作を制御するように動作し、前記周辺プロセサ
   が、 Ａ０周辺サブシステム・インターフェース部分３０２と
   、 ａ マイクロプログラム記憶制御装置３０４であって、
   該制御装置が、複数のマイクロ命令を記憶するためのア
   ドレス可能な制Ｘ’記憶３０４ ２と、多数のテスト入
   力を有しておりかつ前記制御記憶に結合されており前記
   多数のテスト入力へ与えられる信号に従って前記複数の
   マイクロ命令へ分岐するように前記制御記憶を条件付け
   るための分岐制御装置３０４−２８，３０４−３４゜３
   ０４−３６と、及び前記制御記憶へ結合されており前記
   制御記憶から読取った前記マイクロ命令に応答して制御
   信号を発生するためのデコード装置３０４−３８と、を
   含むこと、 Ｃ前記周辺サブシステム・インターフェース部分３０２
   へ結合されたバッファ・レジスタ及び制御装置３０２−
   ５０と、 Ｄ、前記マイクロプログラム記憶制御装置と前記バッフ
   ァ・レジスタ及び制御装置とへ結合された算術及び論理
   ユニット（３１６）と、 Ｅ、前記デバイス・レベル・インターフェースへ結合さ
   れたデバイス・レベル・インターフェース部分３１０と
   、 Ｆ、前記バッファ・レジスタ及び制御装置と前記算術及
   び論理ユニットとへ結合された読取／書込記憶３０６と
   、 Ｇ、前記デバイス・レベル・インターフェース部分と、
   前記バッファ・レジスタ及び制御装置と及び前記算術及
   び論理ユニットとへ結合されたアダプタ制御回路３１０
   −２と、及び Ｈ１前記マイクロプログラム記憶制御装置と、前記算術
   及び論理ユニットと、前記読取／書込記憶と、前記アダ
   プタ制御回路と及び前記バッファ・レジスタ及び制御装
   置とへ結合されておりサブ指令制御信号を発生するため
   のシーケンス制御装置３０８と、 から成り、前記分岐制御装置３０４−２８，３０４−３
   ４．３０４−３６が、前記テスト入力のある一定のもの
   に与えられる前記母線からの前記指令の内の１つの指令
   に対応する指令コード信号に応答して、第１シーケンス
   のマイクロ命令へ分岐するように前記制御記憶を条件付
   け、前記デコード装置が、前記シーケンスのマイクロ命
   令に応答し、前記シーケンス制御装置を条件付けるため
   の制御信号を発生するように動作して所定組の前記サブ
   指令制御信号を与えさせ、該サブ指令制御信号は、前記
   シーケンス制御装置の制御下で前記１つの指令の実行に
   要求されるバイト信号の転送を実行するため、前記バッ
   ファ・レジスタ及び制御装置と前記算術及び論理ユニッ
   トと前記読取／書込記憶と及び前記アダプタ制御回路と
   を、動作のため動作上所定態様にて接続すること、を特
   徴とする周辺プロセサ。 ３ 第１インターフエースに結合されており、かつ第２
   インターフエースへ結合された複数の人力／出力デバイ
   スの任意の１つの動作を、前記人力／出力デバイスの選
   択された１つに関し前記第１インターフエースと前記第
   ２インターフエースとの間での情報バイト信号の転送を
   要求する指令コード・バイトを含んだ指令信号を受信す
   ることに応答して制（財）するように動作する周辺プロ
   セサにおいて、該周辺プロセサが、 Ａ、マイクロプログラム記憶制御装置３０４であって、
   該制御装置が、 イ）マイクロ命令を記憶するための複数の記憶ロケーシ
   ョンを含むアドレス可能な制御記憶３０４−２と、 口）該制御記憶へ接続されており動作サイクル中前記記
   憶ロケーションを参照するためのアドレスを記憶するた
   めのアドレス・レジスタ３０４−４と、 ノ９該アドレス・レジスタへ結合された分岐及びテスト
   制御装置３０４−２８，３０４−３４．３０４−３６で
   あって、該装置が前記プロセサの異なった部分から信号
   を受けるための入力装置を含んでおり、前記分岐制御装
   置は、前記信号のテストに従って動作して前記アドレス
   ・レジスタの内容を変更して前記制御記憶をマイクロ命
   令シーケンスへ分岐させること、 →前記制御記憶へ接続されており各動作サイクル中参照
   されたロケーションのマイクロ命令内容を一時的に記憶
   するための出力レジスタ３０４−３２と、及び ホ）該出力レジスタに結合されており前記マイクロ命令
   内容のある一定の部分のデコードに応答して制御信号を
   発生するように動作するデコード装置３０４−３８と、 から成ること、 Ｂ、複数の入力及び出力のデータ路を有する双方向性デ
   ータ転送装置３０２−５０であって、１つの人力及び出
   力のデータ路が前記第１インターフエースと前記第２イ
   ンターフエースとへ結合されていること、及び Ｃ１算術及び論理装置３１６であって、該装置が第１オ
   ペランド入力と第２オペランド入力とを有しておりこれ
   ら第１オペランド入力及び第２オペランド入力へオペラ
   ンドとして与えられるバイト信号に、対し所定数の算術
   及び論理演算を実行するように動作する算術及び論理ユ
   ニットと、及び前記第１オペランド入力と前記第２オペ
   ランド入力へ夫々結合された第１及び第２の入カマルチ
   プレクス回路装置３１４−２２，３１４−２４と、を含
   み、該マルチプレックス回路装置の夫々は１つの出力と
   複数の入力とを有しており、該複数の入力が対応する数
   のソースからバイト信号を受けるように接続されており
   、かつ各前記マルチプレックス回路装置が前記出力へ与
   えられる前記ソースの内の１つのソースの信号を選択す
   る回路装置を含んでおり、前記マルチプレックス回路装
   置の夫々の前記複数の入力の少なくとも１つが、出力デ
   ータ路の所定の１つと、及び前記オペランドに対し実行
   される動作の結果を示す信号を発生するため前記算術及
   び論理ユニットへ結合された結果回路装置とへ接続され
   ること、Ｄ、前記指令の実行のため要求される制御及び
   データのバイトを記憶するための複数の記憶ロケーショ
   ンを含む読取／書込記憶装置３．０６であって、該記憶
   装置が、前記データ転送装置３０２−５０の出力の所定
   のものへ結合されたデータ入力ゲート装置３０６−４２
   と、該データ入力ゲート装置へ接続されており前記出力
   のどの１つが前記読取／書込記憶装置へ信号を与えるべ
   きかを選択するための信号を発生するように動作する制
   御回路装置３０６−７０と、及び前記入力マルチプレッ
   クス回路装置３１４−２２．３１４−２４へ接続されて
   おりかつ前記ロケーションのアドレス指定されたものか
   ら読取られる信号を一時的に記憶するように接続された
   出力レジスタ装置３０６−４０と、を含むこと、及び Ｅ、前記制御記憶の前記出力レジスタと前記データ転送
   装置と及び前記読取／書込記憶装置とへ結合されたシー
   ケンス制御装置３０８と、から成り、前記分岐制御入力
   装置３０４−２８゜３０４−３４，３０４−３６が前記
   結果回路装置へ結合されておりかつ前記指令コード・バ
   イトのテストの結果により条件付けされて前記制御記憶
   ヲ所定のマイクロ命令シーケンスへ分岐させ、前記デコ
   ード装置が前記所定シーケンスのマイクロ命令の読取時
   に動作して制御信号を発生し、前記シーケンス制御装置
   が、前記制御信号によって条件付けられて、前記データ
   転送装置と前記読取／書込記憶制御回路装置と及び前記
   入力マルチプレックス回路装置とへ信号を与えて、前記
   データ転送装置を介する前記第１及び第２のインターフ
   ェースと前記算術及び論理装置と及び前記読取／書込記
   憶装置とへのバイト信号の転送を前記指令コードに従っ
   て定められる通り引き続いて付勢し、前記転送は前記シ
   ーケンス制御装置の制御の下で進行しかつ前記マイクロ
   プログラム記憶制御装置の動作速度とは無関係な前記人
   力／出力デバイスの前記選択された１つに従って確立さ
   れる速度にて進行し、それによって前記制御装置を前記
   転送に関係しない動作の実行のため利用可能にすること
   、を特徴とする周辺プロセサ。