JPS5836843B2 - Single-ended push-pull power amplifier circuit - Google Patents

Single-ended push-pull power amplifier circuit

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JPS5836843B2
JPS5836843B2 JP52070312A JP7031277A JPS5836843B2 JP S5836843 B2 JPS5836843 B2 JP S5836843B2 JP 52070312 A JP52070312 A JP 52070312A JP 7031277 A JP7031277 A JP 7031277A JP S5836843 B2 JPS5836843 B2 JP S5836843B2
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JP
Japan
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transistor
resistor
collector
power amplifier
conductive
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JP52070312A
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Japanese (ja)
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JPS544550A (en
Inventor
研 森田
栄 浜野
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Panasonic Holdings Corp
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Matsushita Electric Industrial Co Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3083Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
    • H03F3/3086Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
    • H03F3/3091Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal comprising two complementary transistors for phase-splitting

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 本発明はシングルエンデットプッシュプル電力増幅回路
(以下SEPP電力増幅回路と記す)におけるPNP
l−ランジスタとNPN}ランジスタの特性の相違に起
因する歪の発生を抑圧することのできるSEPP電力増
幅回路に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a PNP in a single-ended push-pull power amplifier circuit (hereinafter referred to as SEPP power amplifier circuit).
The present invention relates to a SEPP power amplifier circuit that can suppress the occurrence of distortion caused by the difference in characteristics between an l-transistor and an NPN transistor.

SEPP電力増幅回路は出力トランスを用いることなく
直接駆動でき、高忠実度の増幅器に広く採用されている
ところであり、近年はこの回路が半導体集積回路化され
るにいたっている。
SEPP power amplifier circuits can be driven directly without using an output transformer and are widely used in high-fidelity amplifiers, and in recent years this circuit has been integrated into semiconductor integrated circuits.

第1図はかかるSEPP電力増幅回路として概に提案さ
れている回路を示す図であり、図中1および2は上側N
PN トランジスタを形成するダーリントン接続トラン
ジスタ、3および4は下側PNPトランジスタを形成す
るダーリントン接続トランジスタ、5はプリドライバト
ランジスタ、6は同トランジスタ5のエミツタ抵抗、7
は入力信号源、8はトランジスタ5の負荷として接続さ
れたトランジスタ、9はトランジスタ8とともにカレン
トミラー回路を形成するトランジスタ、10はカレント
ミラー回路の入力電流源、11はバイアス用ダイオード
源、12は直流電源端子、そして13は出力負荷である
FIG. 1 is a diagram showing a circuit generally proposed as such a SEPP power amplifier circuit, in which 1 and 2 indicate the upper N
3 and 4 are Darlington connection transistors forming a lower PNP transistor; 5 is a pre-driver transistor; 6 is an emitter resistance of transistor 5; 7 is a Darlington connection transistor forming a PN transistor;
is an input signal source, 8 is a transistor connected as a load of transistor 5, 9 is a transistor that forms a current mirror circuit together with transistor 8, 10 is an input current source for the current mirror circuit, 11 is a bias diode source, and 12 is a direct current a power supply terminal, and 13 is an output load.

以上の構成からなる従来のSEPP電力増幅回路におい
ては、プリドライバトランジスタ5のコレクタ負荷とし
てPNPトランジスタ8が接続されることになり、単に
プリドライバトランジスタ5のコレクタに負荷抵抗が接
続された回路構戒を採用した場合にくらべて、プリドラ
イバトランジスタ5のコレクタからみた出力インピーダ
ンスZRに無視することのできない値となり、上側NP
Nトランジスタを構成するトランジスタ1および2の電
流増幅率と下側PNP l−ランジスタを構成するトラ
ンジスタ3および4の電流増幅率が異った?合、上側N
PN}ランジスタが導通したときのトランジスタ5のコ
レクタからみたインピーダンスZRIと下側PNPトラ
ンジスタが導通したときのトランジスタ5のコレクタか
らみたインピーダンスZR2との間に差が生じる。
In the conventional SEPP power amplifier circuit having the above configuration, the PNP transistor 8 is connected as the collector load of the pre-driver transistor 5, and the circuit structure is simply that a load resistor is connected to the collector of the pre-driver transistor 5. Compared to the case where
Are the current amplification factors of transistors 1 and 2 forming the N transistor different from those of transistors 3 and 4 forming the lower PNP l-transistor? Upper N
A difference occurs between the impedance ZRI seen from the collector of the transistor 5 when the PNP} transistor is conductive and the impedance ZR2 seen from the collector of the transistor 5 when the lower PNP transistor is conductive.

すなわち、インピーダンスZRtとZ2は、負荷13の
抵抗値をRL、トランジスタ1〜4の電流増幅率をそれ
ぞれh FE 1〜hFFAとすると次式であらわされ
る。
That is, the impedances ZRt and Z2 are expressed by the following equations, where the resistance value of the load 13 is RL, and the current amplification factors of the transistors 1 to 4 are hFE1 to hFFA, respectively.

ZR1−RLxhFE1×h孔,・・・・・・・・・・
・・・・・(1)ZR2 = RL xhFE3X h
pg4・・・・・−−(2)この式から明らかなように
、トランジスタ5のコレクタからみたインピーダンスは
負荷抵抗の値と上下のトランジスタの電流増幅率との積
としてあらわされるものであるため、上下のトランジス
タの電流増幅率が異ると、ZRIとZR2との間に差が
生じる。
ZR1-RLxhFE1xh hole,・・・・・・・・・
...(1) ZR2 = RL xhFE3Xh
pg4...---(2) As is clear from this equation, the impedance seen from the collector of transistor 5 is expressed as the product of the load resistance value and the current amplification factors of the upper and lower transistors, so If the current amplification factors of the upper and lower transistors are different, a difference occurs between ZRI and ZR2.

ところで、ZR1とZR2の差は入力信号の正負によっ
てプリドライブ回路の電圧増幅率が異る不都合をもたら
し、負荷13の両端の信号波形は第2図の実線で示すよ
うに歪んだ波形となってしまう。
By the way, the difference between ZR1 and ZR2 causes the inconvenience that the voltage amplification factor of the predrive circuit differs depending on the positive or negative input signal, and the signal waveform at both ends of the load 13 becomes a distorted waveform as shown by the solid line in FIG. Put it away.

このような不都合を排除するには、hFE1〜h FE
4の間に}IFEt = }IFEsならびにhFE
2 = h花,の関係を成立させればよいのであるが、
トランジスタ1と3は極性を異にするものであり、特に
これらを半導体集積回路化した場合には、両者の電流増
幅率を一致させることは極めて困難であった。
To eliminate such inconvenience, hFE1 to hFE
Between 4 }IFEt = }IFEs and hFE
All we have to do is establish the relationship 2 = h flower, but
Transistors 1 and 3 have different polarities, and it is extremely difficult to match their current amplification factors, especially when they are integrated into a semiconductor circuit.

本発明は従来のSEPP電力増幅回路における上記の不
都合に鑑みてなされたもので、上側トランジスタと下側
トランジスタの電流増幅率に差が存在したとしても、こ
の差によって出力信号に歪がもたらされることのないS
EPP電力増幅回路を提供するものである。
The present invention was made in view of the above-mentioned disadvantages in conventional SEPP power amplifier circuits, and even if there is a difference in current amplification factors between the upper transistor and the lower transistor, this difference causes distortion in the output signal. S without
The present invention provides an EPP power amplification circuit.

以下に本発明のSEPP電力増幅回路について実施例に
基いて図面を参照して詳しく説明する。
EMBODIMENT OF THE INVENTION Below, the SEPP power amplifier circuit of this invention will be explained in detail based on an Example with reference to drawings.

第3図は本発明のSEPP電力増幅回路の一実施例を示
す図であり、図示するようにカレントミラー回路を形戒
するPNPトランジスタでプリドライバトランジスタ5
のコレクタ回路に接続された側のトランジスタ8のコレ
クタエミツタ回路と並列に抵抗14を接続した構威が採
られており、この部分を除いては従来の構威と同様の構
或となっており、同一要素については第1図と同じ番号
を付している。
FIG. 3 is a diagram showing an embodiment of the SEPP power amplifier circuit of the present invention. As shown in the figure, the predriver transistor 5 is a PNP transistor forming a current mirror circuit.
A structure is adopted in which a resistor 14 is connected in parallel with the collector-emitter circuit of the transistor 8 connected to the collector circuit of the transistor 8, and the structure is the same as the conventional structure except for this part. The same elements are given the same numbers as in FIG.

以上の構成からなる本発明のSEPP電力増幅回路にお
いて、プリドライバトランジスタ5による利得Gは抵抗
6の値をR6、抵抗14の値をR14とすると、ほぼR
14/R6としてあらわされる。
In the SEPP power amplifier circuit of the present invention having the above configuration, the gain G of the predriver transistor 5 is approximately R, assuming that the value of the resistor 6 is R6 and the value of the resistor 14 is R14.
It is expressed as 14/R6.

ただし、抵抗13の値は、R14<ZRI、R14《Z
R2の関係が得られる値に選定されている。
However, the value of the resistor 13 is R14<ZRI, R14<Z
The value is selected so that the relationship of R2 can be obtained.

因に、負荷13の抵抗値RLは4〜16Ωの範囲、とり
わけ8Ωの値に選定されるものが多く、また、集積化さ
れたNPNl−ランジスタの電流増幅率すなわち、h狂
1 ,hFE2 t hFB4の値は50〜250程度
であり、一方、PNPトランジスタの電流増幅率すなわ
ちh FE sの値は5〜70程度である。
Incidentally, the resistance value RL of the load 13 is often selected to be in the range of 4 to 16Ω, especially 8Ω, and the current amplification factor of the integrated NPN transistor, that is, hFB4, hFE2, hFB4, The value of is about 50 to 250, and on the other hand, the value of the current amplification factor of the PNP transistor, that is, h FE s is about 5 to 70.

したがって、抵抗14の値はこれらの値を考慮して決定
される。
Therefore, the value of the resistor 14 is determined taking these values into consideration.

ところで、本発明において、例えば、NPNトランジス
タの電流増幅率が1501PNPトランジスタの電流増
幅率が30,RLが8Ω、エミツタ抵抗6が100Ω、
そして抵抗14が5KΩに選定されたとすると、上側ト
ランジスタが導通したときのプリドライバトランジスタ
5による利得Guと下側トランジスタが導通したときの
プリドライバトランジスタ5による利得GLは、それぞ
れ次のようにあらわされるものとなる。
By the way, in the present invention, for example, the current amplification factor of the NPN transistor is 1501, the current amplification factor of the PNP transistor is 30, RL is 8Ω, the emitter resistor 6 is 100Ω,
Assuming that the resistor 14 is selected to be 5KΩ, the gain Gu of the pre-driver transistor 5 when the upper transistor is conductive and the gain GL of the pre-driver transistor 5 when the lower transistor is conductive are expressed as follows. Become something.

ただしROUはZRtとR14の並列合成抵抗ただしR
OLはZR,2とR14の並列合成抵抗ところで、上記
の具体的な値を第(1)式および第(2)式に代入して
ZRtとZR2を求めるとそれぞれ以下の値となる。
However, ROU is the parallel combined resistance of ZRt and R14. However, R
OL is a parallel combined resistance of ZR,2 and R14. By the way, when ZRt and ZR2 are obtained by substituting the above specific values into equations (1) and (2), the following values are obtained.

また、 ROU ROLはR14が5KΩであり、 となる。Also, ROU ROL is R14 of 5KΩ, becomes.

したがって、第(3)式、第(4)式で示したGUなら
びにGLは、それぞれ4.9 K/1. 0 0 ,
4.4 K/100としてあらわされ、抵抗R6とR1
4の比5K/100にほぼ近値される。
Therefore, GU and GL shown in equations (3) and (4) are respectively 4.9 K/1. 0 0,
4.4 Expressed as K/100, resistors R6 and R1
The ratio of 4 is approximately 5K/100.

すなわち、第3図で示す回路のプリドライバ回路の電圧
利得は、トランジスタの電流増幅率の差の影響を殆んど
受けることはなく、抵抗6と14の値でほぼ決定される
ものとなる。
That is, the voltage gain of the predriver circuit of the circuit shown in FIG. 3 is hardly affected by the difference in current amplification factors of the transistors, and is almost determined by the values of the resistors 6 and 14.

かかる抵抗14がない従来の回路では、電圧利得がそれ
ぞれZR1/R6,ZR,2/R6となるため、回路定
数が上記と同じ値に選定された場合、ZR1/R6がZ
R2/R6の約5倍の値となり両者間に約14dbの差
が生じ、歪の発生がもたらされたのであるが、本発明に
よれば上記のように、GUとGLとの差は極めて小さく
なり、第2図の点線で示すように負荷の両端の信号波形
は歪のない波形となる。
In a conventional circuit without such a resistor 14, the voltage gains are ZR1/R6, ZR, and 2/R6, respectively, so if the circuit constants are selected to the same values as above, ZR1/R6 becomes Z
The value is approximately 5 times that of R2/R6, resulting in a difference of approximately 14 db between the two, resulting in distortion, but according to the present invention, as described above, the difference between GU and GL is extremely small. As a result, the signal waveform at both ends of the load becomes a distortion-free waveform, as shown by the dotted line in FIG.

第4図は本発明の他の実施例を示す回路図であり、抵抗
15をトランジスタ8および9のエミツタ共通接続点と
電源端子12との間に接続するとともに、さらにトラン
ジスタ1のコレクタを前記のエミツタ共通接続点に接続
し、かつこの点と出力発生点との間を交流的に接続した
構成をとっている。
FIG. 4 is a circuit diagram showing another embodiment of the present invention, in which a resistor 15 is connected between the emitter common connection point of transistors 8 and 9 and the power supply terminal 12, and the collector of transistor 1 is connected between the emitters of transistors 8 and 9 and the power terminal 12. It is connected to the emitter common connection point, and this point and the output generation point are connected in an alternating current manner.

かかる構或でも、電圧利得に関しては第3図の回路と同
様に抵抗6と14の比R14 / R6に近似される効
果が奏される。
Even with this structure, the effect of approximating the voltage gain to the ratio R14/R6 of the resistors 6 and 14 can be achieved, similar to the circuit shown in FIG.

ところで、このような構成とした場合にはコンデンサ1
6を介して出力信号発生点とトランジスタ9のエミツタ
が交流的に結合されているため、トランジスタ9のエミ
ツタ電位は端子12の電位よりも高くなり、このため、
第2図の回路にくらべてより大きな出力を負荷の両端に
とりだすことができる。
By the way, in such a configuration, capacitor 1
Since the output signal generation point and the emitter of the transistor 9 are AC-coupled via the terminal 6, the emitter potential of the transistor 9 is higher than the potential of the terminal 12, and therefore,
Compared to the circuit shown in FIG. 2, a larger output can be taken out to both ends of the load.

以上の説明から明らかなように、本発明のSEPP電力
増幅回路は、出力段を形成するトランジスタの極性が異
ることによりその電流増幅率が異っても、このことによ
って出力信号波形が歪む不都合はなく、したがって、回
路の半導体集積回路化をはかる上で特に有用な回路とい
える。
As is clear from the above description, the SEPP power amplifier circuit of the present invention has the disadvantage that even if the current amplification factors differ due to the different polarities of the transistors forming the output stage, the output signal waveform is distorted due to this. Therefore, it can be said that it is a particularly useful circuit for converting circuits into semiconductor integrated circuits.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来のSEPP電力増幅回路を示す図、第2図
は出力信号波形を示す図、第3図および第4図は本発明
のSEPP電力増幅回路の各実施例を示す図である。 1,2・・・・・・上側NPNトランジスタ構成用のト
ランジスタ、3,4・・・・・・下側NPN トランジ
スタ構戒用のトランジスタ、5・・・・・・プリドライ
バトランジスタ、6・・・・・・エミツタ抵抗、7・・
・・・・入力信号源、8,9・・・・・・カレントミラ
ー回路形成用トランジスタ、10・・・・・・電流源、
11・・・・・・バイアス用ダイオード、12・・・・
・・電源端子、13・・・・・・負荷、14・・・・・
・利得設定兼歪補正用抵抗、15・・・・・・抵抗、1
6・・・・・・コンデンサ。
FIG. 1 is a diagram showing a conventional SEPP power amplifier circuit, FIG. 2 is a diagram showing output signal waveforms, and FIGS. 3 and 4 are diagrams showing each embodiment of the SEPP power amplifier circuit of the present invention. 1, 2... Transistor for upper NPN transistor configuration, 3, 4... Transistor for lower NPN transistor configuration, 5... Predriver transistor, 6... ...Emitsuta resistance, 7...
... Input signal source, 8, 9 ... Current mirror circuit forming transistor, 10 ... Current source,
11... Bias diode, 12...
...Power terminal, 13...Load, 14...
・Gain setting/distortion correction resistor, 15... Resistor, 1
6... Capacitor.

Claims (1)

【特許請求の範囲】 1 ベースに信号が印加され、エミツタが第1の抵抗を
介して接地されたプリドライバ段形成用NPNI−ラン
ジスタを、定電流源から入力電流が供給されるカレント
ミラー回路の負荷として、そのコレクタを前記カレント
ミラー回路形成用トランジスタのコレクタと共通接続す
るとともに、前記両コレクタの共通接続点と電源端子と
の間に第2の抵抗を接続し、さらに、同第2の抵抗の値
を上側トランジスタ導通時の利得GU(=RoU/也)
、下側トランジスタ導通時の利得GL ( 一Roi/
Ra )がGU″=GL″−.R14 / R, ( R6・・・・・・第1の抵抗(74,R14・・・
・・・第2の抵抗の値ROTJ = ZRI / R1
4 ( ZRt ””・・上側トランジスタ導通時のプ
リドライバトランジスタのコレクタからみた入力インピ
ーダンス) ROL−ZR,2 / R14 ( ZR2 ”””下
側トランジスタ導通時のプリドライバトランジスタのコ
レクタからみた入力インピーダンス)〕 を満足する値に選定したことを特徴とするシングルエン
デットプッシュプル電力増幅回路。
[Claims] 1. An NPNI transistor for forming a pre-driver stage, to which a signal is applied to the base and whose emitter is grounded via a first resistor, is connected to a current mirror circuit to which an input current is supplied from a constant current source. As a load, its collector is commonly connected to the collector of the transistor for forming the current mirror circuit, and a second resistor is connected between the common connection point of both collectors and the power supply terminal, and the second resistor The value of is the gain GU (=RoU/ya) when the upper transistor is conductive.
, gain GL when the lower transistor is conductive (-Roi/
Ra ) is GU″=GL″−. R14/R, (R6...First resistor (74, R14...
...Second resistance value ROTJ = ZRI / R1
4 (ZRt ""...Input impedance seen from the collector of the pre-driver transistor when the upper transistor is conductive) ROL-ZR, 2 / R14 (ZR2 """ Input impedance seen from the collector of the pre-driver transistor when the lower transistor is conductive) ] A single-ended push-pull power amplifier circuit characterized in that the value is selected to satisfy .
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