JPS63133707A - Differential amplifier circuit - Google Patents
Differential amplifier circuitInfo
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- 230000003503 early effect Effects 0.000 description 1
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- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
- H03F3/45089—Non-folded cascode stages
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、差動増幅回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to a differential amplifier circuit.
本発明は差動増幅回路において、第１及び第２のトラン
ジスタのコレクタと基準電位との間に夫々等しい数のダ
イオード接合を設けることにより、第１及び第２のトラ
ンジスタのコレクタ・エミッタ間電圧を等しくし、コレ
クタ・エミッタ間電圧の不ぞろいによるオフセット電流
を減少させるようにしたものである。In a differential amplifier circuit, the present invention provides an equal number of diode junctions between the collectors of the first and second transistors and a reference potential, thereby increasing the collector-emitter voltage of the first and second transistors. This is to reduce offset current caused by uneven collector-emitter voltage.
第５図は差動増幅回路の一例を示すものである。 FIG. 5 shows an example of a differential amplifier circuit.
同図において、（１）及び（２）は差動対を構成するＮ
ＰＮ形トランジスタである。トランジスタ（１１のエミ
ッタは抵抗器（３）及び（４）を介してトランジスタ（
２）のエミッタに接続されると共に抵抗器（３）及び（
４）の接続点は定電流源（５）を介して接地される。In the same figure, (1) and (2) represent N forming a differential pair.
It is a PN type transistor. The emitter of the transistor (11) is connected to the transistor (11) via resistors (3) and (4).
2) and the resistors (3) and (
The connection point 4) is grounded via a constant current source (5).
また、トランジスタ（１）のコレクタはＰＮＰ形トラン
ジスタ（６）のコレクタ・エミッタ、ＰＮＰ形トランジ
スタ（７）のコレクタ・エミッタ及び抵抗器（８）の直
列回路を介して直流電圧子Ｂが供給される電源端子（９
）に接続されると共に、トランジスタ（２）のコレクタ
はＰＮＰ形トランジスタ（１０）のコレクタ・エミッタ
、ＰＮＰ形トランジスタ（１１）のコレクタ・エミッタ
及び抵抗器（１２）の直列回路を介して電源端子（９）
に接続される。また、トランジスタ（６）のベースはそ
のコレクタに接続されると共にトランジスタ（６）及び
（ｌＯ）のベースは互いに接続され、トランジスタ（６
）及び（１０）によりカレントミラー回路が構成される
。また、トランジスタ（１１）のベースはそのコレクタ
に接続されると共にトランジスタ（７）及び（１１）の
ベースは互いに接続され、トランジスタ（７）及び（１
１）によりカレントミラー回路が構成される。Further, the collector of the transistor (1) is supplied with a DC voltage element B through a series circuit consisting of the collector-emitter of a PNP transistor (6), the collector-emitter of a PNP transistor (7), and a resistor (8). Power terminal (9
), and the collector of the transistor (2) is connected to the power supply terminal ( 9)
connected to. Further, the base of the transistor (6) is connected to its collector, and the bases of the transistors (6) and (lO) are connected to each other.
) and (10) constitute a current mirror circuit. Further, the base of the transistor (11) is connected to its collector, and the bases of the transistors (7) and (11) are connected to each other, and the bases of the transistors (7) and (11) are connected to each other.
1) constitutes a current mirror circuit.
また、トランジスタ（２）のベースにはＶＢの電圧が供
給されると共に、トランジスタ［１１のベースにはＶａ
＋ΔＶの電圧が供給される。Further, the voltage of VB is supplied to the base of the transistor (2), and the voltage of Va is supplied to the base of the transistor [11].
A voltage of +ΔV is supplied.
また、一端にＶＥの電圧が供給される負荷（１３）の他
端はトランジスタ（２）及び（１０）のコレクタの接続
点に接続される。Further, the other end of the load (13), one end of which is supplied with the voltage VE, is connected to the connection point of the collectors of the transistors (2) and (10).
以上の構成の差動増幅回路は周知であり、その増幅動作
の詳細は省略するが、電圧ΔＶは例えば信号であり、ト
ランジスタ（２）及び（１０）のコレクタの接続点には
この信号の増幅された信号が得られ、負荷（工３）に供
給される。The differential amplifier circuit with the above configuration is well known, and the details of its amplification operation will be omitted, but the voltage ΔV is, for example, a signal, and the connection point between the collectors of transistors (2) and (10) is used to amplify this signal. The resulting signal is obtained and supplied to the load (work 3).
この第５図例に示す差動増幅回路において、差動対を構
成するトランジスタ（１）及び（２）のコレクタエミッ
タ間電圧ＶＣｔを、夫々Ｖｃｇ１及びＶＣＥ２とすると
、Ｖ（：Ｅ２の方がトランジスタ（１０）のベース・コ
レクタ間の電圧骨だけＶｃε１より低くなるので、Ｖｃ
ｇｌ＞Ｖｃｔｔ２となる。したがって、この第５図例に
おいては、トランジスタ（１１及び（２）のコレクタ・
エミッタ間電圧ＶＣＥ１及びＶｃε２が不ぞろいとなる
ことから、アーリー効果に起因して負荷（１３）にオフ
セット電流ΔＩが流れる不都合があった。In the differential amplifier circuit shown in the example in FIG. Since only the voltage between the base and collector in (10) is lower than Vcε1, Vc
gl>Vctt2. Therefore, in this example in FIG. 5, the collectors of transistors (11 and (2)
Since the emitter voltages VCE1 and Vcε2 are not aligned, there is a problem in that an offset current ΔI flows through the load (13) due to the Early effect.
いま、オフセント電流ΔＩに注目するため、］・ランジ
スタ（６１，（１０） 、 （７Ｌ （１１）によっ
て構成されるカレントミラー回路の電流伝達係数を１と
すると共に、トランジスタ（１）及び（２）のアーリー
電圧を第６図に示すようにｖＡとする。トランジスタ（
１）及び（２）のベース間の電圧ΔＶがＯのときのコレ
クタ電流■ｃを夫々１１及びＩ２とすると、となる。し
たがって、オフセット電流Δｌは、となる。ごごで、定
電流源（５）の電流値を２１ｏとすると、２ Ｉｏ＝１
１＋ Ｉ２であるから、オフセット電流Δ■は、
となる。即ち、負荷（１３）にはこの（３）式で示すオ
フセット電流Δ■が流れる。Now, in order to focus on the off-cent current ΔI, it is assumed that the current transfer coefficient of the current mirror circuit composed of the transistors (61, (10), (7L (11)) is 1, and the transistors (1) and (2) Let the early voltage of the transistor (
If the collector current ■c in 1) and (2) when the voltage ΔV between the bases is O is 11 and I2, respectively, then the following equations are obtained. Therefore, the offset current Δl is as follows. If the current value of the constant current source (5) is 21o, then 2Io=1
1+I2, the offset current Δ■ is as follows. That is, the offset current Δ■ shown by the equation (3) flows through the load (13).
このように、オフセット電流Δ■が流れるときには、ト
ランジスタ（２）及び（ｌＯ）のコレクタの接続点の電
位が変動し、例えば音声信号を増幅するときには大レベ
ルの音が歪む等の不都合を生じる。In this manner, when the offset current Δ■ flows, the potential at the connection point between the collectors of the transistors (2) and (lO) fluctuates, causing problems such as distortion of large-level sounds when amplifying audio signals, for example.
本発明は斯る点に鑑み、上述したようなオフセット電流
の軽減を図ることを目的とするものである。In view of this point, the present invention aims to reduce the offset current as described above.
本発明は差動増幅回路を構成する第１及び第２のトラン
ジスタ（１）及び（２）のコレクタと基準電位との間に
夫々等しい数のダイオード接合を設け、第１及び第２の
トランジスタのコレクタ・エミッタ間電圧を等しくする
ものである。The present invention provides an equal number of diode junctions between the collectors of first and second transistors (1) and (2) constituting a differential amplifier circuit and a reference potential, and This equalizes the collector-emitter voltage.
例えば、第１及び第２のトランジスタ（１）及び（２）
のコレクタ側にベース接地のトランジスタ（２１）及び
（２２）を挿入するものである。For example, first and second transistors (1) and (2)
Base-grounded transistors (21) and (22) are inserted on the collector side of the transistor.
４１及び第２のトランジスタ（１１及び（２）のコレク
タ・エミッタ間電圧ＶＣＩｔ及びＶＣＩＥ２が等しくな
るので、これらの不ぞろいによって生じるオフセット電
流ΔＩは軽減される。Since the collector-emitter voltages VCIt and VCIE2 of the transistor 41 and the second transistor (11 and (2) are equal to each other, the offset current ΔI caused by their misalignment is reduced.
以下、第１図を参照しながら本発明の一実施例について
説明する。この第１図において、第５図と対応する部分
には同一符号を付し、その詳細説明は省略する。An embodiment of the present invention will be described below with reference to FIG. In FIG. 1, parts corresponding to those in FIG. 5 are designated by the same reference numerals, and detailed explanation thereof will be omitted.
同図において、トランジスタ（１１のコレクタはＮＰＮ
形トランジスタ（２１）のエミッタ・コレクタを介して
トランジスタ（６）のコレクタに接続される。また、ト
ランジスタ（２）のコレクタはＮＰＮ形トランジスタ（
２２）のエミッタ・コレクタを介してトランジスタ（１
０）のコレクタに接続される。In the same figure, the collector of the transistor (11 is NPN)
The emitter-collector of the transistor (21) is connected to the collector of the transistor (6). In addition, the collector of transistor (2) is an NPN transistor (
Transistor (1) via the emitter-collector of (22)
0) collector.
そして、トランジスタ（２１）及び（２２）のベースに
は電圧ｖ８′が供給される。尚、負荷（１３）はトラン
ジスタ（２２）及び（１０）のコレクタの接続点に接続
される。A voltage v8' is supplied to the bases of the transistors (21) and (22). Note that the load (13) is connected to the connection point of the collectors of the transistors (22) and (10).
その他は第５図例と同様に構成される。The rest of the structure is the same as the example shown in FIG.
本例においては、トランジスタ（２１）及び（２２）の
ベースには電圧■Ｂ′が供給されるので、トランジスタ
（１１及び（２）のコレクタ電圧は、ＶＢ’−ＶＢＥ（
Ｖｓ区はトランジスタのベース・エミッタ間電圧）とな
る。したがって本例によれば、トランジスタ（１）及び
（２）のコレクタ・エミッタ間電圧ＶＣＩ１１及びＶ（
：Ｅ２は等しくなるので、負荷（１３）には、第５図例
のようなオフヒント電流ΔＩは流れな（なる。In this example, voltage ■B' is supplied to the bases of transistors (21) and (22), so the collector voltage of transistors (11 and (2) is VB' - VBE (
The Vs section is the voltage between the base and emitter of the transistor. Therefore, according to this example, the collector-emitter voltages VCI11 and V(
:E2 are equal, so the off-hint current ΔI as shown in the example in FIG. 5 does not flow through the load (13).
次に、第２図及び第３図を参照しながら本発明の他の実
施例について説明する。これらの例では、第１図例にお
けるような電圧ＶＢ′の電源を不要とできる利益がある
。尚、第２図及び第３図において第１図と対応する部分
には同一符号を付して示している。Next, another embodiment of the present invention will be described with reference to FIGS. 2 and 3. These examples have the advantage of not requiring a power source of voltage VB' as in the example of FIG. In FIGS. 2 and 3, parts corresponding to those in FIG. 1 are designated by the same reference numerals.
まず、第２図例について説明する。同図において、トラ
ンジスタ（１１のコレクタはＮＰＮ形トランジスタ（３
１）のエミッタ・コレクタを介してトランジスタ（６）
のコレクタに接続される。また、トランジスタ（２）の
コレクタはＮＰＮ形トランジスタ（３２）のエミッタ・
コレクタを介してトランジスタ（１０）のコレクタに接
続される。そして、トランジスタ（３２）のベースはそ
のコレクタに接続されてダイオード接続とされると共に
、トランジスタ（３１）及び（３２）のベースは互いに
接続される。First, the example shown in FIG. 2 will be explained. In the figure, the collector of the transistor (11) is an NPN transistor (3
1) through the emitter-collector of the transistor (6)
connected to the collector of In addition, the collector of the transistor (2) is the emitter of the NPN transistor (32).
It is connected to the collector of the transistor (10) via the collector. The base of the transistor (32) is connected to its collector to form a diode connection, and the bases of the transistors (31) and (32) are connected to each other.
尚、負荷（１３）はトランジ、１（３２）及び（ｉｏ）
のコレクタの接続点に接続される。In addition, the load (13) is a transistor, 1 (32) and (io)
Connected to the collector connection point.
その他は第り図例と同様に構成される。The rest of the structure is the same as in the example shown in FIG.
本例において、トランジスタ（３１）及び（３２）のベ
ースには負荷（１３）を介して電圧７区が供給されるの
で、トランジスタ（１１及び（２）のコレクタ電圧はＶ
＝ ＶＢｇとなる。したがって本例によれば、トラン
ジスタ（１）及び（２）のコレクタ・エミッタ間電圧Ｖ
ＣＥ！及びＶＣＩＥ２は等しくなり、負荷（１３）には
ＶＣＩＫＬ及びＶＣＥ２の不ぞろいによる第５図例のよ
うなオフセント電流ΔＩは流れなくなる。In this example, the bases of the transistors (31) and (32) are supplied with voltage 7 through the load (13), so the collector voltage of the transistors (11 and (2) is V
= VBg. Therefore, according to this example, the collector-emitter voltage V of transistors (1) and (2)
CE! and VCIE2 become equal, and the offset current ΔI as in the example of FIG. 5 due to the misalignment of VCIKL and VCE2 no longer flows through the load (13).
しかし、本例においては、トランジスタ（３１）のベー
ス電流１８がトランジスタ（３２）のコレクタ側から供
給されるので、結果としてトランジスタ（１）のコレク
タ電流■１がトランジスタ（２）のコレクタ電流１２に
比べて、２１ｖだけ多くなる。したがって、負１（１３
）にはその差分のオフセント電流２１ｇが流れる。However, in this example, since the base current 18 of the transistor (31) is supplied from the collector side of the transistor (32), as a result, the collector current 1 of the transistor (1) becomes the collector current 12 of the transistor (2). Compared to that, it uses 21v more. Therefore, negative 1(13
) flows through the differential offset current 21g.
第３図例は、この不都合をなくしたものである。The example in FIG. 3 eliminates this inconvenience.
同図において、トランジスタ＋１）のコレクタはＮＰＮ
形トランジスタ（３３）のエミッタ・コレクタを介して
トランジスタ（３１）のエミッタに接続される。In the same figure, the collector of transistor +1) is NPN
It is connected to the emitter of the transistor (31) via the emitter-collector of the type transistor (33).
また、トランジスタ（２）のコレクタはＮＰＮ形トラン
ジスタ（３４）のエミッタ・コレクタを介してトランジ
スタ（３２）のエミッタに接続される。そして、トラン
ジスタ（３３）のベースはそのコレクタに接続されてダ
イオード接続とされると共に、トランジスタ（３３）及
び（３４）のベースは互いに接続される。Further, the collector of the transistor (2) is connected to the emitter of the transistor (32) via the emitter-collector of the NPN transistor (34). The base of the transistor (33) is connected to its collector to form a diode connection, and the bases of the transistors (33) and (34) are connected to each other.
その他は第２図例と同様に構成される。The rest of the structure is the same as the example shown in FIG.
本例においては、第２図例と同様にトランジスタ（３１
）及び（３２）のベースには負荷（１３）を介して電圧
Ｖｇが供給されるので、トランジスタ（１）及び（２）
のコレクタ電圧はＶ（２Ｖｓｇとなる。したがって本例
によれば、トランジスタ（１１及び（２）のコレクタ・
エミッタ間電圧ＶＣＥＩ及びＶＣ１ｆ２は等しくなり、
負荷（１３）にはＶｃｇ□及びｖｃｇ２の不ぞろいによ
る第５図例のようなオフセット電流Δ■は流れなくなる
。また、本例においては、トランジスタ（３１）のベー
ス電流Ｉｓがトランジスタ（３２）のコレクタ側から供
給されるものの、トランジスタ（３４）のベース電流ｒ
ｅはトランジスタ（３３）のコレクタ側から供給される
ので、ベース電流の貸し借りはな（なり、したがって、
トランジスタ（１）のコレクタ′Ｆ１１ｉｔ Ｉ １と
トランジスタ（２）のコレクタ電流■２とは等しくなり
、負荷（１３）にはオフセント電流は流れることがない
。In this example, the transistor (31
) and (32) are supplied with the voltage Vg via the load (13), so the transistors (1) and (2)
The collector voltage of the transistors (11 and (2) is V(2Vsg). According to this example, the collector voltage of the transistors (11 and (2)
The emitter voltages VCEI and VC1f2 become equal,
The offset current Δ■, as shown in the example in FIG. 5, no longer flows through the load (13) due to the misalignment of Vcg□ and vcg2. Further, in this example, although the base current Is of the transistor (31) is supplied from the collector side of the transistor (32), the base current r of the transistor (34)
Since e is supplied from the collector side of the transistor (33), there is no lending or borrowing of the base current.
The collector current 'F11it I1 of the transistor (1) and the collector current (2) of the transistor (2) become equal, and no offset current flows through the load (13).
次に、第４図は、第３図例を全帰還のバッファに応用し
たものである。同図におい′ζ、（４１）は入力端子、
（４２）は出力端子である。また、出力端子（４２）は
、ＮＰＮ形トランジスタ（４３）のエミッタ・コレクタ
、ＮＰＮ形トランジスタ（４４）のエミッタ・コレクタ
及びＮＰＮ形トランジスタ（４５）のエミッタ・コレク
タの直列回路を介してＮＰＮ形トランジスタ（４６）の
エミッタに接続され、このトランジスタ（４６）のコレ
クタは電源端子（９）に接続され、そのベースはトラン
ジスタ（３２）及び（１０）のコレクタの接続点に接続
される。また、トランジスタ（４３）〜（４５）のベー
スは夫々のコレクタに接続されてダイオード接続とされ
る。Next, FIG. 4 shows an application of the example in FIG. 3 to a full feedback buffer. In the same figure, ′ζ, (41) is an input terminal,
(42) is an output terminal. The output terminal (42) is connected to the NPN transistor via a series circuit of the emitter-collector of the NPN-type transistor (43), the emitter-collector of the NPN-type transistor (44), and the emitter-collector of the NPN-type transistor (45). (46), the collector of this transistor (46) is connected to the power supply terminal (9), and its base is connected to the connection point of the collectors of transistors (32) and (10). Further, the bases of the transistors (43) to (45) are connected to their respective collectors to form a diode connection.
その他は第３図例と同様に構成される。The rest of the structure is the same as the example shown in FIG.
本例においては、トランジスタ１２）、 （３４）
。In this example, transistors 12), (34)
.
（３２） 、 （４３）〜（４６）によって、トラン
ジスタ（１１及び（２）のコレクタ電圧は３Ｖｅｇとな
り、トランジスタ（１）及び（２）のコレクタ・エミッ
タ間電圧ＶＣＥｔ及びｖｃ区２は等しく、常に一定（３
Ｖｓｓ：）となる。(32), (43) to (46), the collector voltage of transistors (11 and (2) is 3Veg, and the collector-emitter voltages VCEt and vc section 2 of transistors (1) and (2) are equal and always Constant (3
Vss:).
したがって、本例のバフフプによれば、オフセ。Therefore, according to the bahuhupu of this example, offse.
ト電流が抑えられ、入力信号ＶＩＮに対する出力信号Ｖ
ＯｕＴのＤＣオフセットを小さくできる利益がある。output current is suppressed, and the output signal V with respect to the input signal VIN is suppressed.
There is an advantage that the DC offset of the OutT can be reduced.
以上述べた本発明によれば、差動対を構成する第１及び
第２のトランジスタのコレクタ・エミッタ間電圧が等し
くされるので、その不ぞろいによるオフセット電流を減
少させることができ、これによりオフセント電流が流れ
ることによる不都合を回避することができる。According to the present invention described above, since the collector-emitter voltages of the first and second transistors constituting the differential pair are equalized, it is possible to reduce the offset current due to their misalignment, thereby reducing the offset current. The inconvenience caused by the flow can be avoided.
第１図は本発明の一実施例を示す構成図、茅２図〜第４
図は本発明の他の実施例を示す構成図、第５図は従来例
の構成図、第６図はその説明のための図である。
＋１３（２） （２１）及び（２２）はＮＰＮ形トラン
ジスタ、＋６０７１ （１０）及び（１１）はＰＮＰ形
トランジスタである。Figure 1 is a configuration diagram showing one embodiment of the present invention, Figures 2 to 4
The figure is a block diagram showing another embodiment of the present invention, FIG. 5 is a block diagram of a conventional example, and FIG. 6 is a diagram for explaining the same. +13(2) (21) and (22) are NPN transistors, and +6071 (10) and (11) are PNP transistors.
Claims (1)
コレクタと基準電位との間に夫々等しい数のダイオード
接合を設け、上記第１及び第２のトランジスタのコレク
タ・エミッタ間電圧を等しくすることを特徴とする差動
増幅回路。An equal number of diode junctions are provided between the collectors of the first and second transistors constituting the differential amplifier circuit and a reference potential, so that the collector-emitter voltages of the first and second transistors are equalized. A differential amplifier circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280107A JP2513196B2 (en) | 1986-11-25 | 1986-11-25 | Differential amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61280107A JP2513196B2 (en) | 1986-11-25 | 1986-11-25 | Differential amplifier circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133707A true JPS63133707A (en) | 1988-06-06 |
| JP2513196B2 JP2513196B2 (en) | 1996-07-03 |
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ID=17620416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280107A Expired - Fee Related JP2513196B2 (en) | 1986-11-25 | 1986-11-25 | Differential amplifier circuit |
Country Status (1)
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|---|---|
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