JPS5836082A - 電荷検出回路 - Google Patents
電荷検出回路Info
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- JPS5836082A JPS5836082A JP56134941A JP13494181A JPS5836082A JP S5836082 A JPS5836082 A JP S5836082A JP 56134941 A JP56134941 A JP 56134941A JP 13494181 A JP13494181 A JP 13494181A JP S5836082 A JPS5836082 A JP S5836082A
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- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- 230000005669 field effect Effects 0.000 claims description 2
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- 239000000758 substrate Substances 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
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- 230000007423 decrease Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電荷転送素子に係シ、特に高いＳ／Ｎ比が得ら
れる電荷検出回路圧間するものである。
れる電荷検出回路圧間するものである。
電荷転送素子（例えばこれをＯＣＤとする）の出力部は
半導体基板と逆導電型の不純物をドープに絶縁物を介し
て検出電極を形成し、該検出電極上に生じたイメージ電
荷を用いる方式とがあることは周知でおる。
半導体基板と逆導電型の不純物をドープに絶縁物を介し
て検出電極を形成し、該検出電極上に生じたイメージ電
荷を用いる方式とがあることは周知でおる。
前記の浮遊拡散部を用いる方式ではこれを形成する製造
工程が複雑であるという理由から、後者の検出電極を形
成する方式がしばしば用いられる。
工程が複雑であるという理由から、後者の検出電極を形
成する方式がしばしば用いられる。
ところがこの検出電極を用いた方式ではどうしても検出
極上に生じる検出電圧すなわちイメージ電圧が小さくな
シ、そのために該イメージ電圧の検出用回路としては特
に低雑音の接合ゲート型電界効果トランジスタ（以下、
ＴＦＥＴと称す）をソースフォロワとした第１図（ａ）
のような検出増幅器が一般に必要となる。
極上に生じる検出電圧すなわちイメージ電圧が小さくな
シ、そのために該イメージ電圧の検出用回路としては特
に低雑音の接合ゲート型電界効果トランジスタ（以下、
ＴＦＥＴと称す）をソースフォロワとした第１図（ａ）
のような検出増幅器が一般に必要となる。
ただしｌはＣＯＤの半導体基板、２は上記のＪＦＥＴ
８を用いたソースフォロワ増幅器、４は該増幅器の後段
に接続される主増幅器、５は検出電極であって、前記０
０Ｄの出力部を形成するには基板１と接地点との間に電
圧が例えば２０Ｖ程度の電圧を有する電源６を接続して
おく。
８を用いたソースフォロワ増幅器、４は該増幅器の後段
に接続される主増幅器、５は検出電極であって、前記０
０Ｄの出力部を形成するには基板１と接地点との間に電
圧が例えば２０Ｖ程度の電圧を有する電源６を接続して
おく。
つて説明するが、この場合には該基板ｌ側が正で、接地
点側すなわち検出電極５側が負の電圧が印加されること
になシ、こうすれば、検出電極５の直下には上記の２０
Ｖなる電圧に対応した深さの電位の井戸（以下単に井戸
と称する）が生じる。
点側すなわち検出電極５側が負の電圧が印加されること
になシ、こうすれば、検出電極５の直下には上記の２０
Ｖなる電圧に対応した深さの電位の井戸（以下単に井戸
と称する）が生じる。
そして矢印イ方向に転送されて来たＣＯＤ内の転送電荷
（この場合は正孔）は上記井戸７中に流入して一時的に
蓄積される。
（この場合は正孔）は上記井戸７中に流入して一時的に
蓄積される。
ここで容量Ｃｈを介して、端子１０より例えば波高値が
５■の第１図（６）に示したようなバμス性の注入電圧
■１を検出電＠５に印加すると、該注入電圧■１は検出
電極５と基板１とで形成される容量Ｃ（１と容量Ｃ１と
で分割されるのであるが、簡単のためにＣ（・−Ｃ１と
すれば上記５■の注入電圧は２．６■となって検出電極
５と基板１とで作られるいわゆるＭ工Ｓ構成体両端、し
たがってＪＦＥＴのゲートＧに印加される。
５■の第１図（６）に示したようなバμス性の注入電圧
■１を検出電＠５に印加すると、該注入電圧■１は検出
電極５と基板１とで形成される容量Ｃ（１と容量Ｃ１と
で分割されるのであるが、簡単のためにＣ（・−Ｃ１と
すれば上記５■の注入電圧は２．６■となって検出電極
５と基板１とで作られるいわゆるＭ工Ｓ構成体両端、し
たがってＪＦＥＴのゲートＧに印加される。
ここで上記ＭＩＳ構成体のいわゆるフラットバンド電圧
’Ｖｉ゛Ｂを１８Ｖとすれば、注入電圧■１が印加され
る以前では、検出電極６直下は強い反転状態にあり、井
戸７が形成されているのはこのためである。
’Ｖｉ゛Ｂを１８Ｖとすれば、注入電圧■１が印加され
る以前では、検出電極６直下は強い反転状態にあり、井
戸７が形成されているのはこのためである。
しかし、値が２．５■となされたパルス状の注入電圧が
印加されると、この電圧は極性が逆であるために電源６
０２０Ｖなる電圧から差し引かれ、上記Ｍ工Ｓ構成体両
端に印加される正身の電圧は結局１７．５ Ｖとなるが
、この電圧値は１８Ｖなるフラットバンド電圧ＶＦＲ以
下でおるので、検出電極５直下は累積状態となって井戸
７は消滅し、該井戸７中に蓄えられていた電荷（正孔）
は基板１中に注入されて無くなる。
印加されると、この電圧は極性が逆であるために電源６
０２０Ｖなる電圧から差し引かれ、上記Ｍ工Ｓ構成体両
端に印加される正身の電圧は結局１７．５ Ｖとなるが
、この電圧値は１８Ｖなるフラットバンド電圧ＶＦＲ以
下でおるので、検出電極５直下は累積状態となって井戸
７は消滅し、該井戸７中に蓄えられていた電荷（正孔）
は基板１中に注入されて無くなる。
もし仮にこの井戸７中の電荷が無くならないものである
ならば、検出母線９の電位すなわち：ｆＦＥＴのゲート
電位Ｖａは第１図（Ｃ）に示した点線口のように、注入
電圧■１が消滅した後も点線口で示した規準値たる零電
位に戻るはずである。しかし、前記のように井戸７中の
電荷は基板中に注入されて無くなるために、その影響で
上記ゲート電位Ｖｏは第１図（０）中の実線ハで示した
ように−Δ■だけ低下する。
ならば、検出母線９の電位すなわち：ｆＦＥＴのゲート
電位Ｖａは第１図（Ｃ）に示した点線口のように、注入
電圧■１が消滅した後も点線口で示した規準値たる零電
位に戻るはずである。しかし、前記のように井戸７中の
電荷は基板中に注入されて無くなるために、その影響で
上記ゲート電位Ｖｏは第１図（０）中の実線ハで示した
ように−Δ■だけ低下する。
一方、ＪＦＥＴのドレインには例えば１２Ｖなる値を出
力する電源８が接続されておシ、ソースには例えば値が
５にΩ程度の抵抗Ｒ８が接続されているので、第１図働
に見られるようにＪＦＥＴ８の点Ｂの電位ＶＢは点Ｇの
電位ＶＧよシも−１Ｖ程度低い値を規準として、上記第
１図（′ｂ）の電圧変化と同じように変化し、点線口′
と実線ハ′との間の−△■′だけの変量が生じる。
力する電源８が接続されておシ、ソースには例えば値が
５にΩ程度の抵抗Ｒ８が接続されているので、第１図働
に見られるようにＪＦＥＴ８の点Ｂの電位ＶＢは点Ｇの
電位ＶＧよシも−１Ｖ程度低い値を規準として、上記第
１図（′ｂ）の電圧変化と同じように変化し、点線口′
と実線ハ′との間の−△■′だけの変量が生じる。
したがって第１図（（３）のような回路を点Ｂの後に形
成しておいて、主増幅器４から導出された出力のうちの
、第１図（２））に示した時刻しｔにおける電位Ｅｌを
標本化保持回路２１で検出保持し、同じく時２ 刻ｔｓにおける電位−を標本化保持回路２２で検出保持
した上で、差動増幅器２８に導入してやれば、該差動増
幅器２Ｂの出力端子２４には上記の検出されたイメージ
電荷量に対応する一△■′なる電位差が得られ、ＣＯＤ
の電荷検出はここに遂行されることになる。
成しておいて、主増幅器４から導出された出力のうちの
、第１図（２））に示した時刻しｔにおける電位Ｅｌを
標本化保持回路２１で検出保持し、同じく時２ 刻ｔｓにおける電位−を標本化保持回路２２で検出保持
した上で、差動増幅器２８に導入してやれば、該差動増
幅器２Ｂの出力端子２４には上記の検出されたイメージ
電荷量に対応する一△■′なる電位差が得られ、ＣＯＤ
の電荷検出はここに遂行されることになる。
ところがここで問題となることは点Ｂの出力室その原因
は点Ｂすなわちソースフォロワ増幅器２の出力に主増幅
器４などの容量性負荷が付加されることによるものであ
って、この容量性負荷が存在すると点Ｂの出力電圧は第
１図（ｃｉ）中に１点鎖線ホで示したような形になまっ
てしまう。ただし同図中のｔは時間である。
は点Ｂすなわちソースフォロワ増幅器２の出力に主増幅
器４などの容量性負荷が付加されることによるものであ
って、この容量性負荷が存在すると点Ｂの出力電圧は第
１図（ｃｉ）中に１点鎖線ホで示したような形になまっ
てしまう。ただし同図中のｔは時間である。
第１図０）は上記点Ｂの電圧ＶＢと点Ｇの電圧■０とを
同一スケール上に重ね合わせて描いたものであるが、電
圧ＶＥが示す１点鎖線ホの曲線部と電圧Ｖｏとの極性は
同図中のτとして示した領域で反転していることがわか
る。
同一スケール上に重ね合わせて描いたものであるが、電
圧ＶＥが示す１点鎖線ホの曲線部と電圧Ｖｏとの極性は
同図中のτとして示した領域で反転していることがわか
る。
この電圧ＶＢと電圧ＶＧとの極性反転が生じるというこ
とはＪＦＥＴのゲートとソース間が順方向にバイアスさ
れてしまうことを物語っている。そしてこのようなこと
が起これば、だだでさえわずかなイメージ電荷はＪＦＥ
Ｔ３の入力側で大きく失なわれてしまうばか）でなく、
ＪＦＥＴ８にゲート電流が流れるためにその効果による
雑音が生じ、ＣＯＤの検出増幅器のＳ／Ｎ比は著しく低
下するに本発明はこうした点に鑑みてなされたもので、
Ｍ Ｉ Ｓ構造の検出電極を備えた電荷転送素子の前記
検出電極上に生じたイメージ電荷を、接合ゲート型電昇
効果１ヘランジスタを用いたソースフォロワ増幅器によ
って検出する回路において、上記検出電極に、外部から
パルス性の注入電圧を印加するに際して、上記ソースフ
ォロワ増幅器の出力点に前記パルス性の注入電圧の立上
がシよりも堅い所定のタイミングで方形波状の補正電圧
を重畳印加する回路を接続したことを特徴とする電荷検
出回路を提供せんとするもので、以下図面を用いて詳述
する。
とはＪＦＥＴのゲートとソース間が順方向にバイアスさ
れてしまうことを物語っている。そしてこのようなこと
が起これば、だだでさえわずかなイメージ電荷はＪＦＥ
Ｔ３の入力側で大きく失なわれてしまうばか）でなく、
ＪＦＥＴ８にゲート電流が流れるためにその効果による
雑音が生じ、ＣＯＤの検出増幅器のＳ／Ｎ比は著しく低
下するに本発明はこうした点に鑑みてなされたもので、
Ｍ Ｉ Ｓ構造の検出電極を備えた電荷転送素子の前記
検出電極上に生じたイメージ電荷を、接合ゲート型電昇
効果１ヘランジスタを用いたソースフォロワ増幅器によ
って検出する回路において、上記検出電極に、外部から
パルス性の注入電圧を印加するに際して、上記ソースフ
ォロワ増幅器の出力点に前記パルス性の注入電圧の立上
がシよりも堅い所定のタイミングで方形波状の補正電圧
を重畳印加する回路を接続したことを特徴とする電荷検
出回路を提供せんとするもので、以下図面を用いて詳述
する。
第２図は本発明に係る電荷検出方式を示す回路であって
、前記第１図Ｇａ）と同等部位には同一符号を付して示
しである。
、前記第１図Ｇａ）と同等部位には同一符号を付して示
しである。
本回路を用いた電荷検出方式の主な特徴は、端子４Ｂに
印加される方形波電圧Ｚａによって開閉し、電源２５に
接続されたＩｖｌ ＯＳ Ｆ Ｅ Ｔからなる電子スイ
ッチ８２が前記ソースフォロワ増幅器２の点Ｂにつなが
れている点でおる。
印加される方形波電圧Ｚａによって開閉し、電源２５に
接続されたＩｖｌ ＯＳ Ｆ Ｅ Ｔからなる電子スイ
ッチ８２が前記ソースフォロワ増幅器２の点Ｂにつなが
れている点でおる。
荷の効果によって電圧ＶＢが第１図（ｆ）の１点鎖線ホ
のようになまシを生じ、そのためにＪ Ｆ Ｅ Ｔのゲ
ートとソースとの一部が順方向バイアスされるものであ
るならば、第８図中に示したように時刻ｔ、１Ｂにおい
て立上がりｔ１４において立下がる注入電圧Ｖ１．した
がって電圧ＶＢが生じるよシも時間Ｔだけ早い時刻ｔ１
１に立ち上がシ、ｔｌｇにおいて立下がる前記方形波電
圧、ｍａに対応した波形の補正電圧Ｖｃを第２図中の点
Ｂに加えてやればよい。
のようになまシを生じ、そのためにＪ Ｆ Ｅ Ｔのゲ
ートとソースとの一部が順方向バイアスされるものであ
るならば、第８図中に示したように時刻ｔ、１Ｂにおい
て立上がりｔ１４において立下がる注入電圧Ｖ１．した
がって電圧ＶＢが生じるよシも時間Ｔだけ早い時刻ｔ１
１に立ち上がシ、ｔｌｇにおいて立下がる前記方形波電
圧、ｍａに対応した波形の補正電圧Ｖｃを第２図中の点
Ｂに加えてやればよい。
このようにすれば第８図（ハ）に示したように点Ｂの電
圧ＶＢの波形は、曲線ホの上に、曲線りで示し、た上記
補正電圧ダＣが重畳した形のものとなるために点Ｂの合
計電圧は前記第１図（ｆ）中の１点鎖線トのようになっ
て常に点Ｂの電圧’ＶＢはゲート電圧■よシも高い値を
保つことになシ、したがってＪＦＥＴ８のゲートからソ
ースに向かって順方向電流が流れるようなことはなくな
る。その結果、検出電極５上に生じた少ない量のイメー
ジ電荷が失なわれることもなく、ゲート電流の発生によ
って雑音が生じることもないのでここに低雑音の電荷検
出用増幅器ができ上がる。
圧ＶＢの波形は、曲線ホの上に、曲線りで示し、た上記
補正電圧ダＣが重畳した形のものとなるために点Ｂの合
計電圧は前記第１図（ｆ）中の１点鎖線トのようになっ
て常に点Ｂの電圧’ＶＢはゲート電圧■よシも高い値を
保つことになシ、したがってＪＦＥＴ８のゲートからソ
ースに向かって順方向電流が流れるようなことはなくな
る。その結果、検出電極５上に生じた少ない量のイメー
ジ電荷が失なわれることもなく、ゲート電流の発生によ
って雑音が生じることもないのでここに低雑音の電荷検
出用増幅器ができ上がる。
ちなみに第８図（４）に示したリセット電圧、ｅｆは、
第２図中に見られるように検出母線９に接続されたスイ
ッチとしてのＭＯＳＦＥＴ８１を介して端子４２から印
加されるリセット電圧であって、該ＭＯ８ＦＥＴ８１を
導通させるには端子４１に制御電圧ＶＢを第８図中のｔ
ｔｏなる時刻からｔｌｓなる時刻まで印加するようにす
ればよい。このようにすれば第８図（１）に見られるよ
うに、時刻ｔｌＯ以前には高レベルにあったリセット電
圧メＲは時刻ｔｌＯからｔｌＩＩの量体しベμに落ちる
が、該時刻ｔ口において再び高レベルに戻る。
第２図中に見られるように検出母線９に接続されたスイ
ッチとしてのＭＯＳＦＥＴ８１を介して端子４２から印
加されるリセット電圧であって、該ＭＯ８ＦＥＴ８１を
導通させるには端子４１に制御電圧ＶＢを第８図中のｔ
ｔｏなる時刻からｔｌｓなる時刻まで印加するようにす
ればよい。このようにすれば第８図（１）に見られるよ
うに、時刻ｔｌＯ以前には高レベルにあったリセット電
圧メＲは時刻ｔｌＯからｔｌＩＩの量体しベμに落ちる
が、該時刻ｔ口において再び高レベルに戻る。
口′
この効果によって時刻ｔ１４以後は点線ゲよシも−Δ■
だけ低下して点線へ′のレペμにまで達したままの点Ｂ
の、第８図（ｂ）に示した電圧ＶＢを、時刻ｔ１ｓにお
いて再び点線口′で示したレベルにまで戻すことができ
、このために次の電荷検出にそなえる準備ができる。
だけ低下して点線へ′のレペμにまで達したままの点Ｂ
の、第８図（ｂ）に示した電圧ＶＢを、時刻ｔ１ｓにお
いて再び点線口′で示したレベルにまで戻すことができ
、このために次の電荷検出にそなえる準備ができる。
検出回路を用いれば、上述したようにＪＦＥＴのゲート
電流が流れないので低雑音のものとすることができる他
に、わずかな量のイメージ電荷を失なうことなく検出が
できるので実用上多大の効果が期待できる。
電流が流れないので低雑音のものとすることができる他
に、わずかな量のイメージ電荷を失なうことなく検出が
できるので実用上多大の効果が期待できる。
第１図（ａ）は従来の電荷検出回路、同図（ｂ）、（Ｃ
り。 に）は上記第１図（ａ）中の各部の電圧波形を示す図、
第１図（ｅ）は上記第１図（ａ）の回路を用いて電荷検
出を行なうためのブロックダイアグラム、第１図（ｆ：
）は第１図（０）に示した電圧Ｖａと第１図（ｄ）に示
した電圧ＶＢとを同一スケール上で重ね合わせた図、第
２図は本発明に係る電荷検出回路、第８図れ）〜（１）
は第２図中の各部の電圧波形を示す図である。 １：半導体基板、２：カスコード増幅器、８：、ＴＦＥ
Ｔ、４：主増幅器、５：検出電極、７：井戸、８：電源
、９：検出母線、１０，４１，４２４Ｂ、２６：端子、
８１，８２： ＭＯ３ＦＫＴ０手続補正書（方式） 昭和５７年２ 月２３日 】、事件の表示 昭和５６年特許願第 １３４９４１ 号２、発明の名
ゼ１１ 電荷検出回路 ３ 補正をすると ・１１件との関係 特許出願人住所 神奈川県
用崎市中原区」二小田中１０１５番地（５２２）名称富
士通株式会社 代表者山本卓眞 ４ 代 理 人 住所 神奈川県川崎Φ中
原区上小ＩＩ中１０１５番地富士通株式会社内 （７２５９）氏名弁理士 井 桁 貞 −１連、電光
電話 明５（０７８）９３６−１２２１５、補正命皆の
日１・］ 昭和５７年１月５日 ７、補正の対象 図面第１図（ｆ） ８、補正の内容 図面の第１図＜ｆ＞を別紙のとおり補正し丑す。 ９、 添付書類の目録 図 面 （第１図（ｆ） ） １通）°々
ニ
り。 に）は上記第１図（ａ）中の各部の電圧波形を示す図、
第１図（ｅ）は上記第１図（ａ）の回路を用いて電荷検
出を行なうためのブロックダイアグラム、第１図（ｆ：
）は第１図（０）に示した電圧Ｖａと第１図（ｄ）に示
した電圧ＶＢとを同一スケール上で重ね合わせた図、第
２図は本発明に係る電荷検出回路、第８図れ）〜（１）
は第２図中の各部の電圧波形を示す図である。 １：半導体基板、２：カスコード増幅器、８：、ＴＦＥ
Ｔ、４：主増幅器、５：検出電極、７：井戸、８：電源
、９：検出母線、１０，４１，４２４Ｂ、２６：端子、
８１，８２： ＭＯ３ＦＫＴ０手続補正書（方式） 昭和５７年２ 月２３日 】、事件の表示 昭和５６年特許願第 １３４９４１ 号２、発明の名
ゼ１１ 電荷検出回路 ３ 補正をすると ・１１件との関係 特許出願人住所 神奈川県
用崎市中原区」二小田中１０１５番地（５２２）名称富
士通株式会社 代表者山本卓眞 ４ 代 理 人 住所 神奈川県川崎Φ中
原区上小ＩＩ中１０１５番地富士通株式会社内 （７２５９）氏名弁理士 井 桁 貞 −１連、電光
電話 明５（０７８）９３６−１２２１５、補正命皆の
日１・］ 昭和５７年１月５日 ７、補正の対象 図面第１図（ｆ） ８、補正の内容 図面の第１図＜ｆ＞を別紙のとおり補正し丑す。 ９、 添付書類の目録 図 面 （第１図（ｆ） ） １通）°々
ニ
Claims (1)
- ＭＩＳ構造の検出電極を備えた電荷転送素子の前記検出
電極上に生じたイメージ電荷を、接合ゲート型電界効果
トランジスタを用いたソースフォロワ増幅器によって検
出する回路において、上記検出電極に外部からバ／Ｉ／
ス性の注入電圧を印加するに際して、上記ソースフォロ
ワ増幅器の出力点に、前記パルス性の注入電圧の立上が
υよシも早い所定のタイミングで方形波状の補正電圧を
重畳印加する回路を接続したことを特徴とする電荷検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134941A JPS5836082A (ja) | 1981-08-27 | 1981-08-27 | 電荷検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134941A JPS5836082A (ja) | 1981-08-27 | 1981-08-27 | 電荷検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5836082A true JPS5836082A (ja) | 1983-03-02 |
Family
ID=15140130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134941A Pending JPS5836082A (ja) | 1981-08-27 | 1981-08-27 | 電荷検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836082A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59167185A (ja) * | 1983-03-11 | 1984-09-20 | Hitachi Ltd | 固体装置の信号読出し回路 |
| JPS59171370A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 固体撮像装置の駆動方法 |
| JPS60235590A (ja) * | 1984-05-08 | 1985-11-22 | Hitachi Ltd | 固体撮像素子の駆動方法および駆動回路 |
-
1981
- 1981-08-27 JP JP56134941A patent/JPS5836082A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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