JPS583271A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS583271A JPS583271A JP56101559A JP10155981A JPS583271A JP S583271 A JPS583271 A JP S583271A JP 56101559 A JP56101559 A JP 56101559A JP 10155981 A JP10155981 A JP 10155981A JP S583271 A JPS583271 A JP S583271A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- surface layer
- layer
- source region
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発−は、１トランジスタ／１キヤパシタのメモリセ
ル構造をもつ半導体記憶装置に関する。
ル構造をもつ半導体記憶装置に関する。
従来のこの種の記憶装置（ダイナミック＆＆Ｍ）のメモ
リセルの基本構造および尋価■路はそれぞれ第１Ｉ％Ｉ
ｌおよび第３図に示すと゛お９である。
リセルの基本構造および尋価■路はそれぞれ第１Ｉ％Ｉ
ｌおよび第３図に示すと゛お９である。
ｐＨ組基板ＩＫｎ＋量のソース領域１およびドレイン領
域１を設け、これら両領域間の基板上にゲート絶縁＠ｎ
を介して例えば多結晶シリコンからなるゲート電極１を
設けてスイッチング用Ｍｏｌ ）ランジスタｑが構成さ
れている。またソース領域８偶の基板表面にゲート絶縁
膜Ｃを介して例えば多結晶シリコンからなるゲージ電極
１を設けて、記憶キャパシタとしての動８キャパシタＣ
が構成されている。ドレイン領域１は第１図の紙面に直
交する方向に複数個のメモリセルについて連続的Ｋｍ威
されてこれがビット線ＢＬとなる。またＭｏｌ ）ラン
ジスタｑのゲート電＠ｊＫコンタクトするＵ配線８はビ
ット線ＩＬとは直交する方向の複数個のメモリセルにつ
いて連続的に形成されて、これがワード線ＷＬとなる。
域１を設け、これら両領域間の基板上にゲート絶縁＠ｎ
を介して例えば多結晶シリコンからなるゲート電極１を
設けてスイッチング用Ｍｏｌ ）ランジスタｑが構成さ
れている。またソース領域８偶の基板表面にゲート絶縁
膜Ｃを介して例えば多結晶シリコンからなるゲージ電極
１を設けて、記憶キャパシタとしての動８キャパシタＣ
が構成されている。ドレイン領域１は第１図の紙面に直
交する方向に複数個のメモリセルについて連続的Ｋｍ威
されてこれがビット線ＢＬとなる。またＭｏｌ ）ラン
ジスタｑのゲート電＠ｊＫコンタクトするＵ配線８はビ
ット線ＩＬとは直交する方向の複数個のメモリセルにつ
いて連続的に形成されて、これがワード線ＷＬとなる。
このようなダイナミック凰ムＭＫ＃いて、記憶ビット数
が大きくなるとビット線１１Ｌの容量が大きくなるので
、十分な続出し信号出力を得るためＫ ｉｔ Ｍ Ｏ畠
キャパシタＣの容量もそれに伴って大きくしなければな
らない。通常、ビット纏ＢＬの容量ＣＢＫ対しＭＯａｌ
キャパシタＣの容量Ｃ！ＩはＣｓ／ＣＢ＞１／ｌｏ Ｋ
設計しなければならないと言われている。このため、高
集積化と高速化を同時Ｋｌｌる場合、Ｍ０８キャパシタ
Ｃの面積が小さくなるのでその容量を確保するためＫは
例えばＭｏｌキャパシタＣのゲート絶縁膜−をできる限
り薄くしなければならない。しかしながらこのゲート絶
縁膜６を余り薄くすると信頼性に大きな影譬を及ぼす。
が大きくなるとビット線１１Ｌの容量が大きくなるので
、十分な続出し信号出力を得るためＫ ｉｔ Ｍ Ｏ畠
キャパシタＣの容量もそれに伴って大きくしなければな
らない。通常、ビット纏ＢＬの容量ＣＢＫ対しＭＯａｌ
キャパシタＣの容量Ｃ！ＩはＣｓ／ＣＢ＞１／ｌｏ Ｋ
設計しなければならないと言われている。このため、高
集積化と高速化を同時Ｋｌｌる場合、Ｍ０８キャパシタ
Ｃの面積が小さくなるのでその容量を確保するためＫは
例えばＭｏｌキャパシタＣのゲート絶縁膜−をできる限
り薄くしなければならない。しかしながらこのゲート絶
縁膜６を余り薄くすると信頼性に大きな影譬を及ぼす。
そこでゲート絶縁膜を薄くすることな（Ｍｏｌキャパシ
タの容量を大きくする工夫がいくつか提案されている。
タの容量を大きくする工夫がいくつか提案されている。
例工ば、スタックド・キャパシターセル（１１１７８Ｉ
ＩＤＭ Ｔｅｃｈｎｌｃａ凰 ＤＩｇｅｓｔ、 Ｐ
Ｐ、 ３ ４ Ｂ −３５１゜１）６ｃ、 １９
？易）、三層ポリシリコン・セル（ｌｌ８ＣＣ７９、
ＰＰ、 １４６−１４７ 、 ｉ’ｅｂ、１５゜１９７
會） ｅ Ｈｉ Ｃセル（１ｇｇ１ Ｔ−ｇＤ、 １
４−２５ＡＩ 、 ＰＰ、 ３ Ｎ−４１、Ｊａｎ、１
１１７１ｋ）、ベーリツド・ソース−ＶＭＯＩ −ｋ
ｔｖ （ｌ１ｌｉｉｌ！ 〒−１０、ＩＤ−Ｎ ｓ、Ａ
１ Ｇ 、 ＰＰ、 １２０４−１１１３．Ｏｃｔ。
ＩＤＭ Ｔｅｃｈｎｌｃａ凰 ＤＩｇｅｓｔ、 Ｐ
Ｐ、 ３ ４ Ｂ −３５１゜１）６ｃ、 １９
？易）、三層ポリシリコン・セル（ｌｌ８ＣＣ７９、
ＰＰ、 １４６−１４７ 、 ｉ’ｅｂ、１５゜１９７
會） ｅ Ｈｉ Ｃセル（１ｇｇ１ Ｔ−ｇＤ、 １
４−２５ＡＩ 、 ＰＰ、 ３ Ｎ−４１、Ｊａｎ、１
１１７１ｋ）、ベーリツド・ソース−ＶＭＯＩ −ｋ
ｔｖ （ｌ１ｌｉｉｌ！ 〒−１０、ＩＤ−Ｎ ｓ、Ａ
１ Ｇ 、 ＰＰ、 １２０４−１１１３．Ｏｃｔ。
１９７１）などである。ところがこれらのメモリセルも
、構造が複雑になり、また表面の凹凸が大きくなるため
歩留りや信頼性が愚いなど問題が多い。これらのうちＨ
４−Ｃセルは、第１−に示すように、第１図の構造に対
してＭ０８０８キヤパシタの基板表面に１１１１表面層
りを設けてｐａｉ１合容量をも利用するようにしたもの
で、構造的にはそれ程複雑ではない。しかし、第１図の
ものに比べて容量の増加はせいぜいＩｓＯ％１１＆であ
り、余り大ぎな効果は期待できない。
、構造が複雑になり、また表面の凹凸が大きくなるため
歩留りや信頼性が愚いなど問題が多い。これらのうちＨ
４−Ｃセルは、第１−に示すように、第１図の構造に対
してＭ０８０８キヤパシタの基板表面に１１１１表面層
りを設けてｐａｉ１合容量をも利用するようにしたもの
で、構造的にはそれ程複雑ではない。しかし、第１図の
ものに比べて容量の増加はせいぜいＩｓＯ％１１＆であ
り、余り大ぎな効果は期待できない。
この発明は上記の点に鑑み、構造を複雑にすることなく
、また信頼性や歩留りを低下させることなく小さいメモ
リセル面積で記憶キャノ１シタの容量を十分大きくして
高集積化、高速化を可能とした半導体記憶装置を提供す
るものである。
、また信頼性や歩留りを低下させることなく小さいメモ
リセル面積で記憶キャノ１シタの容量を十分大きくして
高集積化、高速化を可能とした半導体記憶装置を提供す
るものである。
この発明は、第３図に示した）１４−ＣセルのＭｏｌキ
ャパシタ、即ち第１導電量半導体基板にスイッチング用
ＭＯ畠トランジスタのソース領域と連続して第２導電−
の表面層を設けその上Ｋｆｆｉ縁談を介して電極を設け
てなるＭＯＪｉキャパシタを基本とし、かつ前記表面層
の直下にこれ彎連続する第３導電型の塩込み層を設ける
ことにより、大きいｐｎ接合面積を付加してメモリセル
の面積を太き（することなく記憶キャパシタの容量増大
を図ったことを特徴とする。
ャパシタ、即ち第１導電量半導体基板にスイッチング用
ＭＯ畠トランジスタのソース領域と連続して第２導電−
の表面層を設けその上Ｋｆｆｉ縁談を介して電極を設け
てなるＭＯＪｉキャパシタを基本とし、かつ前記表面層
の直下にこれ彎連続する第３導電型の塩込み層を設ける
ことにより、大きいｐｎ接合面積を付加してメモリセル
の面積を太き（することなく記憶キャパシタの容量増大
を図ったことを特徴とする。
この発明の一＊ｍ例のメモリセル構造を第４図に示す。
第３図と対応する部分には第３図と同一符号を付して詳
細な説明を省く。この実施例では、Ｍ０８キャパシタの
一方の電極となるａｍ＊藺層りの直下に更にｎ蓋堀込み
層１０を設けている。このＭＳ！１埋込み層ｌＯは図か
ら明らかなように、ＭＯ！Ｉ）ランジスタのソース領域
１を介してｎ３１表面層りと連続している。このような
堀込み層１０は周知のイオン注入技術を用いて容Ｊ６に
形成することができる。
細な説明を省く。この実施例では、Ｍ０８キャパシタの
一方の電極となるａｍ＊藺層りの直下に更にｎ蓋堀込み
層１０を設けている。このＭＳ！１埋込み層ｌＯは図か
ら明らかなように、ＭＯ！Ｉ）ランジスタのソース領域
１を介してｎ３１表面層りと連続している。このような
堀込み層１０は周知のイオン注入技術を用いて容Ｊ６に
形成することができる。
この実施例によれば、第３図の構造に比べて、Ｍｏｌキ
ャパシタに並列に人をＰｎ接合容量が約３倍になり、全
体として記憶キヤ／４シタの容量は約２倍になる。しか
も基板上に多層にポリシリコンを重ねたり、基板にＶ字
状の加工を施す他の従来例に比べ、基板上の構造は簡単
で凹凸も大きくなることはな（、従って信頼性や７歩留
りは高いものとなる。即ちこの実施例によれば、表面の
凹凸が少なく構造が簡単で、しかも大きなメモリセル面
積を要せず記憶キャパシタの容量増大が可能となり、ダ
イナミック凰ムＭの高集積化、高速化が図られる。
ャパシタに並列に人をＰｎ接合容量が約３倍になり、全
体として記憶キヤ／４シタの容量は約２倍になる。しか
も基板上に多層にポリシリコンを重ねたり、基板にＶ字
状の加工を施す他の従来例に比べ、基板上の構造は簡単
で凹凸も大きくなることはな（、従って信頼性や７歩留
りは高いものとなる。即ちこの実施例によれば、表面の
凹凸が少なく構造が簡単で、しかも大きなメモリセル面
積を要せず記憶キャパシタの容量増大が可能となり、ダ
イナミック凰ムＭの高集積化、高速化が図られる。
第Ｓ図は別の実施例の構造を示すもので、第埋込み層１
０１．ＩＩＩ、＠・・・を設けたことである。
０１．ＩＩＩ、＠・・・を設けたことである。
この実施例によってもｎ１１表面層りと基板ｌとの間の
ｐｎ接合面積を実質的に拡大することができ、従って先
の実施例と同様の効果が得られる。
ｐｎ接合面積を実質的に拡大することができ、従って先
の実施例と同様の効果が得られる。
この発明は上記各実施例に限られるものではなく、種々
変形実施することが可能である。例えばＭＯＩｉキャパ
シタの表面層とその直下に設ける埋込み層とは同じ導電
型層を介して或いは直接接触させて連続することは必ず
しも必要ではなく、近接配置して両者の間をパンチスル
ー状態で事実上連続するようにしてもよい。
変形実施することが可能である。例えばＭＯＩｉキャパ
シタの表面層とその直下に設ける埋込み層とは同じ導電
型層を介して或いは直接接触させて連続することは必ず
しも必要ではなく、近接配置して両者の間をパンチスル
ー状態で事実上連続するようにしてもよい。
以上述べたようにこの発明によれば、メモリセルの面積
を大きくすることなく、また構造を複雑にすることなく
ｐｎ接合面積の拡大により記憶キャパシタの容量増大を
図り、ダイナミック凰ムＭの高集積化、高速化を図るこ
とができる。
を大きくすることなく、また構造を複雑にすることなく
ｐｎ接合面積の拡大により記憶キャパシタの容量増大を
図り、ダイナミック凰ムＭの高集積化、高速化を図るこ
とができる。
第１ｍｌはＭｏｌダイナミック８ムＭのメモリセルの基
本的構造を示す図、第２図はそのメモリセルの等価回路
図、第３図は記憶キャパシタの容量増大を図った従来例
のメモリセル構造を示す図、第４ＷＪはこの発明の一実
施例のメモリセルの構造を示す図、嬉Ｓ図は他の実施例
のメモリセルの構造を示す図である。 ｌ・・・ｐｍ１ｓｔ基板、１・・・ｎ十臘ソース領域、
１・・・ｎ十型ドレイン領域、ｄ、ｇ−・・ゲート絶縁
膜、５゜７・・・ゲーＨ１ｍｍ、ｚ・・・Ａ！配線、１
・・・ａｆｉ表面層、” （” ＊ ＊ ＩＯｔ ｓ
”ｍ ｓ １０４．、−ｎｆｉ堀込み層〇出願人代理人
弁理士 錦 江 武 彦第１図 第３図
本的構造を示す図、第２図はそのメモリセルの等価回路
図、第３図は記憶キャパシタの容量増大を図った従来例
のメモリセル構造を示す図、第４ＷＪはこの発明の一実
施例のメモリセルの構造を示す図、嬉Ｓ図は他の実施例
のメモリセルの構造を示す図である。 ｌ・・・ｐｍ１ｓｔ基板、１・・・ｎ十臘ソース領域、
１・・・ｎ十型ドレイン領域、ｄ、ｇ−・・ゲート絶縁
膜、５゜７・・・ゲーＨ１ｍｍ、ｚ・・・Ａ！配線、１
・・・ａｆｉ表面層、” （” ＊ ＊ ＩＯｔ ｓ
”ｍ ｓ １０４．、−ｎｆｉ堀込み層〇出願人代理人
弁理士 錦 江 武 彦第１図 第３図
Claims (1)
- 館！導電型半導体基板に１個のスイッチング用ＭＯ＃）
ランジスタとそのソースに接続された１個の記憶キャパ
シタとからなるメモリセルを桑積形成してなる半導体記
憶装置において、前記記憶キャパシタは、＃Ｉ記基板に
前記ＭＯＩトランジスタのソース領域と連続して第３導
電蓋の表面層を設けその上に絶縁膜を介して電極を設け
てなるＭＯｇキャパシタを基本とし、かつ前記表面層の
直下にこれと連続する第３導電瀝の堰込み層を有するこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101559A JPS583271A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101559A JPS583271A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583271A true JPS583271A (ja) | 1983-01-10 |
Family
ID=14303770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101559A Pending JPS583271A (ja) | 1981-06-30 | 1981-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583271A (ja) |
-
1981
- 1981-06-30 JP JP56101559A patent/JPS583271A/ja active Pending
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