JPS5828966B2 - インタ−ロック回路 - Google Patents
インタ−ロック回路Info
- Publication number
- JPS5828966B2 JPS5828966B2 JP52112804A JP11280477A JPS5828966B2 JP S5828966 B2 JPS5828966 B2 JP S5828966B2 JP 52112804 A JP52112804 A JP 52112804A JP 11280477 A JP11280477 A JP 11280477A JP S5828966 B2 JPS5828966 B2 JP S5828966B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- synchronous
- flop
- flip
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/02—Details
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Input From Keyboards Or The Like (AREA)
- Bus Control (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、２個以上のスイッチの入力信号を有する制御
回路のインターロック回路の改良に関し、特に複数個の
スイッチが同時にＯＮされた場合の優先順位を容易かつ
確実に設定することを目的とする。
回路のインターロック回路の改良に関し、特に複数個の
スイッチが同時にＯＮされた場合の優先順位を容易かつ
確実に設定することを目的とする。
従来のインターロック回路は、主にリレーシーケンスを
利用したものが多く、複数個のスイッチが同時に入力さ
れた場合には、スイッチの入力信号間で優先順位がつか
ず思わぬトラブルの原因となっていた。
利用したものが多く、複数個のスイッチが同時に入力さ
れた場合には、スイッチの入力信号間で優先順位がつか
ず思わぬトラブルの原因となっていた。
またこのようなリレーを用いる有接点方式では、振動が
加えられる場合や接点電流の少ない場合には、インター
ロック回路そのものの信頼性が著しく低かった。
加えられる場合や接点電流の少ない場合には、インター
ロック回路そのものの信頼性が著しく低かった。
なお、トランジスタ等の無接点素子で構成上た場合も、
前述の優先順位をもたせるためには、きわめて複雑な構
成をよきなくされ、したがってインターロック回路その
ものの部品点数が増加し、信頼性２価格面で多大の問題
点を残していた。
前述の優先順位をもたせるためには、きわめて複雑な構
成をよきなくされ、したがってインターロック回路その
ものの部品点数が増加し、信頼性２価格面で多大の問題
点を残していた。
本発明は、以上の点に鑑み、トランジスタ等で構成した
同期式フリップフロップをスイッチの入力信号の受信器
として用い、特にフリップフロップの同期信号に周波数
の異なったパルスを用いることで、スイッチの入力信号
間の優先順位をつけ、全く同時に複数個のスイッチがＯ
Ｎした場合でも誤動作を生じることがないようにしたも
のである。
同期式フリップフロップをスイッチの入力信号の受信器
として用い、特にフリップフロップの同期信号に周波数
の異なったパルスを用いることで、スイッチの入力信号
間の優先順位をつけ、全く同時に複数個のスイッチがＯ
Ｎした場合でも誤動作を生じることがないようにしたも
のである。
以下その構成を説明する。
本発明の白路は、第１図に示すように、直流電源１から
のスイッチ２，３，４・・・・・・の０Ｎ−ＯＦＦ状態
をディジタル回路に必要なディジタル信号に変換する回
路１．１’、ｌ“・・・・・・と、トランジスタ等で構
成され少なくともデータ入力、同期信号入力およびリセ
ット入力を入力としてもち、出力として（Ｑ、Ｑ）の２
値をもつような同期式フリップフロップｎ、ｕ’、ｎ“
・・・・・・と、その同期式フリップフロップの同期信
号を設定する同期信号設定回路ｍ 、ｍ’、ｍ“・・・
・・・と、同期式フリップフロップの２値出力（Ｑ、Ｑ
）のうちの一方の信号にもとずき同期式フリップフロッ
プのリセット信号を設定するリセット回路ＩＶ 、 Ｉ
Ｖ’ 、 ＴＶ“・・・・・・とにより構成される。
のスイッチ２，３，４・・・・・・の０Ｎ−ＯＦＦ状態
をディジタル回路に必要なディジタル信号に変換する回
路１．１’、ｌ“・・・・・・と、トランジスタ等で構
成され少なくともデータ入力、同期信号入力およびリセ
ット入力を入力としてもち、出力として（Ｑ、Ｑ）の２
値をもつような同期式フリップフロップｎ、ｕ’、ｎ“
・・・・・・と、その同期式フリップフロップの同期信
号を設定する同期信号設定回路ｍ 、ｍ’、ｍ“・・・
・・・と、同期式フリップフロップの２値出力（Ｑ、Ｑ
）のうちの一方の信号にもとずき同期式フリップフロッ
プのリセット信号を設定するリセット回路ＩＶ 、 Ｉ
Ｖ’ 、 ＴＶ“・・・・・・とにより構成される。
ここで、ディジタル信号に変換する回路１．１’。
■“・・・・・（ま、例えば第２図に示すように、トラ
ンジスタ５と抵抗６，７．８とで構成され、所望のディ
ジタル信号は抵抗８の両端電圧として与えられる。
ンジスタ５と抵抗６，７．８とで構成され、所望のディ
ジタル信号は抵抗８の両端電圧として与えられる。
なお９はこの回路の直流電源である。同期式フリップフ
ロップｎ、ｎ’、ｎ“・・・・・・は、ディスクリート
のトランジスタ等で構成することができるが、市販のデ
ィジタルＩＣを用いればより容易に構成できる。
ロップｎ、ｎ’、ｎ“・・・・・・は、ディスクリート
のトランジスタ等で構成することができるが、市販のデ
ィジタルＩＣを用いればより容易に構成できる。
いずれの場合も、Ｄタイプフリップフロップを構成すれ
ばよい。
ばよい。
このＤタイプフリップフロップのＤ（データ）入力に前
述のスイッチの開閉に対応したディジタル信号を入力し
、そのＣＫ（同期信号）入力に、例えば第３図ａに示す
ようなＣ−ＭＯＳインバータ１０と抵抗１１．１２、コ
ンデンサ１３とで構成した発振器の出力、またはｂに示
すような交流電圧と同期したパルスを得る回路により得
られるパルスを入力する。
述のスイッチの開閉に対応したディジタル信号を入力し
、そのＣＫ（同期信号）入力に、例えば第３図ａに示す
ようなＣ−ＭＯＳインバータ１０と抵抗１１．１２、コ
ンデンサ１３とで構成した発振器の出力、またはｂに示
すような交流電圧と同期したパルスを得る回路により得
られるパルスを入力する。
ここで、１０は同じ＜Ｃ−ＭＯＳインバータ、１４．１
５は抵抗、１６はトランスの２次巻線、１７はダイオー
ドである。
５は抵抗、１６はトランスの２次巻線、１７はダイオー
ドである。
さて、この同期信号設定回路ｎｒ 、 ｍ’ 、 ｍ“
・・・・・・により得られる同期信号パルスは、第４図
に示すように、例えば基準となるパルス列＠を２倍に分
周し、かつパルス列＠に比べ適当な遅れ位相をもつパル
ス列の、パルス列のを２倍に分周し、かつパルス列のに
比べ適当な遅れ位相を有するパルス列Ｏというような分
周比と位相の遅れを有するパルスである必要がある。
・・・・・・により得られる同期信号パルスは、第４図
に示すように、例えば基準となるパルス列＠を２倍に分
周し、かつパルス列＠に比べ適当な遅れ位相をもつパル
ス列の、パルス列のを２倍に分周し、かつパルス列のに
比べ適当な遅れ位相を有するパルス列Ｏというような分
周比と位相の遅れを有するパルスである必要がある。
このためには、第１図に示すように、各々の同期式フリ
ップフロップｎ、ｎ’、ｎ“・・・・・・に個々に同期
信号設定回路Ｉ１１．Ｉ［Ｉ’、ＩＩＩ“・・・・・・
を設け、各発振周波数と位相を調整する方法よりも、む
しろ、基準となる同期信号を第３図のような方法で作り
、これをもとにして、例えば第５図に示すように、ＣＲ
の積分回路（１８，２０，２２は抵抗、１９゜２１．２
３はコンデンサ）とディジタルＩＣバッファ２４．シュ
ミット型ディジタルＩＣ２５とＴ型フリップフロップ２
６とで分周１位相遅延２分配回路を構成すれば、より容
易に第４図に示す同期信号パルス列をつくることができ
る。
ップフロップｎ、ｎ’、ｎ“・・・・・・に個々に同期
信号設定回路Ｉ１１．Ｉ［Ｉ’、ＩＩＩ“・・・・・・
を設け、各発振周波数と位相を調整する方法よりも、む
しろ、基準となる同期信号を第３図のような方法で作り
、これをもとにして、例えば第５図に示すように、ＣＲ
の積分回路（１８，２０，２２は抵抗、１９゜２１．２
３はコンデンサ）とディジタルＩＣバッファ２４．シュ
ミット型ディジタルＩＣ２５とＴ型フリップフロップ２
６とで分周１位相遅延２分配回路を構成すれば、より容
易に第４図に示す同期信号パルス列をつくることができ
る。
ここで、出力端子＠、■、○の出力波形が、第４図の＠
。
。
■、Ｏに対応する。
次（へこれら同期式フリップフロップ（ｎ 、 ｎ’、
ｎ”・・・・・・）のリセット状態での２値出力がＱ
−”０”（”Ｌ”）、Ｑ＝”１”（”Ｈ”）であり、リ
セットはリセット人力（Ｒ）に″１パ（”Ｈ”）を与え
た時にかかるとすると、第１図のゲート回路ＩＶ 、
ＩＶ’、 ＩＶ“・・・・・・は、■、＠、Ｏ・・・・
・・等を入力とするＯＲ回路であればよい。
ｎ”・・・・・・）のリセット状態での２値出力がＱ
−”０”（”Ｌ”）、Ｑ＝”１”（”Ｈ”）であり、リ
セットはリセット人力（Ｒ）に″１パ（”Ｈ”）を与え
た時にかかるとすると、第１図のゲート回路ＩＶ 、
ＩＶ’、 ＩＶ“・・・・・・は、■、＠、Ｏ・・・・
・・等を入力とするＯＲ回路であればよい。
また、この時のインターロック回路出力は、同期式フリ
ップフロップｎ、ｎ’、ｎ“・・−・・・のＱ出力とし
て与えられる。
ップフロップｎ、ｎ’、ｎ“・・−・・・のＱ出力とし
て与えられる。
したがって、以上のように構成した場合のスイッチの優
先順位は、スイッチ２，３．４の順になる。
先順位は、スイッチ２，３．４の順になる。
以上までは、同期式フリップフロップｎ、ｎ’。
■“・・・・・・の同期信号に制限を設けることにより
優先順位付インターロック回路を構成したものである。
優先順位付インターロック回路を構成したものである。
他方、第６図に示すように、同期信号は基準パルス列＠
をフリップフロップ等により分周したものを採用し、同
期式フリップフロップにリセットをかけるタイミングを
第７図に示すようなＣＲ（２８は抵抗、２９はコンデン
サ）等の遅延回路により変えることにより優先順位をつ
ける方法も有効である。
をフリップフロップ等により分周したものを採用し、同
期式フリップフロップにリセットをかけるタイミングを
第７図に示すようなＣＲ（２８は抵抗、２９はコンデン
サ）等の遅延回路により変えることにより優先順位をつ
ける方法も有効である。
この場合は、各同期式フリップフロップｎ、ｎ’、ｎ“
・・・・・・のリセット端子Ｈに接続するＣＲ時定数の
長いもの程、優先順位は上位にくることになる。
・・・・・・のリセット端子Ｈに接続するＣＲ時定数の
長いもの程、優先順位は上位にくることになる。
なお、２７はＯＲ回路としてのディジタルＩＣである。
したがって、本発明回路の構成には、第４図、第５図の
ように、同期式フリップフロップの同期信号に位相差を
もたせる方法と、第６図、第７図に示すように、同期信
号は、基準パルス列＠を分周したもの■′、Ｏ′を用い
、同期式フリップフロップのリセットのかケ方に遅延順
位をもたせたものとがある。
ように、同期式フリップフロップの同期信号に位相差を
もたせる方法と、第６図、第７図に示すように、同期信
号は、基準パルス列＠を分周したもの■′、Ｏ′を用い
、同期式フリップフロップのリセットのかケ方に遅延順
位をもたせたものとがある。
以上のように本発明によるインターロック回路は、従来
のりレージ−ケンスによるもの等に比べ、信頼性が飛躍
的に向上するのみならず、従来方式では同時に複数のス
イッチがＯＮＬ、た場合の優先順位が不確定であった欠
点を完全に解消するものであって、最近のディジタルＩ
Ｃ等で回路を構成すれば、きわめて簡素かつ高信頼、低
価格に回路を構成できる利点がある。
のりレージ−ケンスによるもの等に比べ、信頼性が飛躍
的に向上するのみならず、従来方式では同時に複数のス
イッチがＯＮＬ、た場合の優先順位が不確定であった欠
点を完全に解消するものであって、最近のディジタルＩ
Ｃ等で回路を構成すれば、きわめて簡素かつ高信頼、低
価格に回路を構成できる利点がある。
第１図は本発明によるインターロック回路の一実施例の
回路図、第２図はスイッチ信号をディジタル回路に必要
なディジタル信号に変換する回路の回路図、第３図ａ、
ｂはそれぞれ同期信号設定回路の回路図、第４図は同期
信号設定回路の出力特性図、第５図は他の同期信号設定
回路の回路図、第６図はその同期信号設定回路の出力特
性図、第７図は同期式フリップフロップをリセットする
回路の回路図である。 Ｉ、Ｉ’、Ｉ“・・・・・・スイッチ信号をディジタル
回路に必要なディジタル信号に変換する回路、■。 ｎ’、ｎ“・・・・・・同期式フリップフロップ、ｍ、
ｉｎ’■“・・・・・・同期信号設定回路、ＩＶ 、
ＩＶ’ 、 ＩＶ“・・・・・・リセット回路、２，３
，４・・・・・・スイッチ。
回路図、第２図はスイッチ信号をディジタル回路に必要
なディジタル信号に変換する回路の回路図、第３図ａ、
ｂはそれぞれ同期信号設定回路の回路図、第４図は同期
信号設定回路の出力特性図、第５図は他の同期信号設定
回路の回路図、第６図はその同期信号設定回路の出力特
性図、第７図は同期式フリップフロップをリセットする
回路の回路図である。 Ｉ、Ｉ’、Ｉ“・・・・・・スイッチ信号をディジタル
回路に必要なディジタル信号に変換する回路、■。 ｎ’、ｎ“・・・・・・同期式フリップフロップ、ｍ、
ｉｎ’■“・・・・・・同期信号設定回路、ＩＶ 、
ＩＶ’ 、 ＩＶ“・・・・・・リセット回路、２，３
，４・・・・・・スイッチ。
Claims (1)
- 【特許請求の範囲】 １ スイッチの２値出力状態をディジタル回路に必要な
ディジタル信号に変換する回路と、その回路の出力を入
力とする同期式フリップフロップと、その同期式フリッ
プフロップの同期信号を設定する同期信号設定回路とに
より構成した回路を複数組設け、かつ前記複数組中の１
組の回期式フリップフロップの出力状態を残りの同期式
フリップフロップの出力状態によりリセットするリセッ
ト回路を各組に設け、さらに前記リセット回路の中に各
組によってリセット動作の遅延が異なる遅延回路を設け
たことを特徴とするインターロック回路。 ２ スイッチの２値出力状態をディジタル回路に必要な
ディジタル信号に変換する回路と、その回路の出力を入
力とする同期式フリップフロップと、その同期式フリッ
プフロップの同期信号を設定する同期信号設定回路とに
より構成した回路を複数組設け、かつ前記複数組中の１
組の同期式フリップフロップの出力状態を残りの同期式
フリップフロップの出力状態によりリセットするリセッ
ト回路を各組に設け、さらに前記同期信号設定回路によ
り設定される同期信号が各組によってそれぞれ位相差を
もつように同期信号設定回路を構成したことを特徴とす
るインターロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52112804A JPS5828966B2 (ja) | 1977-09-19 | 1977-09-19 | インタ−ロック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52112804A JPS5828966B2 (ja) | 1977-09-19 | 1977-09-19 | インタ−ロック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5445532A JPS5445532A (en) | 1979-04-10 |
| JPS5828966B2 true JPS5828966B2 (ja) | 1983-06-20 |
Family
ID=14595935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52112804A Expired JPS5828966B2 (ja) | 1977-09-19 | 1977-09-19 | インタ−ロック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828966B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4886403A (ja) * | 1972-02-17 | 1973-11-15 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4976526U (ja) * | 1972-10-18 | 1974-07-03 |
-
1977
- 1977-09-19 JP JP52112804A patent/JPS5828966B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4886403A (ja) * | 1972-02-17 | 1973-11-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5445532A (en) | 1979-04-10 |
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