JPS5827302A - Chip element including resistor - Google Patents
Chip element including resistorInfo
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- JPS5827302A JPS5827302A JP56126388A JP12638881A JPS5827302A JP S5827302 A JPS5827302 A JP S5827302A JP 56126388 A JP56126388 A JP 56126388A JP 12638881 A JP12638881 A JP 12638881A JP S5827302 A JPS5827302 A JP S5827302A
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- resistor
- ceramic
- chip
- capacitance
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
この発明は、抵抗チップ、OR複合素子チップ等の抵抗
を含むチップ形素子に関するものであり、特に、抵抗体
の環境に対する信頼性の向上にかかる改良に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a chip-type element including a resistor such as a resistor chip or an OR composite element chip, and particularly relates to improvements in improving the reliability of a resistor against the environment.
第1図は従来の抵抗チップを示す斜視図である。FIG. 1 is a perspective view of a conventional resistor chip.
アルミナ基板1上には、1対の電極2が形成され、電極
2の一部とオーバラップして抵抗体3が形成される。A pair of electrodes 2 are formed on the alumina substrate 1, and a resistor 3 is formed partially overlapping the electrodes 2.
このような構造の抵抗チップにおいては、抵抗体3が表
面に露出しているので、環境に対して非常に敏感である
。このため、特に耐湿性が恩く、湿度に対する信頼性が
極めて低い。In a resistor chip having such a structure, since the resistor 3 is exposed on the surface, it is very sensitive to the environment. For this reason, moisture resistance is particularly poor, and reliability against humidity is extremely low.
このことをカバーするために、抵抗体3を響うように保
請躾がグレーズによって形成されることもあるが、コス
トアップする原因となり好ましくない。特に、抵抗チッ
プは、他の素子チップに比べて安価で取引されるため、
そのようなグレーズによるコストアップはできるだけ避
けるほうが好ましい。In order to cover this problem, a maintenance layer is sometimes formed with a glaze so as to affect the resistor 3, but this is not preferable as it increases the cost. In particular, resistor chips are traded at lower prices than other element chips, so
It is preferable to avoid cost increases due to such glazes as much as possible.
一方、OR複合素子チップは、抵抗およびコンデンサが
1個の素子チップに含まれていることから、その取り扱
いが便利であり、多くの用途が期待できる。しかしなが
ら、第1図の抵抗チップを改良して、そのようなOR複
合素子チップとするには、アルミナ基板1を使用してい
ることから、コンデンサを形成することは困難である。On the other hand, since the OR composite element chip includes a resistor and a capacitor in one element chip, it is convenient to handle and can be expected to have many uses. However, since the alumina substrate 1 is used to improve the resistor chip shown in FIG. 1 to form such an OR composite element chip, it is difficult to form a capacitor.
それゆえに、この発明の主たる目的は、抵抗体が露出す
ることなく、信頼性の高い抵抗を含むチップ形素子を安
価に提供することである。Therefore, the main object of the present invention is to provide a chip-type element including a highly reliable resistor at a low cost without exposing the resistor.
この発明の他の目的は、容量形成用電極と抵抗体とが共
に露出しない状態で、信頼性が高められたOR複合素子
チップを安価に提供することである。Another object of the present invention is to provide an OR composite element chip with improved reliability at a low cost, in which both the capacitance forming electrode and the resistor are not exposed.
この発明は、要約すれば、セラミック層の積層技術を用
い、セラミック積層体の1IIIIに抵抗体を形成し、
この抵抗体は両端においてのみセラミック積一体の2つ
の端面にまでそれぞれ延び、この各端面において抵抗体
の両端とそれぞれ電気的接続される第1および第2の外
部電極が形成された構造を有する、抵抗を含むチップ形
素子である。In summary, this invention uses a ceramic layer lamination technique to form a resistor on 1III of a ceramic laminate,
This resistor extends only at both ends to the two end faces of the ceramic monolithic body, and has a structure in which first and second external electrodes are formed on each end face to be electrically connected to both ends of the resistor, respectively. It is a chip type element that includes a resistor.
この発明のその他の目的と特徴は以下に図面を参照して
行なう詳細な説明から一層明らかとなろう。Other objects and features of the present invention will become more apparent from the detailed description given below with reference to the drawings.
第2図はこの発明の一実施例の断面構造図である。第3
図は第2図の素子の等価回路図である。FIG. 2 is a cross-sectional structural diagram of an embodiment of the present invention. Third
The figure is an equivalent circuit diagram of the element shown in FIG. 2.
第3図から明らかなように、第2図に示す素子はCRが
並列(接続された複合素子チップである。As is clear from FIG. 3, the element shown in FIG. 2 is a composite element chip in which CRs are connected in parallel.
第2図において、OR複合素子チップ4は、その主要部
分を構成する本体部分が複数枚のセラミック層5からな
るセラミック積層体6で構成されている。各セラミック
層5は、焼結されて一体化されるので、第2図には特に
各セラミックM5の境界線が図示されていない。各セラ
ミックl!5は、誘電性セラミックからなる。各セラミ
ック層5閤には、抵抗体7、第1の容量形成用内部電極
8、および第2の容量形成用内部電極9がそれぞれ形成
される。抵抗体7は、その両端においてのみセラミック
積層体6の2つの端面10,11にまでそれぞれ延びて
形成される。第1の容量形成用内部電極8は、セラミッ
ク積層体6の一方の端面10にまで延びて形成される。In FIG. 2, the main body portion of the OR composite element chip 4 is composed of a ceramic laminate 6 composed of a plurality of ceramic layers 5. Since the ceramic layers 5 are sintered and integrated, the boundaries between the ceramic layers 5 are not particularly shown in FIG. 2. Each ceramic l! 5 is made of dielectric ceramic. A resistor 7, a first capacitor-forming internal electrode 8, and a second capacitor-forming internal electrode 9 are formed in each ceramic layer 5, respectively. The resistor 7 is formed to extend only at both ends to the two end surfaces 10 and 11 of the ceramic laminate 6, respectively. The first capacitance-forming internal electrode 8 is formed to extend to one end surface 10 of the ceramic laminate 6 .
第2の容量形成用内部電極9は、セラミック積層体6の
他方の端面11にまで延びて形成される。なお、今述べ
た抵抗体7および容量形成用内部電極8.9の形成の状
態において、セラミック積■体6の2つの端面10.1
1以外の端面(図示せず)には、抵抗体7および容量形
成用内部電極8,9のいずれも露出していないことを指
摘してお(。セラミック積層体6の2つの端[10,1
1には、それぞれ第1および第2の外部電極12.13
が形成される。The second capacitor-forming internal electrode 9 is formed to extend to the other end surface 11 of the ceramic laminate 6 . In addition, in the state of forming the resistor 7 and the capacitance forming internal electrode 8.9 just described, the two end faces 10.1 of the ceramic laminate 6
It should be pointed out that neither the resistor 7 nor the capacitance forming internal electrodes 8 and 9 are exposed on the end faces other than 1 (not shown). 1
1 includes first and second external electrodes 12 and 13, respectively.
is formed.
これによって、第1の外部電極12には、抵抗体7の一
方端と第1の容量形成用内部電極8とが電気的接続され
る。第2の外部電極13には、抵抗体7の他方端と第2
の容量形成用内部電極9とが電気的接続される。As a result, one end of the resistor 7 and the first capacitance forming internal electrode 8 are electrically connected to the first external electrode 12 . The second external electrode 13 is connected to the other end of the resistor 7 and the second external electrode 13.
It is electrically connected to the internal electrode 9 for forming a capacitance.
第2図に示すOR複合素子チップ4の具体的な−造方法
について説明する。まず、850〜1150℃で焼結す
る誘電性セラミック材料をドクターブレードにより20
〜100μの厚みに成形する。成形されたセラミックグ
リーンシートに、容量形成用内部電極8.9のための導
体および抵抗体7のための抵抗体をスクリーン印刷し、
乾燥さセる。なお、容量形成用内部電極のための導体と
しては、銀・パラジウム等が用いられる。また、抵抗体
としては、銀・パラジウムまたは酸化パラジウム等が用
いられる。銀・パラジウムは、そこに含まれるグレーズ
の量で、抵抗体になったり、導体になったりするもので
ある。上述のように乾燥されたセラミックグリーンシー
トは、互いに積層され、プレスされ、適当に切断される
。これによつC生のセラミック積層体が得られる。この
生のセラミック積層体を焼成した後に、外部電極12.
13となる導体が付与される。その後、この外部電極1
2.13が焼付けられる。なお、外部電極は、上述のよ
うに銀が塗布されて形成される他、その上にニッケルめ
っきを施したり、直接ニッケルを無電解めっきにより形
成してもよい。直接ニッケルの無電解めっきを用いる場
合は、レジストを適用すれば、所望の個所にのみ外部電
極を形成することが可能となる。A specific method for manufacturing the OR composite element chip 4 shown in FIG. 2 will be explained. First, a dielectric ceramic material that is sintered at 850 to 1150°C is heated with a doctor blade for 20 minutes.
Mold to a thickness of ~100μ. A conductor for the capacitance forming internal electrode 8.9 and a resistor for the resistor 7 are screen printed on the molded ceramic green sheet,
Let it dry. Note that silver, palladium, or the like is used as a conductor for the internal electrode for forming a capacitance. Further, as the resistor, silver, palladium, palladium oxide, or the like is used. Silver and palladium can become resistors or conductors depending on the amount of glaze they contain. The ceramic green sheets dried as described above are laminated together, pressed, and cut appropriately. As a result, a green ceramic laminate is obtained. After firing this raw ceramic laminate, the external electrode 12.
13 conductors are provided. After that, this external electrode 1
2.13 is burned. In addition to being formed by applying silver as described above, the external electrode may be formed by nickel plating thereon, or by directly forming nickel by electroless plating. When direct electroless nickel plating is used, applying a resist makes it possible to form external electrodes only at desired locations.
第4図はこの発明の他の実施例の断面構造図である。第
5図は第4図の素子の等価回路図である。FIG. 4 is a cross-sectional structural diagram of another embodiment of the present invention. FIG. 5 is an equivalent circuit diagram of the element shown in FIG. 4.
第5図から明らかなように、第4図の素子は抵抗チップ
14である。As is clear from FIG. 5, the element in FIG. 4 is a resistor chip 14.
この抵抗チップ14もまた、その本体部分が積層された
セラミック層15のセラミック積層体16で構成される
。セラミック層15の圀には、抵抗体17が形成される
。この抵抗体17もまた、その両端においてのみセラミ
ック積層体16の2つの端ff118.19にまでそれ
ぞれ延びている。The main body of this resistor chip 14 is also composed of a ceramic laminate 16 of laminated ceramic layers 15. A resistor 17 is formed in the area of the ceramic layer 15 . This resistor 17 also extends only at both ends to the two ends ff118, 19 of the ceramic laminate 16, respectively.
各端面18,19には、第1および第2の外部電1ii
20.21が形成される。これによって、抵抗体17の
両端は、それぞれ、第1および第2の外部電極20.2
1と電気的接続される。なお、この実施例においても、
抵抗体17は、端面18゜19を除く端面には露出しな
い。Each end face 18, 19 has a first and a second external voltage 1ii.
20.21 is formed. As a result, both ends of the resistor 17 are connected to the first and second external electrodes 20.2, respectively.
1 and is electrically connected. In addition, also in this example,
The resistor 17 is not exposed on the end faces except for the end faces 18° and 19.
114Fj!Jに示す抵抗チップ14は、第2図のOR
複合素子チップを製造するための技術を用いて製造する
ことができる。なお、この抵抗チップ14には、容量形
成用内部電極が含まれていないので、セラミック層15
を構成するセラミック材料としては、銹電性を必ずしも
有している必致はない。114Fj! The resistor chip 14 shown at J is the OR of FIG.
It can be manufactured using techniques for manufacturing multi-element chips. Note that since this resistance chip 14 does not include an internal electrode for forming a capacitance, the ceramic layer 15
The ceramic material constituting the material does not necessarily have galvanic properties.
このように、抵抗体がセラミック層面に挾まれ、外部に
露出しない状態で形成されているので、抵抗体の抵抗値
のiimが問題となる。プなわら、一般に、抵抗値の調
整は、予めやや小さい値に抵抗体を形成しておき、その
後、これを削り取ることによって行なわれている。した
がって、この発明の素子においても、このような抵抗値
の調整が可能であることが望ましい。第6図は抵抗体の
抵抗値の調整方法を示す素子の部分断面図である。第6
図に示す素子の一部は、第2図のOR複合素子チップ4
の一部であるとして説明する。セラミック積層体6の一
方側であって、抵抗体7が形成されている側の最も外側
のセラミック層5から削り取られ、そこに形成された穴
22は抵抗体7を削り殴るにまで至る。これによって、
抵抗体7の量が調整され、応じて抵抗値の調整が行なえ
る。この穴22によって抵抗体7が一部露出することを
望まないならば、この穴22の部分のみをグレーズで埋
めるようにしてもよい。なお、このような抵抗値の調整
方法を考慮した場合、抵抗体は、最も外側のセラミック
層のすぐ内側に形成されるほうが好ましいといえる。In this way, since the resistor is formed between the ceramic layer surfaces and not exposed to the outside, the resistance value iim of the resistor becomes a problem. However, the resistance value is generally adjusted by forming a resistor to a slightly smaller value in advance and then cutting it off. Therefore, it is desirable that the element of the present invention be able to adjust the resistance value in this way as well. FIG. 6 is a partial cross-sectional view of the element showing a method of adjusting the resistance value of the resistor. 6th
Some of the elements shown in the figure are the OR composite element chip 4 of FIG.
It will be explained as a part of. The outermost ceramic layer 5 on one side of the ceramic laminate 6 on which the resistor 7 is formed is scraped away, and the hole 22 formed there ends up scraping the resistor 7. by this,
The amount of resistor 7 is adjusted, and the resistance value can be adjusted accordingly. If it is not desired that a portion of the resistor 7 be exposed through the hole 22, only the hole 22 may be filled with glaze. Note that when considering such a method of adjusting the resistance value, it is preferable that the resistor is formed immediately inside the outermost ceramic layer.
以上のように、この発明によれば、抵抗体がセラミック
層−に封入された構造となるので、抵抗体の環境に対す
る信鎖性を高めることができる。As described above, according to the present invention, since the resistor is encapsulated in the ceramic layer, reliability of the resistor with respect to the environment can be improved.
また、保護膜としてのグレーズを用いないので、安価な
抵抗を含むチップ形素子が得られる。さらに、この発明
をOR複合素子チップに適用した場合、従来の積層コン
デンサと同じ手間によりOR複合素子を得ることができ
、能率的である。また、得られたOR複合素子チップに
よれば、部品点数が減り、省力化を図ることができる。Furthermore, since no glaze is used as a protective film, a chip-type element including an inexpensive resistor can be obtained. Furthermore, when this invention is applied to an OR composite element chip, the OR composite element can be obtained with the same effort as conventional multilayer capacitors, which is efficient. Further, according to the obtained OR composite element chip, the number of parts is reduced, and labor saving can be achieved.
なお、この発明において、セラミック層を構成するセラ
ミック材料として、低m焼結セラミック材料を用いれば
、抵抗体、容量形成用内部電極および外部電極を、セラ
ミックの焼成と同時に形成することができ、能率的であ
る。In addition, in this invention, if a low m sintered ceramic material is used as the ceramic material constituting the ceramic layer, the resistor, the internal electrode for capacitance formation, and the external electrode can be formed at the same time as the ceramic is fired, which increases efficiency. It is true.
第1図は従来の抵抗チップを示す斜視図である。
第2図はこの発明の一実施例の断面構造図である。
第354は第2図の素子の等i1i回路図である。14
図はこの発明の他の実施例の断面構造図である。
第5図は第4図の素子の等価回路図である。第6図は抵
抗体の抵抗値の調整方法を示す素子の部分断面図である
。
図において、4はOR複合素子チップ、5,15はセラ
ミック層、6.16はセラミック積層体、7.17は抵
抗体、8.9は容量形成用内部電極、10.11.18
.19は端面、12.13.20.21は外部電極、1
4は抵抗チップである。FIG. 1 is a perspective view of a conventional resistor chip. FIG. 2 is a cross-sectional structural diagram of an embodiment of the present invention. 354 is an equivalent circuit diagram of the element shown in FIG. 2; 14
The figure is a cross-sectional structural diagram of another embodiment of the present invention. FIG. 5 is an equivalent circuit diagram of the element shown in FIG. 4. FIG. 6 is a partial cross-sectional view of the element showing a method of adjusting the resistance value of the resistor. In the figure, 4 is an OR composite element chip, 5 and 15 are ceramic layers, 6.16 is a ceramic laminate, 7.17 is a resistor, 8.9 is an internal electrode for forming a capacitance, and 10.11.18
.. 19 is the end surface, 12.13.20.21 is the external electrode, 1
4 is a resistor chip.
Claims (2)
れて構成されるセラミック積層体の■閤に、抵抗体が形
成され、この抵抗体は両端においてのみセラミック積層
体の2つの端面にまでそれぞれ延び、この各端面におい
て抵抗体の両端とそれぞれ電気的接続される第1および
第2の外部電極が形成された抵抗を含むチップ形素子。(1) A resistor is formed in the base of the ceramic laminate, which is constructed by laminating the first and second ceramic layers, and the resistor extends to the two end faces of the ceramic laminate only at both ends. A chip-shaped element including a resistor that extends and has first and second external electrodes formed on each end face thereof and electrically connected to both ends of a resistor.
も一方は、穢■された複数枚の誘電性セラミック層を含
み、 前記誘電性セラミック■閤には、前記第1の外部電極と
電気的接続されるように前記セラミック11体の一方端
面にまで延びる第1の容量形成用内部電極と、前記第1
の容量形成用内部電極と対をなし前記第2の外部電極と
電気的接続されるように前記セラミック11体の他方端
間にまで延びる第2の容量形成用内部電極とが形成され
た特許請求の範囲第1項記載の抵抗を含むチップ形素子
。(2) At least one of the first and second ceramics 1 includes a plurality of contaminated dielectric ceramic layers, and the dielectric ceramic layer is electrically connected to the first external electrode. a first capacitance forming internal electrode extending to one end surface of the ceramic body 11 so as to
A second capacitance-forming internal electrode is formed which is paired with the capacitance-forming internal electrode and extends between the other ends of the ceramic body 11 so as to be electrically connected to the second external electrode. A chip-type element comprising a resistor according to item 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56126388A JPS5827302A (en) | 1981-08-11 | 1981-08-11 | Chip element including resistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56126388A JPS5827302A (en) | 1981-08-11 | 1981-08-11 | Chip element including resistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5827302A true JPS5827302A (en) | 1983-02-18 |
Family
ID=14933900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56126388A Pending JPS5827302A (en) | 1981-08-11 | 1981-08-11 | Chip element including resistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5827302A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02305425A (en) * | 1989-05-19 | 1990-12-19 | Murata Mfg Co Ltd | Cr compound part |
US5227951A (en) * | 1992-08-04 | 1993-07-13 | Murata Erie North America, Inc. | Composite multilayer capacitive device and method for fabricating the same |
US5430605A (en) * | 1992-08-04 | 1995-07-04 | Murata Erie North America, Inc. | Composite multilayer capacitive device and method for fabricating the same |
CN106409508A (en) * | 2016-09-30 | 2017-02-15 | 广东风华高新科技股份有限公司 | Chip-type composite component and fabrication method thereof |
-
1981
- 1981-08-11 JP JP56126388A patent/JPS5827302A/en active Pending
Cited By (4)
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