JPS58222302A - 多点アナログ出力回路 - Google Patents
多点アナログ出力回路Info
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- JPS58222302A JPS58222302A JP10515882A JP10515882A JPS58222302A JP S58222302 A JPS58222302 A JP S58222302A JP 10515882 A JP10515882 A JP 10515882A JP 10515882 A JP10515882 A JP 10515882A JP S58222302 A JPS58222302 A JP S58222302A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
- G05B11/32—Automatic controllers electric with inputs from more than one sensing element; with outputs to more than one correcting element
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Feedback Control In General (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、制御用コンピュータなどに用いられる多点ア
ナログ出力回路の改良に関するものであるＯ 第１図は多点アナログ出力回路の従来例を示す構成接続
図である。１はプロセッサで構成される制御回路、２は
この制御回路１からのディジタル惰力に対応するアナロ
グ出力を発生するＤ／Ａ変換回路、３はとのＤ／Ａ変換
回路２の出力を増幅する増幅回路、４はこの増幅回路３
の出力を各チャネルに切換えるデマルチプレクサ、Ｃ１
〜Ｃｎはこのデマルチプレクサ４の各出力端子に接続す
る各チャネルの保持用キャパシタ、Ｄ、〜Ｄｎはこの保
持用キャパシタＣ１〜Ｃｎにそれぞれ接続し、増幅回路
Ａ１〜Ａ１１、トランジスタＴ１〜Ｔｎおよび電流検出
回路Ｒ４〜Ｒｎ（通常は抵抗で構成される）よシ構成さ
れる各チャネルの電圧電流変換回路、Ｂ、〜Ｂｎは前記
増幅回路人、〜Ａｎの入力におけるゼロ点調整回路、Ｌ
１〜Ｌｎは前記電圧電流変換回路Ｄ１〜Ｄｆｌの出力電
流がそれぞれ加えられる負荷である。
ナログ出力回路の改良に関するものであるＯ 第１図は多点アナログ出力回路の従来例を示す構成接続
図である。１はプロセッサで構成される制御回路、２は
この制御回路１からのディジタル惰力に対応するアナロ
グ出力を発生するＤ／Ａ変換回路、３はとのＤ／Ａ変換
回路２の出力を増幅する増幅回路、４はこの増幅回路３
の出力を各チャネルに切換えるデマルチプレクサ、Ｃ１
〜Ｃｎはこのデマルチプレクサ４の各出力端子に接続す
る各チャネルの保持用キャパシタ、Ｄ、〜Ｄｎはこの保
持用キャパシタＣ１〜Ｃｎにそれぞれ接続し、増幅回路
Ａ１〜Ａ１１、トランジスタＴ１〜Ｔｎおよび電流検出
回路Ｒ４〜Ｒｎ（通常は抵抗で構成される）よシ構成さ
れる各チャネルの電圧電流変換回路、Ｂ、〜Ｂｎは前記
増幅回路人、〜Ａｎの入力におけるゼロ点調整回路、Ｌ
１〜Ｌｎは前記電圧電流変換回路Ｄ１〜Ｄｆｌの出力電
流がそれぞれ加えられる負荷である。
上記の構成において、制御回路１からのディジタル出力
はＤ／Ａ変換回路２でアナログ信号となシ、このアナロ
グ信号は増幅回路３で増幅される。増幅回路３の出力は
デマルチプレクサ４で各チャネルに振シ分けられ、各チ
ャネルの電圧電流変換回路Ｄ１〜九から電流出力を発生
する。
はＤ／Ａ変換回路２でアナログ信号となシ、このアナロ
グ信号は増幅回路３で増幅される。増幅回路３の出力は
デマルチプレクサ４で各チャネルに振シ分けられ、各チ
ャネルの電圧電流変換回路Ｄ１〜九から電流出力を発生
する。
上記の様な構成の多点アナログ出力回路の場合に、次の
様な欠点がある。即ち、各チャネルの電圧電流変換回路
Ｄ１〜Ｄｎは増幅回路Ａ１〜Ａｎ等に帰因する、異なる
値のオフセットを生じるので、ゼロ点調整回路Ｂ、〜Ｂ
１が示すように、各チャネルごとにゼロ点調整回路が必
要になる。このため、調整抵抗数が多く、調整工数がか
かるなどの問題今生じる。
様な欠点がある。即ち、各チャネルの電圧電流変換回路
Ｄ１〜Ｄｎは増幅回路Ａ１〜Ａｎ等に帰因する、異なる
値のオフセットを生じるので、ゼロ点調整回路Ｂ、〜Ｂ
１が示すように、各チャネルごとにゼロ点調整回路が必
要になる。このため、調整抵抗数が多く、調整工数がか
かるなどの問題今生じる。
本発明は上記の欠点を解消するためになされたもので、
ゼロ点調整抵抗数及びゼロ点調整工数の少ない多点アナ
ログ出力回路を実現することを目的としている。
ゼロ点調整抵抗数及びゼロ点調整工数の少ない多点アナ
ログ出力回路を実現することを目的としている。
本発明によれば、各チャネルのアナログ出力をＡ／Ｄ変
換して制御回路にフィードバックし、前記制御回路にお
いて出力回路の各チャネルごとに存在するオフセットを
打消すようなディジタル値をディジタル信号出力に加算
することによシ、上記の目的を達成できる。 ・・′
□ 以下図面にもとづいて本発明を説明する。
換して制御回路にフィードバックし、前記制御回路にお
いて出力回路の各チャネルごとに存在するオフセットを
打消すようなディジタル値をディジタル信号出力に加算
することによシ、上記の目的を達成できる。 ・・′
□ 以下図面にもとづいて本発明を説明する。
第２図は本発明の一実施例を示す構成接続図である。１
はプロセッサで構成される制御回路、２はこの制御回路
１からのディジタル出力に対応するアナログ出力を発生
するＤ／Ａ変換回路、３はこのＤ／Ａ変換回路に接続す
る増幅回路、Ｂｏはこの増幅回路３の入力におけるゼロ
点調整回路、４はこの増幅回路３の出力を各チャネルに
切換えるデマルチプレクサ、Ｃ１〜Ｃｎはこのデマルチ
プレクサ４の各出力端子からの出力を保持する保持用キ
ャパシタ、Ｅ、〜ｈはこの保持用キャパシタＣ１〜Ｃｎ
にそれぞれ接続し、増幅回路Ａ１〜Ａｎ％ ）ランジ
スタＴ１〜Ｔｎおよび電流検出回路Ｒ４〜Ｒｎよシ構成
され２各チヤネルの電圧電流変換回路、Ｌ、〜Ｌｎはこ
の電圧電流変換回路Ｅ１〜Ｅ２の出力電流がそれぞれ加
えられる負荷である。７は前記電流検出回路Ｒ１〜Ｒｎ
からの出力を制御回路へ読み返すリード・パック回路で
、前記電流検出回路Ｒ４〜Ｒｆｌからの出力のうちの１
つを選ぶマルかプレクサ５およびこのマルチプレクサ５
からの出、力に対応するディジタル出力を発生し前記制
御回路１に加えるＡ／Ｄ変換回路６とから構成されてい
る。第２図における電流検出回路Ｒ１の一実施例をその
周辺の回路とともに第３図に示す。ＲＡ １は第１チヤ
ネルの電流出力を抵抗を介して電圧に変換する増幅回路
で、その出力の一方は増幅回路ＲＡ４の入力にフィード
バックされ、他方はリード・パック回路７に加えられる
。
はプロセッサで構成される制御回路、２はこの制御回路
１からのディジタル出力に対応するアナログ出力を発生
するＤ／Ａ変換回路、３はこのＤ／Ａ変換回路に接続す
る増幅回路、Ｂｏはこの増幅回路３の入力におけるゼロ
点調整回路、４はこの増幅回路３の出力を各チャネルに
切換えるデマルチプレクサ、Ｃ１〜Ｃｎはこのデマルチ
プレクサ４の各出力端子からの出力を保持する保持用キ
ャパシタ、Ｅ、〜ｈはこの保持用キャパシタＣ１〜Ｃｎ
にそれぞれ接続し、増幅回路Ａ１〜Ａｎ％ ）ランジ
スタＴ１〜Ｔｎおよび電流検出回路Ｒ４〜Ｒｎよシ構成
され２各チヤネルの電圧電流変換回路、Ｌ、〜Ｌｎはこ
の電圧電流変換回路Ｅ１〜Ｅ２の出力電流がそれぞれ加
えられる負荷である。７は前記電流検出回路Ｒ１〜Ｒｎ
からの出力を制御回路へ読み返すリード・パック回路で
、前記電流検出回路Ｒ４〜Ｒｆｌからの出力のうちの１
つを選ぶマルかプレクサ５およびこのマルチプレクサ５
からの出、力に対応するディジタル出力を発生し前記制
御回路１に加えるＡ／Ｄ変換回路６とから構成されてい
る。第２図における電流検出回路Ｒ１の一実施例をその
周辺の回路とともに第３図に示す。ＲＡ １は第１チヤ
ネルの電流出力を抵抗を介して電圧に変換する増幅回路
で、その出力の一方は増幅回路ＲＡ４の入力にフィード
バックされ、他方はリード・パック回路７に加えられる
。
上記の構成にシいて、制御回路１からディジタル出力信
号が与えられると、Ｄ／Ａ変換回路２は前記ディジタル
出力信号に対応したアナログ出力を発生する。このアナ
ログ出力は増幅回路３で増幅され、デマルチプレクサで
第１チヤネルに加えられる。保持用キャパシタＣ１は前
記アナログ出力を保持し、この保持されたアナログ電圧
に対応する出力電流を電圧電流変換回路Ｅ、が発生し、
負荷Ｌ１に加える。電流検出回路Ｒ１は前記出力電流に
対応する電圧出力を発生し、マルチプレクサ５に加え＼ る。
号が与えられると、Ｄ／Ａ変換回路２は前記ディジタル
出力信号に対応したアナログ出力を発生する。このアナ
ログ出力は増幅回路３で増幅され、デマルチプレクサで
第１チヤネルに加えられる。保持用キャパシタＣ１は前
記アナログ出力を保持し、この保持されたアナログ電圧
に対応する出力電流を電圧電流変換回路Ｅ、が発生し、
負荷Ｌ１に加える。電流検出回路Ｒ１は前記出力電流に
対応する電圧出力を発生し、マルチプレクサ５に加え＼ る。
マルチプレクサ５は制御回路１からの指令により属１チ
ャネルの接点をオンにし、電流検出回路Ｒ１の出力電圧
がＡ／Ｄ変換回路６に加えられ、これに対応するディジ
タル出力が制御回路１にリードバックされる。
ャネルの接点をオンにし、電流検出回路Ｒ１の出力電圧
がＡ／Ｄ変換回路６に加えられ、これに対応するディジ
タル出力が制御回路１にリードバックされる。
ゼロ点の自動調整は次のように行われる。まずチャネル
１（任意のチャネルでよい）に関しゼロ点調整回路Ｂ０
により、手動でゼロ点調整を行なっておく。自動調整モ
ードでは、まず制御回路１よｐ Ｄ／Ａ変換回路５に対
し電圧電流変換回路Ｅ１からの出力電流が０となるよう
々出力を設定する。第３図のような回路を電圧電流変換
回路Ｅ１として用いる場合には、出力トランジスタＴ１
がカットオフするような出力を制御回路１から設定すれ
ばよい。
１（任意のチャネルでよい）に関しゼロ点調整回路Ｂ０
により、手動でゼロ点調整を行なっておく。自動調整モ
ードでは、まず制御回路１よｐ Ｄ／Ａ変換回路５に対
し電圧電流変換回路Ｅ１からの出力電流が０となるよう
々出力を設定する。第３図のような回路を電圧電流変換
回路Ｅ１として用いる場合には、出力トランジスタＴ１
がカットオフするような出力を制御回路１から設定すれ
ばよい。
このときの各チャネルの電流検出回路Ｒ１〜Ｒｎの出力
＠１１〜”１Ｌｆｌ （電流検出回路Ｒ１〜Ｒｎのオフ
セット電圧に等しい）をリード・パック回路７を介して
制御回路１にフィードバックする。制御回路１ではこの
ときの各チャネルの値と１チヤネルの値の差Δ・Ｃ２”
”Ｃ２−・ａｌｏｏｏりΔ’ａｎ ” ・ａｎ−”Ｃ１
３、（電流検出回路Ｒ２〜Ｒｎのオフセット電圧の電流
検出回路Ｒ４のオフセット電圧からのずれ）を演算し、
メモリに格納する。次に制御回路１より Ｄ／Ａ変換回
路２に対し出力０％を設定する。このときの各チャネル
の電流検出回路Ｒ１〜Ｒｎの出力・５．〜・工をリード
・バック回路７を介して制御回路１にフィードバックし
、前と同様に、制御回路１においてこのときの各チャネ
ルの値と１チヤネルの値の差Δｅｂ２− ｅｂｌ ｅ
ｂｌ ｌ …ｌΔ・ｂｎ＝ ”ｂｎ −”ｂｌ （チャ
ネル２〜ｎにおける増幅回路Ａｌおよび電流検出回路Ｒ
。
＠１１〜”１Ｌｆｌ （電流検出回路Ｒ１〜Ｒｎのオフ
セット電圧に等しい）をリード・パック回路７を介して
制御回路１にフィードバックする。制御回路１ではこの
ときの各チャネルの値と１チヤネルの値の差Δ・Ｃ２”
”Ｃ２−・ａｌｏｏｏりΔ’ａｎ ” ・ａｎ−”Ｃ１
３、（電流検出回路Ｒ２〜Ｒｎのオフセット電圧の電流
検出回路Ｒ４のオフセット電圧からのずれ）を演算し、
メモリに格納する。次に制御回路１より Ｄ／Ａ変換回
路２に対し出力０％を設定する。このときの各チャネル
の電流検出回路Ｒ１〜Ｒｎの出力・５．〜・工をリード
・バック回路７を介して制御回路１にフィードバックし
、前と同様に、制御回路１においてこのときの各チャネ
ルの値と１チヤネルの値の差Δｅｂ２− ｅｂｌ ｅ
ｂｌ ｌ …ｌΔ・ｂｎ＝ ”ｂｎ −”ｂｌ （チャ
ネル２〜ｎにおける増幅回路Ａｌおよび電流検出回路Ｒ
。
のオフセット電圧の和のチャネル１の値からのずれ）を
演算し、メモリに格納する。次に、制御回路１において
、Δ”ｂ２〜Δ”ｂｎに含まれる、電流検出回路に寄因
するオフセット成分を除くためΔｅｃ２”Δ”ｂ２−Δ
・ａ２＋’・・、Δ”Ｃｎ＝Δ・、ｎ−Δｅ０を演算す
れば、各チャネルの増幅回路Ａｉなどによる１、オフセ
ットの１チヤネルからのずれ（差）がわかる。通常モー
ドにおいて制御回路１のチャネル２〜ｎへの出力からそ
れぞれΔ”ａ２〜Δｅａユを差し引いておけばオフセッ
トを含まない電流出力を得ることができる。
演算し、メモリに格納する。次に、制御回路１において
、Δ”ｂ２〜Δ”ｂｎに含まれる、電流検出回路に寄因
するオフセット成分を除くためΔｅｃ２”Δ”ｂ２−Δ
・ａ２＋’・・、Δ”Ｃｎ＝Δ・、ｎ−Δｅ０を演算す
れば、各チャネルの増幅回路Ａｉなどによる１、オフセ
ットの１チヤネルからのずれ（差）がわかる。通常モー
ドにおいて制御回路１のチャネル２〜ｎへの出力からそ
れぞれΔ”ａ２〜Δｅａユを差し引いておけばオフセッ
トを含まない電流出力を得ることができる。
なお第２図のＡ／Ｄ変換回路６において、Ｄ／Ａ変換回
路２を共用することによＪ）’ 、−１１，、コストを
節約することもできる。
路２を共用することによＪ）’ 、−１１，、コストを
節約することもできる。
ｔた篇２図の実施例ではゼロ点調整回路を１カ所（Ｂｏ
）設けたが、Ｄ／Ａ変換回路２や増幅回路３等各チャネ
ル共通部分のオフセットも含めて各チ゛ヤネ化ごとに制
御回路１によって補正すればゼロ点調整回路を全くなく
すことができる。
）設けたが、Ｄ／Ａ変換回路２や増幅回路３等各チャネ
ル共通部分のオフセットも含めて各チ゛ヤネ化ごとに制
御回路１によって補正すればゼロ点調整回路を全くなく
すことができる。
以上述べたように、本発明によればゼロ点調整抵抗数お
よびゼロ点調整工数の少ない多点アナログ出力回路を簡
単な構成で実現できる。ｉた素子の経年変化のゼロ点変
化への影響も受けにくい。
よびゼロ点調整工数の少ない多点アナログ出力回路を簡
単な構成で実現できる。ｉた素子の経年変化のゼロ点変
化への影響も受けにくい。
第１図社長点アナログ出力回路の従来例を示す構成接続
図、菖２図は本発明の一実施例を示す構成接続図、第３
図は菓２図における電流検出回路の一実施例を示す電気
回路図である。 １・・・制御回路、６・・・Ａ／Ｄ変換回路、７・・・
リード・バック回路。
図、菖２図は本発明の一実施例を示す構成接続図、第３
図は菓２図における電流検出回路の一実施例を示す電気
回路図である。 １・・・制御回路、６・・・Ａ／Ｄ変換回路、７・・・
リード・バック回路。
Claims (1)
- プロセッサで構成される制御回路からのディジタル信号
出力に対応したアナログ出力を発生する多点アナログ出
力回路において、各チャネルのアナログ出力をめ変換し
て前記制御回路に加えるリード・バック回路を設け、前
記制御回路からのディジタル信号出力を前記出力回路の
各チャネルごとに存在するオフセットを打消すようなデ
ィジタル値によって修正するようにしたことを特徴とす
る多点アナログ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10515882A JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10515882A JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222302A true JPS58222302A (ja) | 1983-12-24 |
| JPS6339921B2 JPS6339921B2 (ja) | 1988-08-09 |
Family
ID=14399898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10515882A Granted JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222302A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204309A (ja) * | 1986-03-04 | 1987-09-09 | Yuhshin Co Ltd | 制御機器の出力電流調整方法 |
| JPS6330902A (ja) * | 1986-07-25 | 1988-02-09 | Yamatake Honeywell Co Ltd | マルチル−プコントロ−ル装置 |
| JPH01276824A (ja) * | 1988-04-27 | 1989-11-07 | Oki Electric Ind Co Ltd | 出力信号ゼロ／スパン調整方式 |
| JPH066229A (ja) * | 1992-06-23 | 1994-01-14 | Mitsubishi Electric Corp | Ｄ／ａ変換器 |
| JP2006086731A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 信号処理装置及び映像装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS528277A (en) * | 1975-07-10 | 1977-01-21 | Fuji Electric Co Ltd | Sampling control system |
| JPS5440987A (en) * | 1977-09-07 | 1979-03-31 | Tamaki Denshi Sangiyou Kk | Digital servo system |
| JPS5453776A (en) * | 1977-10-06 | 1979-04-27 | Toshiba Corp | Numerical controller |
| JPS54101071A (en) * | 1978-01-26 | 1979-08-09 | Heian Iron Works | Positioning control device for machine tools |
| JPS55127604A (en) * | 1979-03-27 | 1980-10-02 | Fuji Electric Co Ltd | Processing system for power failure of regulator |
-
1982
- 1982-06-18 JP JP10515882A patent/JPS58222302A/ja active Granted
Patent Citations (5)
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|---|---|---|---|---|
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| JPH01276824A (ja) * | 1988-04-27 | 1989-11-07 | Oki Electric Ind Co Ltd | 出力信号ゼロ／スパン調整方式 |
| JPH066229A (ja) * | 1992-06-23 | 1994-01-14 | Mitsubishi Electric Corp | Ｄ／ａ変換器 |
| JP2006086731A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 信号処理装置及び映像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6339921B2 (ja) | 1988-08-09 |
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