JPS58222302A - 多点アナログ出力回路 - Google Patents
多点アナログ出力回路Info
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- JPS58222302A JPS58222302A JP10515882A JP10515882A JPS58222302A JP S58222302 A JPS58222302 A JP S58222302A JP 10515882 A JP10515882 A JP 10515882A JP 10515882 A JP10515882 A JP 10515882A JP S58222302 A JPS58222302 A JP S58222302A
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
- G05B11/32—Automatic controllers electric with inputs from more than one sensing element; with outputs to more than one correcting element
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、制御用コンピュータなどに用いられる多点ア
ナログ出力回路の改良に関するものであるO 第1図は多点アナログ出力回路の従来例を示す構成接続
図である。1はプロセッサで構成される制御回路、2は
この制御回路1からのディジタル惰力に対応するアナロ
グ出力を発生するD/A変換回路、3はとのD/A変換
回路2の出力を増幅する増幅回路、4はこの増幅回路3
の出力を各チャネルに切換えるデマルチプレクサ、C1
〜Cnはこのデマルチプレクサ4の各出力端子に接続す
る各チャネルの保持用キャパシタ、D、〜Dnはこの保
持用キャパシタC1〜Cnにそれぞれ接続し、増幅回路
A1〜A11、トランジスタT1〜Tnおよび電流検出
回路R4〜Rn(通常は抵抗で構成される)よシ構成さ
れる各チャネルの電圧電流変換回路、B、〜Bnは前記
増幅回路人、〜Anの入力におけるゼロ点調整回路、L
1〜Lnは前記電圧電流変換回路D1〜Dflの出力電
流がそれぞれ加えられる負荷である。
ナログ出力回路の改良に関するものであるO 第1図は多点アナログ出力回路の従来例を示す構成接続
図である。1はプロセッサで構成される制御回路、2は
この制御回路1からのディジタル惰力に対応するアナロ
グ出力を発生するD/A変換回路、3はとのD/A変換
回路2の出力を増幅する増幅回路、4はこの増幅回路3
の出力を各チャネルに切換えるデマルチプレクサ、C1
〜Cnはこのデマルチプレクサ4の各出力端子に接続す
る各チャネルの保持用キャパシタ、D、〜Dnはこの保
持用キャパシタC1〜Cnにそれぞれ接続し、増幅回路
A1〜A11、トランジスタT1〜Tnおよび電流検出
回路R4〜Rn(通常は抵抗で構成される)よシ構成さ
れる各チャネルの電圧電流変換回路、B、〜Bnは前記
増幅回路人、〜Anの入力におけるゼロ点調整回路、L
1〜Lnは前記電圧電流変換回路D1〜Dflの出力電
流がそれぞれ加えられる負荷である。
上記の構成において、制御回路1からのディジタル出力
はD/A変換回路2でアナログ信号となシ、このアナロ
グ信号は増幅回路3で増幅される。増幅回路3の出力は
デマルチプレクサ4で各チャネルに振シ分けられ、各チ
ャネルの電圧電流変換回路D1〜九から電流出力を発生
する。
はD/A変換回路2でアナログ信号となシ、このアナロ
グ信号は増幅回路3で増幅される。増幅回路3の出力は
デマルチプレクサ4で各チャネルに振シ分けられ、各チ
ャネルの電圧電流変換回路D1〜九から電流出力を発生
する。
上記の様な構成の多点アナログ出力回路の場合に、次の
様な欠点がある。即ち、各チャネルの電圧電流変換回路
D1〜Dnは増幅回路A1〜An等に帰因する、異なる
値のオフセットを生じるので、ゼロ点調整回路B、〜B
1が示すように、各チャネルごとにゼロ点調整回路が必
要になる。このため、調整抵抗数が多く、調整工数がか
かるなどの問題今生じる。
様な欠点がある。即ち、各チャネルの電圧電流変換回路
D1〜Dnは増幅回路A1〜An等に帰因する、異なる
値のオフセットを生じるので、ゼロ点調整回路B、〜B
1が示すように、各チャネルごとにゼロ点調整回路が必
要になる。このため、調整抵抗数が多く、調整工数がか
かるなどの問題今生じる。
本発明は上記の欠点を解消するためになされたもので、
ゼロ点調整抵抗数及びゼロ点調整工数の少ない多点アナ
ログ出力回路を実現することを目的としている。
ゼロ点調整抵抗数及びゼロ点調整工数の少ない多点アナ
ログ出力回路を実現することを目的としている。
本発明によれば、各チャネルのアナログ出力をA/D変
換して制御回路にフィードバックし、前記制御回路にお
いて出力回路の各チャネルごとに存在するオフセットを
打消すようなディジタル値をディジタル信号出力に加算
することによシ、上記の目的を達成できる。 ・・′
□ 以下図面にもとづいて本発明を説明する。
換して制御回路にフィードバックし、前記制御回路にお
いて出力回路の各チャネルごとに存在するオフセットを
打消すようなディジタル値をディジタル信号出力に加算
することによシ、上記の目的を達成できる。 ・・′
□ 以下図面にもとづいて本発明を説明する。
第2図は本発明の一実施例を示す構成接続図である。1
はプロセッサで構成される制御回路、2はこの制御回路
1からのディジタル出力に対応するアナログ出力を発生
するD/A変換回路、3はこのD/A変換回路に接続す
る増幅回路、Boはこの増幅回路3の入力におけるゼロ
点調整回路、4はこの増幅回路3の出力を各チャネルに
切換えるデマルチプレクサ、C1〜Cnはこのデマルチ
プレクサ4の各出力端子からの出力を保持する保持用キ
ャパシタ、E、〜hはこの保持用キャパシタC1〜Cn
にそれぞれ接続し、増幅回路A1〜An% )ランジ
スタT1〜Tnおよび電流検出回路R4〜Rnよシ構成
され2各チヤネルの電圧電流変換回路、L、〜Lnはこ
の電圧電流変換回路E1〜E2の出力電流がそれぞれ加
えられる負荷である。7は前記電流検出回路R1〜Rn
からの出力を制御回路へ読み返すリード・パック回路で
、前記電流検出回路R4〜Rflからの出力のうちの1
つを選ぶマルかプレクサ5およびこのマルチプレクサ5
からの出、力に対応するディジタル出力を発生し前記制
御回路1に加えるA/D変換回路6とから構成されてい
る。第2図における電流検出回路R1の一実施例をその
周辺の回路とともに第3図に示す。RA 1は第1チヤ
ネルの電流出力を抵抗を介して電圧に変換する増幅回路
で、その出力の一方は増幅回路RA4の入力にフィード
バックされ、他方はリード・パック回路7に加えられる
。
はプロセッサで構成される制御回路、2はこの制御回路
1からのディジタル出力に対応するアナログ出力を発生
するD/A変換回路、3はこのD/A変換回路に接続す
る増幅回路、Boはこの増幅回路3の入力におけるゼロ
点調整回路、4はこの増幅回路3の出力を各チャネルに
切換えるデマルチプレクサ、C1〜Cnはこのデマルチ
プレクサ4の各出力端子からの出力を保持する保持用キ
ャパシタ、E、〜hはこの保持用キャパシタC1〜Cn
にそれぞれ接続し、増幅回路A1〜An% )ランジ
スタT1〜Tnおよび電流検出回路R4〜Rnよシ構成
され2各チヤネルの電圧電流変換回路、L、〜Lnはこ
の電圧電流変換回路E1〜E2の出力電流がそれぞれ加
えられる負荷である。7は前記電流検出回路R1〜Rn
からの出力を制御回路へ読み返すリード・パック回路で
、前記電流検出回路R4〜Rflからの出力のうちの1
つを選ぶマルかプレクサ5およびこのマルチプレクサ5
からの出、力に対応するディジタル出力を発生し前記制
御回路1に加えるA/D変換回路6とから構成されてい
る。第2図における電流検出回路R1の一実施例をその
周辺の回路とともに第3図に示す。RA 1は第1チヤ
ネルの電流出力を抵抗を介して電圧に変換する増幅回路
で、その出力の一方は増幅回路RA4の入力にフィード
バックされ、他方はリード・パック回路7に加えられる
。
上記の構成にシいて、制御回路1からディジタル出力信
号が与えられると、D/A変換回路2は前記ディジタル
出力信号に対応したアナログ出力を発生する。このアナ
ログ出力は増幅回路3で増幅され、デマルチプレクサで
第1チヤネルに加えられる。保持用キャパシタC1は前
記アナログ出力を保持し、この保持されたアナログ電圧
に対応する出力電流を電圧電流変換回路E、が発生し、
負荷L1に加える。電流検出回路R1は前記出力電流に
対応する電圧出力を発生し、マルチプレクサ5に加え\ る。
号が与えられると、D/A変換回路2は前記ディジタル
出力信号に対応したアナログ出力を発生する。このアナ
ログ出力は増幅回路3で増幅され、デマルチプレクサで
第1チヤネルに加えられる。保持用キャパシタC1は前
記アナログ出力を保持し、この保持されたアナログ電圧
に対応する出力電流を電圧電流変換回路E、が発生し、
負荷L1に加える。電流検出回路R1は前記出力電流に
対応する電圧出力を発生し、マルチプレクサ5に加え\ る。
マルチプレクサ5は制御回路1からの指令により属1チ
ャネルの接点をオンにし、電流検出回路R1の出力電圧
がA/D変換回路6に加えられ、これに対応するディジ
タル出力が制御回路1にリードバックされる。
ャネルの接点をオンにし、電流検出回路R1の出力電圧
がA/D変換回路6に加えられ、これに対応するディジ
タル出力が制御回路1にリードバックされる。
ゼロ点の自動調整は次のように行われる。まずチャネル
1(任意のチャネルでよい)に関しゼロ点調整回路B0
により、手動でゼロ点調整を行なっておく。自動調整モ
ードでは、まず制御回路1よp D/A変換回路5に対
し電圧電流変換回路E1からの出力電流が0となるよう
々出力を設定する。第3図のような回路を電圧電流変換
回路E1として用いる場合には、出力トランジスタT1
がカットオフするような出力を制御回路1から設定すれ
ばよい。
1(任意のチャネルでよい)に関しゼロ点調整回路B0
により、手動でゼロ点調整を行なっておく。自動調整モ
ードでは、まず制御回路1よp D/A変換回路5に対
し電圧電流変換回路E1からの出力電流が0となるよう
々出力を設定する。第3図のような回路を電圧電流変換
回路E1として用いる場合には、出力トランジスタT1
がカットオフするような出力を制御回路1から設定すれ
ばよい。
このときの各チャネルの電流検出回路R1〜Rnの出力
@11〜”1Lfl (電流検出回路R1〜Rnのオフ
セット電圧に等しい)をリード・パック回路7を介して
制御回路1にフィードバックする。制御回路1ではこの
ときの各チャネルの値と1チヤネルの値の差Δ・C2”
”C2−・aloooりΔ’an ” ・an−”C1
3、(電流検出回路R2〜Rnのオフセット電圧の電流
検出回路R4のオフセット電圧からのずれ)を演算し、
メモリに格納する。次に制御回路1より D/A変換回
路2に対し出力0%を設定する。このときの各チャネル
の電流検出回路R1〜Rnの出力・5.〜・工をリード
・バック回路7を介して制御回路1にフィードバックし
、前と同様に、制御回路1においてこのときの各チャネ
ルの値と1チヤネルの値の差Δeb2− ebl e
bl l …lΔ・bn= ”bn −”bl (チャ
ネル2〜nにおける増幅回路Alおよび電流検出回路R
。
@11〜”1Lfl (電流検出回路R1〜Rnのオフ
セット電圧に等しい)をリード・パック回路7を介して
制御回路1にフィードバックする。制御回路1ではこの
ときの各チャネルの値と1チヤネルの値の差Δ・C2”
”C2−・aloooりΔ’an ” ・an−”C1
3、(電流検出回路R2〜Rnのオフセット電圧の電流
検出回路R4のオフセット電圧からのずれ)を演算し、
メモリに格納する。次に制御回路1より D/A変換回
路2に対し出力0%を設定する。このときの各チャネル
の電流検出回路R1〜Rnの出力・5.〜・工をリード
・バック回路7を介して制御回路1にフィードバックし
、前と同様に、制御回路1においてこのときの各チャネ
ルの値と1チヤネルの値の差Δeb2− ebl e
bl l …lΔ・bn= ”bn −”bl (チャ
ネル2〜nにおける増幅回路Alおよび電流検出回路R
。
のオフセット電圧の和のチャネル1の値からのずれ)を
演算し、メモリに格納する。次に、制御回路1において
、Δ”b2〜Δ”bnに含まれる、電流検出回路に寄因
するオフセット成分を除くためΔec2”Δ”b2−Δ
・a2+’・・、Δ”Cn=Δ・、n−Δe0を演算す
れば、各チャネルの増幅回路Aiなどによる1、オフセ
ットの1チヤネルからのずれ(差)がわかる。通常モー
ドにおいて制御回路1のチャネル2〜nへの出力からそ
れぞれΔ”a2〜Δeaユを差し引いておけばオフセッ
トを含まない電流出力を得ることができる。
演算し、メモリに格納する。次に、制御回路1において
、Δ”b2〜Δ”bnに含まれる、電流検出回路に寄因
するオフセット成分を除くためΔec2”Δ”b2−Δ
・a2+’・・、Δ”Cn=Δ・、n−Δe0を演算す
れば、各チャネルの増幅回路Aiなどによる1、オフセ
ットの1チヤネルからのずれ(差)がわかる。通常モー
ドにおいて制御回路1のチャネル2〜nへの出力からそ
れぞれΔ”a2〜Δeaユを差し引いておけばオフセッ
トを含まない電流出力を得ることができる。
なお第2図のA/D変換回路6において、D/A変換回
路2を共用することによJ)’ 、−11,、コストを
節約することもできる。
路2を共用することによJ)’ 、−11,、コストを
節約することもできる。
tた篇2図の実施例ではゼロ点調整回路を1カ所(Bo
)設けたが、D/A変換回路2や増幅回路3等各チャネ
ル共通部分のオフセットも含めて各チ゛ヤネ化ごとに制
御回路1によって補正すればゼロ点調整回路を全くなく
すことができる。
)設けたが、D/A変換回路2や増幅回路3等各チャネ
ル共通部分のオフセットも含めて各チ゛ヤネ化ごとに制
御回路1によって補正すればゼロ点調整回路を全くなく
すことができる。
以上述べたように、本発明によればゼロ点調整抵抗数お
よびゼロ点調整工数の少ない多点アナログ出力回路を簡
単な構成で実現できる。iた素子の経年変化のゼロ点変
化への影響も受けにくい。
よびゼロ点調整工数の少ない多点アナログ出力回路を簡
単な構成で実現できる。iた素子の経年変化のゼロ点変
化への影響も受けにくい。
第1図社長点アナログ出力回路の従来例を示す構成接続
図、菖2図は本発明の一実施例を示す構成接続図、第3
図は菓2図における電流検出回路の一実施例を示す電気
回路図である。 1・・・制御回路、6・・・A/D変換回路、7・・・
リード・バック回路。
図、菖2図は本発明の一実施例を示す構成接続図、第3
図は菓2図における電流検出回路の一実施例を示す電気
回路図である。 1・・・制御回路、6・・・A/D変換回路、7・・・
リード・バック回路。
Claims (1)
- プロセッサで構成される制御回路からのディジタル信号
出力に対応したアナログ出力を発生する多点アナログ出
力回路において、各チャネルのアナログ出力をめ変換し
て前記制御回路に加えるリード・バック回路を設け、前
記制御回路からのディジタル信号出力を前記出力回路の
各チャネルごとに存在するオフセットを打消すようなデ
ィジタル値によって修正するようにしたことを特徴とす
る多点アナログ出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10515882A JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10515882A JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58222302A true JPS58222302A (ja) | 1983-12-24 |
JPS6339921B2 JPS6339921B2 (ja) | 1988-08-09 |
Family
ID=14399898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10515882A Granted JPS58222302A (ja) | 1982-06-18 | 1982-06-18 | 多点アナログ出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58222302A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62204309A (ja) * | 1986-03-04 | 1987-09-09 | Yuhshin Co Ltd | 制御機器の出力電流調整方法 |
JPS6330902A (ja) * | 1986-07-25 | 1988-02-09 | Yamatake Honeywell Co Ltd | マルチル−プコントロ−ル装置 |
JPH01276824A (ja) * | 1988-04-27 | 1989-11-07 | Oki Electric Ind Co Ltd | 出力信号ゼロ/スパン調整方式 |
JPH066229A (ja) * | 1992-06-23 | 1994-01-14 | Mitsubishi Electric Corp | D/a変換器 |
JP2006086731A (ja) * | 2004-09-15 | 2006-03-30 | Sony Corp | 信号処理装置及び映像装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS528277A (en) * | 1975-07-10 | 1977-01-21 | Fuji Electric Co Ltd | Sampling control system |
JPS5440987A (en) * | 1977-09-07 | 1979-03-31 | Tamaki Denshi Sangiyou Kk | Digital servo system |
JPS5453776A (en) * | 1977-10-06 | 1979-04-27 | Toshiba Corp | Numerical controller |
JPS54101071A (en) * | 1978-01-26 | 1979-08-09 | Heian Iron Works | Positioning control device for machine tools |
JPS55127604A (en) * | 1979-03-27 | 1980-10-02 | Fuji Electric Co Ltd | Processing system for power failure of regulator |
-
1982
- 1982-06-18 JP JP10515882A patent/JPS58222302A/ja active Granted
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Also Published As
Publication number | Publication date |
---|---|
JPS6339921B2 (ja) | 1988-08-09 |
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