JPS58220534A - Synchronizing pulse extracting circuit - Google Patents

Synchronizing pulse extracting circuit

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Publication number
JPS58220534A
JPS58220534A JP57104303A JP10430382A JPS58220534A JP S58220534 A JPS58220534 A JP S58220534A JP 57104303 A JP57104303 A JP 57104303A JP 10430382 A JP10430382 A JP 10430382A JP S58220534 A JPS58220534 A JP S58220534A
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JP
Japan
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counter
value
signal
pulse
correction
Prior art date
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Pending
Application number
JP57104303A
Other languages
Japanese (ja)
Inventor
Sanai Hamaguchi
浜口 佐内
Harumichi Sato
治道 佐藤
Masanori Onishi
正紀 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
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Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Priority to JP57104303A priority Critical patent/JPS58220534A/en
Publication of JPS58220534A publication Critical patent/JPS58220534A/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

PURPOSE:To make it unnecessary to provide such parts as a resistance, a capacitor, etc. having high accuracy, which are required for PLL, and to simplify the adjustment, an also to extract quickly a synchronizing pulse, by checking a synchronization shift of the synchronizing pulse and a receiving signal whenever a rise point of the receiving signal comes, so that synchronization is taken by correcting a period of the synchronizing pulse in accordance with magnitude of its synchronization shift. CONSTITUTION:In case when a receiving signal S1 is fairly delayed, and a variation point A1 is generated when a count value of a control counter 17 is 14, a corrected value X and the final value N become 2 and 17, respectively, a synchronizing pulse SP rises when the count value of the control counter 17 is varied to ''0'' from 17, and the final value N is returned to 15 again. Subsequently, when the count value of the control counter 17 is changed to 8 from 7, the synchronizing pulse SP falls. If a variation point A2 is generated when the count value of the control counter 17 is ''1'', the corrected value X and the final value N become -2 and 13, respectively, in accordance with which the synchronizing pulse SP falls when the count value of the control counter 17 is varied to 7 from 6, and rises when it is varied to ''0'' from 13. In this way, the synchronization is taken by this correction.

Description

【発明の詳細な説明】 この発明は、NBZ方式あるいはNRZi方式等による
ディジタル信号から同期パルスを抽出する同期パルス抽
出回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronization pulse extraction circuit that extracts synchronization pulses from digital signals based on the NBZ method, NRZi method, or the like.

NRZ方式あるいはNRZi方式等によって伝送される
ディジタル信号を受信側において処理するため番こは、
受信された信号から同期パルスを抽出する必要がある。
In order to process digital signals transmitted by the NRZ method or NRZi method on the receiving side,
It is necessary to extract the synchronization pulse from the received signal.

そして、従来この種のディジタル信号から同期パルスを
抽出する場合は、PLL(フェーズロックドループ)を
用いた同期パルス抽出回路が多く利用されている。第1
図は、従来のPLLを用いた同期パルス抽出回路の一例
を示すブロック図であり、この図に示す回路はN几2デ
ィジタル信号から同期パルスを抽出するものである。
Conventionally, when extracting a synchronization pulse from this type of digital signal, a synchronization pulse extraction circuit using a PLL (phase-locked loop) is often used. 1st
The figure is a block diagram showing an example of a synchronization pulse extraction circuit using a conventional PLL. The circuit shown in this figure extracts synchronization pulses from an N│2 digital signal.

この図)こおいて、N几2ディジタル信号のビット変化
点は微分回路2によって偏移点として検出され、さらに
整流器3によりて微分回路2の出力が整流されることに
より、NRZディジタル信号りの全偏移点が正方向のパ
ルスとして出力される。
In this figure, the bit change point of the NZ digital signal is detected as a shift point by the differentiating circuit 2, and the output of the differentiating circuit 2 is rectified by the rectifier 3, thereby converting the NRZ digital signal. All deviation points are output as positive pulses.

整流器3の出力は位相検波器4へ供給され、■CO(電
圧制御発振器)6の出力との間の位相が比較されて、そ
の位相差は位相差信号として次のフィルタ5へ出力され
る。フ)イルタ5で筒周波成分を除去された位相差信号
は、VCU6の発振周波数を位相検波器4の入力信号周
波数と同一になるように、vCO6を制御する。そして
、とのVCO6の出力が同期パルスとして利用される・
ところで、このような従来の同期パルス抽出回路におい
ては、PLLが位相的にロックされた状態が必要であり
、このため初期状態において規則正しく変化する多くの
調整用パルス(例えば1o。
The output of the rectifier 3 is supplied to a phase detector 4, where the phase is compared with the output of a CO (voltage controlled oscillator) 6, and the phase difference is output to the next filter 5 as a phase difference signal. f) The phase difference signal from which the cylindrical frequency component has been removed by the filter 5 controls vCO 6 so that the oscillation frequency of the VCU 6 becomes the same as the input signal frequency of the phase detector 4 . Then, the output of VCO6 is used as a synchronization pulse.
By the way, in such a conventional synchronization pulse extraction circuit, it is necessary for the PLL to be in a phase-locked state, and for this reason, many adjustment pulses (for example, 1o) that change regularly in the initial state are required.

パルス程度)を入力しなければならないという欠点があ
った。また上述した同期パルス抽出回路においては、P
LLを用いているため精度の高い部品が必要1こなり調
整もむずかしくなるという欠点もあった。
The disadvantage was that it required input of pulses (on the order of pulses). Furthermore, in the synchronous pulse extraction circuit described above, P
Since LL was used, there was also the disadvantage that highly accurate parts were required and adjustment was difficult.

この発明は上iCの事情に鑑み、PLLに必要な精度の
高い抵抗やコンデンサ等の部品が不要で、藺整が容易で
あり、かつ迅速な同期パルスの抽出を可能(こする同期
パルス抽出回路を提供するものである。
In view of the above iC situation, this invention eliminates the need for parts such as high-precision resistors and capacitors required for PLL, is easy to set up, and enables quick synchronization pulse extraction (synchronization pulse extraction circuit It provides:

この目的を達成するために、本発明による同期パルス抽
出回路幡、・・・、1.受信信号の立上り点が来るたび
に同期パルスと受信信号との同期ずれをチェックし、そ
の同期すれの大きさに応じて同期パルスの周期を補正す
ることにより同期をとるものであり、一定周期をもつク
ロックパルスをカウントし、最終値をとるとクリアし、
再びアップカウントを繰返す制御カウンタと、受信信号
の立上りが発生した時点の制御カウンタの値に応じて補
正値を決定する補正値作成回路と、この補正値を通常の
最終値15に加算して補正後の最終値とする最終値カウ
ンタと、制御カウンタのカウント値が最終値カウンタに
格納されている櫃終値の1/2に等しくなったときに信
号を出力する4ビツト比較器と、制御カウンタの値が最
終値と等しくなったとキtこ信号を出力するとともに、
この信号で制御カウンタをクリアし、最終値カウンタに
再び通常の最終値15をロードする5ビツト比較器と、
前記5ビツト比較器の出力信号でセットされ、4ビツト
比較器の出力信号でリセットされる几Sフリップフロッ
プ(出力FF)とを具備し、この出力FFの出力端子か
ら同期パルスを抽出することを2持徽きする〇 以下図面に基づき本発明の実w4例を説明する。
To achieve this objective, a synchronous pulse extraction circuit according to the present invention comprises: 1. Synchronization is achieved by checking the synchronization pulse and the received signal every time the rising point of the received signal arrives, and correcting the cycle of the synchronization pulse according to the magnitude of the synchronization difference. It counts the clock pulses that it has and clears it when it takes the final value.
A control counter that repeatedly counts up again, a correction value creation circuit that determines a correction value according to the value of the control counter at the time the received signal rises, and a correction value that is added to the normal final value of 15 for correction. A final value counter that is used as the final value after the final value, a 4-bit comparator that outputs a signal when the count value of the control counter becomes equal to 1/2 of the final value stored in the final value counter, and It outputs a signal when the value becomes equal to the final value, and
a 5-bit comparator that clears the control counter with this signal and loads the final value counter again with the normal final value of 15;
It is equipped with an S flip-flop (output FF) that is set by the output signal of the 5-bit comparator and reset by the output signal of the 4-bit comparator, and extracts the synchronization pulse from the output terminal of this output FF. 2 〇 An actual example of the present invention will be described below based on the drawings.

第2図は、本発明による一実施例の構成を示すブロック
図であり、図において、受信信号S、は受信端子11を
介して変化点検出回路12に供給される。変化点検出回
路12は受信信号S、を微分して得た正負のパルスのう
ち、正のパルスStのみを変化点パルスとして出力する
。変化点パルスS!は、補正中FF(フリップフロップ
)13のセット端子Sと、補正カウンタ14のロード端
子LDと、符号判定FF15のトリガ端子Tとに供給さ
れる。
FIG. 2 is a block diagram showing the configuration of an embodiment according to the present invention. In the figure, a received signal S is supplied to a change point detection circuit 12 via a receiving terminal 11. In FIG. Of the positive and negative pulses obtained by differentiating the received signal S, the changing point detection circuit 12 outputs only the positive pulse St as a changing point pulse. Change point pulse S! is supplied to the set terminal S of the FF (flip-flop) 13 during correction, the load terminal LD of the correction counter 14, and the trigger terminal T of the sign determination FF 15.

補正中F F 13は、几Sフリップフロップであり、
変化点パルスS、の立上りによってセットされ、その出
力端子Qから信号HNB(″1#信号)を出力し、補正
カウンタ14と最終値カウンタ16へ供給する。
FF13 during correction is a 几S flip-flop,
It is set by the rising edge of the changing point pulse S, and outputs a signal HNB (“1# signal”) from its output terminal Q, and supplies it to the correction counter 14 and the final value counter 16.

補正カウンタ14は16進のダウンカウンタであり、変
化点パルスS!がロード端子LDに印加されると、補正
値作成回路21から出力されているデータYをロードし
、これを初期値として信号ENB+こよってエネーブル
されている間、クロックパルスCPをダウンカウントす
る。そして、カラント(+M Oのとき印加これるクロ
ックパルスCPによりボロー信号Bを出力する。ボロー
信号Bは、補正中ppxaをリセットし、1百号ENB
の出力を#05こする。符号判定FF15は、D型フリ
ップフロップでありその出力信号8Nは最終値カウンタ
ー6のアップ/ダウン端子U/Dへ供給される。
The correction counter 14 is a hexadecimal down counter, and the change point pulse S! When is applied to the load terminal LD, the data Y output from the correction value generation circuit 21 is loaded, and the clock pulse CP is counted down while being enabled by the signal ENB+ using this as an initial value. Then, a borrow signal B is output by the clock pulse CP that is applied when the current (+MO) is applied.The borrow signal B resets ppxa during correction, and
Rub the output with #05. The sign determination FF 15 is a D-type flip-flop, and its output signal 8N is supplied to the up/down terminal U/D of the final value counter 6.

最終値カウンター6は32進のカウンタであり、補正中
FF13から供給される信号gNBによってエネーブル
され、クロックパルスCPのカウントを行う。この場合
、アップ/ダウン端子U/Dに供給されている信号8N
が“1″ならばアップカウント、二〇#ならばダウンカ
ウントする。そして、信号13NBが0#になりてエネ
ーブルが解除されるまでカウントは続けられる。また、
データ入力端子りには11M[15Jが供給さイ±てお
り、ロード端11.1 子LDに#1#の信号が印加されると、その立下りで1
直「15」が最終1直カウンター61こロードされ、カ
ウント値が通常の最終値[15Jにセットされる。
The final value counter 6 is a 32-ary counter, is enabled by the signal gNB supplied from the FF 13 during correction, and counts clock pulses CP. In this case, the signal 8N supplied to the up/down terminal U/D
If is "1", count up, and if it is 20#, count down. Then, counting continues until the signal 13NB becomes 0# and the enable is released. Also,
11M [15J is supplied to the data input terminal, and when the #1# signal is applied to the load terminal 11.
Shift "15" is loaded into the final 1 shift counter 61, and the count value is set to the normal final value [15J.

さらに、最終値カウンター6の出力端子からは、カウン
ト値の各桁20.21.2! 、21.2’ Ic対応
する5ビット出力信号CA、CB、Go、CD。
Furthermore, from the output terminal of the final value counter 6, each digit of the count value is 20.21.2! , 21.2' Ic corresponding 5-bit output signals CA, CB, Go, CD.

CBが出力されている。CB is being output.

次Iこ、17は32進の制御カウンタで、クロック端子
CKに供給される一定周期のクロックパルスcpをアッ
プカウントし、各桁2°12’#2”?28.244こ
対応して5ビツトの信号QA * QB eQo、Qv
、Qmを出力する。また、クリア端子CLR+こ供給さ
れる信号Uによってクリアされる0また、18は5ビツ
トの比較器であり、制御カウンタ17から供給される信
号QA−Ql  と、最終値カウンタ16から供給され
る信号CA−xCmとを常時比較し、両者が等しくなっ
たときに信号Uを出力する。次に、19は4ビツト比較
器であり、各入力端子(こは制御カウンタ17から信号
Q入〜QD 、最終値カウンタ1.6から18号CB−
CBの各4ビツトの信号が供給され、両者の値が等しく
なったとき信号Vが出力される0また、出力B’F20
は信号Uの立下り番こよりセットされ、信号■の立下り
によってリセットされる。そして出力FF20の出力端
子Qから同期パルスSPが取り出される。
Next, 17 is a 32-decimal control counter that counts up the clock pulse cp of a constant period supplied to the clock terminal CK, and counts up 5 bits corresponding to each digit 2°12'#2"?28.244. The signal QA * QB eQo, Qv
, Qm are output. Further, 18 is a 5-bit comparator which is cleared by the signal U supplied from the clear terminal CLR+, and the signal QA-Ql supplied from the control counter 17 and the signal supplied from the final value counter 16. It constantly compares CA-xCm and outputs a signal U when both are equal. Next, 19 is a 4-bit comparator, and each input terminal (signal Q input to QD from the control counter 17, final value counter 1.6 to No. 18 CB-
A signal of each 4 bits of CB is supplied, and when the two values are equal, a signal V is output.0 Also, the output B'F20
is set at the falling edge of the signal U, and reset at the falling edge of the signal ■. A synchronizing pulse SP is then taken out from the output terminal Q of the output FF 20.

ところで、最終1i!カウンタ16からrNJが出力さ
れている場合、制御カウンタ17がクロックパルスCP
を0,1・・・N、0.1・・・Nと繰返しカウントし
、カウント値が最終1[iNから01こ変化する毎に同
期パルスSPは立上るから、同期パルスSPの周期は、
クロックパルスCPの周期の(N+1)倍になる。そこ
で、同期がとれているときには、最終値N=15とし、
同期パルスの周期を通常の匝、すなわち16クロツクパ
ルス分に一定し、同期がすれたときには、この最終値N
の値を補正して同期パルスSPの周期を変化させてやれ
ば、同期をとることができる。
By the way, final 1i! When rNJ is output from the counter 16, the control counter 17 outputs the clock pulse CP.
is repeatedly counted as 0, 1...N, 0.1...N, and the synchronization pulse SP rises every time the count value changes by 01 from the final 1[iN, so the period of the synchronization pulse SP is
The period is (N+1) times the period of the clock pulse CP. Therefore, when synchronization is achieved, the final value N = 15,
The period of the synchronization pulse is kept constant at the normal period, that is, 16 clock pulses, and when synchronization is achieved, this final value N
By correcting the value of and changing the period of the synchronizing pulse SP, synchronization can be achieved.

補正値作成回路21は、この最終値Nの値を補正するた
めの補正値Xを作成する回路であり、変化点パルスS!
が発生するたびに制御カウンタ17の値に基づいて、以
下説明するように正負の補正値Xを作成する・そして、
作成された補正値Xを最終値カウンタ16の通常値「1
5」に加算し、補正されfi終値N=15+Xを最終値
カウンタ16(こロードし、これ蚤こよって同期パルス
8Pの周期を加減する。例えば、補正匝X=−2のとき
は、補正後の最終値N=15−2=13となり、同期パ
ルスSPの周期はクロックパルスCPの周期の14@1
こなる。こうして、補正後の同期パルスSPの周期は補
正値Xに相当するクロックパルス分だけ増減する。
The correction value creation circuit 21 is a circuit that creates a correction value X for correcting this final value N, and changes point pulse S!
Creates a positive or negative correction value X as described below based on the value of the control counter 17 each time
The created correction value
5'', and load the corrected fi final value N=15+X into the final value counter 16 (this is used to adjust the period of the synchronization pulse 8P.For example, when the correction value X=-2, the corrected fi final value N=15+X The final value of N=15-2=13, and the period of the synchronization pulse SP is 14@1 of the period of the clock pulse CP.
This will happen. In this way, the period of the synchronization pulse SP after correction increases or decreases by the amount of the clock pulse corresponding to the correction value X.

以下、第3図蚤こ基づき補正値の説明を行う。Hereinafter, the correction value will be explained based on FIG. 3.

第3図■は、制御カウンタ17のカウント値であり通常
0,1・・・15,0,1・・・15というカウントを
繰返している。そして、同期クロック8Pは制御カウン
タ17のカウント値が7から8に変化するとき立下り、
15から0に変化するとき立上ることは上述したとうり
である。
3 shows the count value of the control counter 17, which normally repeats a count of 0, 1...15, 0, 1...15. Then, the synchronous clock 8P falls when the count value of the control counter 17 changes from 7 to 8.
As mentioned above, it rises when changing from 15 to 0.

次に、第3図@は、受@偏号S1と同期パルスSPとが
同期状態にあるときの波形図であり、受(fi倍信号立
上り黒人と同期パルスSPの立下り点Bとが一致してい
る。第3図θは、受信イキ号Slに対し同期パルスSP
がクロックパルスCP5個分ぐらい遅れた状態であり、
この場合は、同期パルスSPの周期を大幅に短縮させ遅
れをとり戻さなけれ、ばならない。そこで補正値Xを一
2蚤こ設定する。@3図@は、受信信号Slに対して、
同期パルスSPがクロックパルス6個分ぐらい進んだ状
態であり、この場合は、同期パルスSPの周期を大幅に
延長して進みを遅らせるために補正値Xを+2に設定す
る。第3図のは受信信号S、に対し同期パルスSPが僅
かに(2クロックパルス分ぐらい)遅れた状態であり、
この場合は同期パルスSPの周期を少し短縮すれば同期
がとれるから、補正値5−−1に設定する。第3図6は
、受信信号S、に対して同期パルスSPが僅かに(1ク
ロツタパルス分ぐらい)進んだ状態でありこの場合・は
、同期パルスSPの周期を少し延長すれば同期がとれる
から、補正値を+1に設定する。このように、補正(I
IiXは、変化点Aが立下り点Bに先行すると1::1 き、即ち制御カウンタ17のカウント値がO〜7のとき
は負となりまた、変化点Aが立下り点Bより遅れた場合
、即ち制御カウンタ17のカウント値が8〜15のとき
は正になる。さらに、補正値Xの絶対+1lfYは、変
化黒人と立下り点Bとのずれの大きさに対応して適宜設
定すればよいが、本実施例では変化点Aが発生したとき
の制御カウンタ17のカウント値に応じて第1表のよう
に定めた(第3図参照)。なお、第1表中のQo、QD
 は制御カウンタ17のカウント値のがと2sの桁に対
応するビットの出力信号であり補正j[Xはこれに基づ
いて作成される。
Next, Fig. 3 @ is a waveform diagram when the receiving @ polarization signal S1 and the synchronizing pulse SP are in a synchronized state, and the rising edge of the receiving (fi times signal) and the falling point B of the synchronizing pulse SP are aligned. θ in Fig. 3 shows the synchronization pulse SP with respect to the received prime signal Sl.
is delayed by about 5 clock pulses CP,
In this case, it is necessary to significantly shorten the period of the synchronizing pulse SP to recover from the delay. Therefore, the correction value X is set by 12 times. @3 Figure @ is for the received signal Sl,
The synchronization pulse SP has advanced by about six clock pulses, and in this case, the correction value X is set to +2 in order to significantly extend the period of the synchronization pulse SP and delay its advance. In Fig. 3, the synchronization pulse SP is slightly delayed (about 2 clock pulses) with respect to the received signal S.
In this case, synchronization can be achieved by shortening the period of the synchronization pulse SP a little, so the correction value is set to 5--1. In Fig. 3, the synchronizing pulse SP is slightly advanced (about one crotter pulse) relative to the received signal S. In this case, synchronization can be achieved by extending the period of the synchronizing pulse SP a little. Set the correction value to +1. In this way, the correction (I
IiX becomes 1::1 when the changing point A precedes the falling point B, that is, when the count value of the control counter 17 is from 0 to 7, it becomes negative, and when the changing point A lags the falling point B. That is, when the count value of the control counter 17 is between 8 and 15, it becomes positive. Furthermore, the absolute +1lfY of the correction value It was determined as shown in Table 1 according to the count value (see Figure 3). In addition, Qo, QD in Table 1
is the output signal of the bit corresponding to the second digit of the count value of the control counter 17, and the correction j[X is created based on this.

第  1  表 :、゛・ 11 すなわち、第1表の補正1i1tXを実際につくるため
に、補正値作成回路2′1は信号QdとQDの排他的論
理和をとり、その和が11′のとき(こは補正値父の絶
対値Y=2.その和が“θ″のときにはY=1としてい
る。また、補正値Xの符号は、信号QDが・O#のとき
負、′1#のとき正であるから、信号QDから得ること
ができる。
Table 1:,゛・11 That is, in order to actually create the correction 1i1tX shown in Table 1, the correction value creation circuit 2'1 takes the exclusive OR of the signals Qd and QD, and when the sum is 11', (This is the absolute value of the correction value Y=2. When the sum is “θ”, Y=1. Also, the sign of the correction value X is negative when the signal QD is ・O#, and negative when the signal QD is Since it is positive when QD, it can be obtained from the signal QD.

次に、第4図の波形図を参照し、この実施例の動作を説
明する。この波形図は受1d信号の立上り点がカウント
1licA=14のときに生じた場合の図である。
Next, the operation of this embodiment will be explained with reference to the waveform diagram in FIG. This waveform diagram shows the case where the rising point of the receiving 1d signal occurs when the count 1licA=14.

第2図の受信端子11に受信信号S、が供給され、変化
点検出回路12Iこよってその立上り点が検出されると
、変化点パルスS1が出力される(第4図の)。これに
よりて、補正中FF13がセットされ出力信号ffNB
を補正カウンタ14と最終値カウンタ16の各IN端子
に供給し両カウンタ14,16をエネーブルする(第4
図@)。
When a received signal S is supplied to the receiving terminal 11 in FIG. 2 and its rising point is detected by the changing point detection circuit 12I, a changing point pulse S1 is output (as shown in FIG. 4). As a result, the FF13 during correction is set and the output signal ffNB
is supplied to each IN terminal of the correction counter 14 and the final value counter 16 to enable both counters 14 and 16 (the fourth
figure@).

また、変化点パルスS、は補正カウンタ14のロード端
子LDにも供給され、このときの制御カウンタ17のカ
ウント値14に対応する補正j[X =2(第1衆参照
)の絶対値Y=2をカウントの初期値として補正カウン
タ14にロードする(第4図■)。さらに、変化点パル
スS、は符号判定FF15のトリガ端子Tに供給され、
この時点の信号QDの値゛1″(制御カウンタ17のカ
ウント値は14だから信号Qnは1′)を符号判定FF
15にセットする。そして、符号判定FFの出力端子Q
から、値11′の信号8Nが最終値カウンタ16のアッ
プ/ダウン端子U/D+こ供給され、最終値カウンタ1
6はアップカウントの準備ができる。
Further, the change point pulse S, is also supplied to the load terminal LD of the correction counter 14, and the absolute value Y= of the correction j[X=2 (see the first group) corresponding to the count value 14 of the control counter 17 at this time. 2 is loaded into the correction counter 14 as the initial count value (FIG. 4 - ). Further, the change point pulse S is supplied to the trigger terminal T of the sign determination FF15,
The value of the signal QD at this point is ``1'' (the count value of the control counter 17 is 14, so the signal Qn is 1') and the sign judgment FF
Set to 15. Then, the output terminal Q of the sign determination FF
, a signal 8N with a value of 11' is supplied to the up/down terminal U/D+ of the final value counter 16.
6 is ready to count up.

次に、第4図■に示すクロックパルスCP、が制御カウ
ンタ17、補正カウンタ14、最終値カウンタ16の各
クロック端子CKに供給されると、クロックパルスCP
、の立下りによって制御カウンタ17のカウント値は1
4から15に、補正カウンタ14のカウント値は2から
11こ、最終値カウンタ16のカウント値は15から1
6にそれぞれ変化する(第4図@、■、θ参照)O次嘔
こクロラント値は16に、補正カウンタ14のカウント
1区はOGこ、最終値カウンタ16のカウント値は17
にそれぞれ変化する。そして、クロックパルスCP3 
が上記各クロック端子CKに供給されると、補正カウン
タ14のボロ一端子B几からボロー信号B(第4図の)
が出力され、その立上りによって補正中FF13はリセ
ットされ信号gNBは#01となる(第4図@)oこれ
によって補正カウンタ14と最終値カウンタ16のエネ
ーブルはいずれも解除され、クロックパルスCPs か
立下っても、もはや補正カウンタ14.IIl、終値カ
ウンタ16の値は変化しない(第3図の、θ)。こうし
て、最終値N=17が最終値カウンタ16に格納され、
制御カウンタ17のカウント値だけが17に変化する。
Next, when the clock pulse CP shown in FIG.
, the count value of the control counter 17 becomes 1.
From 4 to 15, the count value of the correction counter 14 changes from 2 to 11, and the count value of the final value counter 16 changes from 15 to 1.
(See Fig. 4 @, ■, θ) The O-th chlorant value is 16, the count 1 of the correction counter 14 is OG, and the count value of the final value counter 16 is 17.
It changes respectively. And clock pulse CP3
is supplied to each of the clock terminals CK, a borrow signal B (as shown in FIG. 4) is output from the borrow terminal B of the correction counter 14.
is output, and upon its rise, the correction FF 13 is reset and the signal gNB becomes #01 (Fig. 4 @) o This releases the enable of both the correction counter 14 and the final value counter 16, and the clock pulse CPs Even if it goes down, the correction counter is no longer 14. IIl, the value of the closing price counter 16 does not change (θ in FIG. 3). In this way, the final value N=17 is stored in the final value counter 16,
Only the count value of control counter 17 changes to 17.

制御カウンタ17のカウント値が17になると、5ビツ
ト比較器181こ供給されている5ビツトのイ言号Qム
〜QmとC人〜CIとはいずれも「17」となり等しく
なるので、5ビツト比較器18は信号Uを出力する。、
そして、イキ号Uはその立下りで声力FF20E−t!
′ツトしその出力端子Qからとり出される同期パルスS
Pを立上げるとともに制御カウンタ17をクリアしその
カウントfluを0にす°る。また、最終1直カウンタ
16に1直「15」をロードして最終値Nを再び「15
」に戻す◎こうして、同期パルスSPは周期は2クロッ
クパルス分延長され、補正が終了する。そして、制御カ
ウンタ17のカウント値が0.1・・・とアップし?1
17をとると4ビツト比較器19に供給されている4ビ
ツトの信号Qム〜QnとCB −Cmはいずれも「7」
となり、信号Vが出力される。信号Vはその立下りで出
力FF20をリセットし、これ蚤こよって同期パルスS
Pは立下がる(第4図■、■参照)。
When the count value of the control counter 17 reaches 17, the 5-bit I word Qm~Qm and the C person~CI supplied to the 5-bit comparator 181 both become "17" and are equal. Comparator 18 outputs signal U. ,
And Iki-go U's voice power FF20E-t at the fall!
' and the synchronizing pulse S taken out from its output terminal Q.
At the same time as raising P, the control counter 17 is cleared and its count flu is set to 0. Also, load the first shift "15" into the final first shift counter 16 and set the final value N to "15" again.
◎In this way, the period of the synchronizing pulse SP is extended by two clock pulses, and the correction is completed. Then, the count value of the control counter 17 increases to 0.1...? 1
If 17 is taken, the 4-bit signals Q-Qn and CB-Cm supplied to the 4-bit comparator 19 are both "7".
Then, the signal V is output. The signal V resets the output FF20 at its fall, and this causes the synchronization pulse S
P falls (see Figure 4 ■, ■).

次に、このような補正によって実際に同期がとられてい
く状況を第5図を参照して説明する0第5図は、受信信
号8.+こ歪がない場合1こ、同期パルスSPがまだ同
期していない状態から次第に同期していく状況を示して
いる。図において矢印Pは同期点(すなわち同期がとれ
ているときに同期パルスSPが立下う二受信信号S、が
立上るべき点)である。まず、受信信号S、の立上り点
A1が、制御カウンタ17のカウント値2のときに生じ
たとすると、変化点パルスS!が出力され、補正中FF
13をセットし、信号h2NBを11′にする。これに
よりて補正カウンタ14と最終値カウンタ16はエネー
ブルされ、さらに、補正値X=−2の絶対値Y=2が補
正カウンタ14にセットされる。また、このとき信号Q
nは10#であるから、符号判定FF15の出力信号8
Nも“0・になり、最終値カウンタ16はダウンカウン
トの準備をする。そして、クロックパルスCPが補正カ
ウンタ14と最終値カウンタ】6の各クロック端子CK
に2回印加され、ると、補正カウンタ14のカウント値
はO,!終値カウンタ16のカウント値は13になる。
Next, the situation in which synchronization is actually achieved by such correction will be explained with reference to FIG. 5. FIG. 5 shows the received signal 8. When there is no distortion, this indicates a situation in which the synchronization pulse SP gradually becomes synchronized from an unsynchronized state. In the figure, an arrow P indicates a synchronization point (that is, a point at which the synchronization pulse SP falls and the received signal S should rise when synchronization is established). First, if the rising point A1 of the received signal S, occurs when the count value of the control counter 17 is 2, then the changing point pulse S! is output and the FF is being corrected.
13, and the signal h2NB becomes 11'. This enables the correction counter 14 and the final value counter 16, and further sets the absolute value Y=2 of the correction value X=-2 in the correction counter 14. Also, at this time, the signal Q
Since n is 10#, the output signal 8 of sign determination FF15
N also becomes "0.", and the final value counter 16 prepares to count down.Then, the clock pulse CP is applied to each clock terminal CK of the correction counter 14 and the final value counter 6.
is applied twice, then the count value of the correction counter 14 becomes O,! The count value of the closing price counter 16 becomes 13.

そして次のクロックパルスが印加されると補正カウンタ
14からボロー信号Bが出力され、その立上りで補正中
FF13はリセットされ・虞号ENDはりθ′となり両
カウンタ14゜ント値13にセットされる。このような
設定で制御カウンタ17のカウント値が61こなると4
ビツト比較器19の直入力信号QA−QD、CB−Ci
aはともに6となり、信号Vを出力する。そして、信号
■は立下りで出力FF20をリセットし、同期パルス8
Pを立下げる。次にカウント値が13になると5ビツト
比較器18から信号Uが出力される◎信号Uは立上りで
出力FF20をセットし、同期パルスSPを立上げると
ともに、最終値カウンタ16に通常の最終値15をロー
ドし、また、制御カウンタ17をクリアする。こうして
、同期パルスSPの周期は2クロックパルス分短縮され
る・以後変化黒人、がくるまで同期パルスSPは通常の
最終値15に対応して、カウント値CAが7から8に変
化するとき立下り、15から0に変化するとき立上ると
いう動作を繰返す。
When the next clock pulse is applied, a borrow signal B is output from the correction counter 14, and at the rising edge of the borrow signal B, the FF 13 during correction is reset. With these settings, when the count value of the control counter 17 increases by 61, it becomes 4.
Direct input signals QA-QD and CB-Ci of the bit comparator 19
Both a becomes 6, and a signal V is output. Then, the signal ■ resets the output FF20 at the falling edge, and the synchronization pulse 8
Lower P. Next, when the count value reaches 13, the signal U is output from the 5-bit comparator 18 ◎The signal U sets the output FF 20 at the rising edge, raises the synchronization pulse SP, and sets the final value counter 16 to the normal final value 15. and also clears the control counter 17. In this way, the period of the synchronization pulse SP is shortened by two clock pulses. From then on, the synchronization pulse SP falls when the count value CA changes from 7 to 8, corresponding to the normal final value 15. , the operation of rising when changing from 15 to 0 is repeated.

次に、変化点A!が制御カウンタ17のカウント値が4
のときに生じると、補正f直X=−1となり上述と同様
にして、同期パルスSPの周期は1クロックパルス分短
縮される・ さらに変化点A、がくると、そのときの制御力最 ラン  カウント+1(rsJ)  に応じて補正値X
=−1となり上述と同様にして同期パルスSPの周期は
1クロックパルス分短縮される。
Next, change point A! The count value of the control counter 17 is 4.
If it occurs at the time of , the correction f direct Correction value X according to count +1 (rsJ)
=-1, and the period of the synchronizing pulse SP is shortened by one clock pulse in the same way as described above.

このようにして、補正がなされる毎に同期パルスSPの
周期は少しづつ補正され、第5図Oに示すよう(こ徐々
蚤こ同期がとれてい(。なお、同期ずれが最大普こなる
のは、変化黒人が制御カウンター7のカウント値0又は
15で生じるときであるから7クロツクパルス分ずらす
ことによって同期をとることができる。そしてこの場合
補正値Xは変化点Aがくる毎に±2→±2→±1→±1
→±1となるから、受信信号に歪がない場合は、変化点
Aが5回受信されれば必ず同期がとれることをこなる。
In this way, the period of the synchronizing pulse SP is corrected little by little each time the correction is made, and as shown in Figure 5, the synchronization is gradually achieved. is when the change point occurs at count value 0 or 15 of the control counter 7, so synchronization can be achieved by shifting by 7 clock pulses.In this case, the correction value ±2→±1→±1
→±1, so if there is no distortion in the received signal, synchronization will definitely be achieved if the change point A is received five times.

第6図は、はじめ同期がとれていた(こもかかわらず受
信信号S1に歪みが生じ、その後再び同期がとれていく
状況を示す図であり、図において矢印Pは同期点を示し
ている。まず、受信信号5t11り がかなり遅れ、制御カウンター7のカウント面が14の
とき変化点AIが生じたとすると、すでに説明したよう
に、補正値Xは2.最終1直Nは17となる・従りて、
同期パルスSPは、制御カウンタ17のカウント値が1
7から0に変化するときに立上り、最終値Nは再び15
に戻さi、る。そして、制御カウンタ17のカウント値
が7から8(こ変るとき同期パルスSPは立下る。こう
して、同、助パルスSPは受信信号8. Gこ追随して
同期がずれる。
FIG. 6 is a diagram showing a situation in which the received signal S1 is initially synchronized (despite this, distortion occurs in the received signal S1, and then synchronization is achieved again. In the figure, the arrow P indicates the synchronization point. , the received signal 5t11 is considerably delayed and the change point AI occurs when the count face of the control counter 7 is 14. As already explained, the correction value X is 2. The final 1 straight N is 17. Therefore hand,
The synchronization pulse SP is generated when the count value of the control counter 17 is 1.
It rises when changing from 7 to 0, and the final value N is 15 again.
Return to i,ru. Then, when the count value of the control counter 17 changes from 7 to 8, the synchronizing pulse SP falls.As a result, the auxiliary pulse SP follows the received signal 8.G and becomes out of synchronization.

ラント値が7から8に変化Vるとき立下り、15から0
(こ変化するとき立上る動作を梯返す。そして、制御カ
ウンタ17のカウント値が1のとき変化黒人、が生じる
と、補正1@X= 2w最終懺Nきに立下り、13から
01こ変化するとき立上る。
Falling when the runt value changes from 7 to 8, from 15 to 0
(When this change occurs, the rising operation is repeated. Then, when the count value of the control counter 17 is 1, a change occurs, the correction 1@X=2w falls at the final rise, and the change from 13 to 01 occurs. stand up when

こうして、この補正により丹び同期がとれる(第6図の
参照)。
This correction thus allows synchronization (see FIG. 6).

なお、上記実施例蛋こ2いては、クロックパルスCPI
こ、周波数が同期パルス8Pの16倍のものを用いたが
、周波舷が32倍または8倍のものを用いることも可能
である。
Note that in the second embodiment, the clock pulse CPI
Although a frequency 16 times that of the synchronizing pulse 8P was used here, it is also possible to use a frequency range 32 times or 8 times that of the synchronizing pulse 8P.

才た、補正値Xは実施例においては−2,−1゜+1.
+2の各filをとるように作成したが、別異の値をと
るように作成することも可能である。
In the embodiment, the correction value X is -2, -1°+1.
Although it was created so as to take each fil of +2, it is also possible to create it so that it takes different values.

以上述べたように、本発明による同期パルス抽出回路は
、一定周期をもつクロックパルスをカウントし、定めら
れた値(最終値)をとるとクリアし、再びアップカウン
トを繰返す制御カウンタと、受信信号の立ち上りが発生
した時点の制御カウンタの値に応じて補正値を決定する
補正値作成回路と、この補正値を現在の最終値に加算し
て次回の最終値とする最終値カウンタと、制御カウンタ
のカウント値が最終値カウンタに格納されている最終値
の172に等しくなったときに信号を出力する4ビツト
比較器と、制御カウンタの値が最終値と等しくなったと
きに信号を出力し、この信号によって制御カウンタをク
リアさせるとともに最終値カウンタに値15をロードさ
ぜる5ビツト比較器と、前記5ビツト比較器の出力信号
でセットされ、4ビツト比較器の出力信号でリセットさ
れるR8フリップフロップ(出力FF)とを具備し、こ
の出力FFの出力端子から同期クロックパルスを抽出す
るようにしたので、次の効果が得られる。
As described above, the synchronous pulse extraction circuit according to the present invention includes a control counter that counts clock pulses having a constant period, clears them when a predetermined value (final value) is taken, and repeats up-counting, and a received signal. A correction value creation circuit that determines a correction value according to the value of the control counter at the time when the rising edge occurs, a final value counter that adds this correction value to the current final value to obtain the next final value, and a control counter. a 4-bit comparator that outputs a signal when the count value of becomes equal to the final value of 172 stored in the final value counter; and a 4-bit comparator that outputs a signal when the value of the control counter becomes equal to the final value; This signal clears the control counter and loads the final value counter with the value 15, and R8 is set by the output signal of the 5-bit comparator and reset by the output signal of the 4-bit comparator. Since the device is equipped with a flip-flop (output FF) and the synchronous clock pulse is extracted from the output terminal of the output FF, the following effects can be obtained.

■ 受信信号と同期パルスの同期がrれでいても、同期
パルスは補正11に分づつ変化して同期が合ってくるの
で、迅速(こ同期をとることができる。
(2) Even if the received signal and the synchronization pulse are out of synchronization, the synchronization pulse changes by the correction 11 and becomes synchronized, so that synchronization can be achieved quickly.

また、受信信号がこないときには同期パルスの周期を通
常の長さ)こ保ち、受信信号がくると少しづつ変化させ
るので、PLL回路のロック機能と類似した作用を有す
る。
Furthermore, since the period of the synchronizing pulse is kept at the normal length when no received signal is received, and gradually changed when a received signal is received, it has an effect similar to the locking function of a PLL circuit.

■ PLL回路を用いず、調整の芥易なディジタル部品
を用いているので、調整が容易になるととも蚤こ、精度
の高い抵抗やコンデンサ等の部品が不要になる。
- Since a PLL circuit is not used, and digital parts that are easy to adjust are used, adjustment is easy and parts such as fleas, highly accurate resistors, and capacitors are not required.

【図面の簡単な説明】[Brief explanation of the drawing]

Claims (1)

【特許請求の範囲】 ビットシリアルに供給されるディジタル信号から同期パ
ルスを抽出する同期パルス抽出回路において、 ■ 前記ディジタル信号の変化点を検出し、それに基づ
いて変化点パルスを出力する検出手段と、■ 一定周期
のクロックパルスを常時カウントする@1のカウンタと
、 ■ 前記変化点パルス出力時の前記第1のカウンタのカ
ウント値に基づいて補正値を作成する補 3・正1直作
成回路と、 ■ 前記補正値に基づいて、前記第1のカウンタの最終
値を設定し、記憶する第2のカウンタと、■ 前記第1
のカウンタのカウント匝が前記第2のカウンタに記憶さ
れた最終値と等しくなったときに′IpJ1の信号を出
力し、III記第1の信号によりて前記Mlのカウンタ
をクリアするとともに、あらかじめ定められた値を前記
第2のカウンタにロードする第1の比較手段と、 ■ 前記第1のカウンタのカウント値が前記第2のカウ
ンタに記憶された最終値の1/2になったときに、第2
の信号を出力する第2の比較手段と、 ■ 前記第1の信号によりセットされ、前記第2の信号
)こよりリセットされるフリップフロップと、 を具備し、前記フリップフロップの出力端から同期パル
スを取り出すことを!!!f黴とする同期パルス抽出回
路。
[Scope of Claims] A synchronization pulse extraction circuit that extracts a synchronization pulse from a digital signal supplied in a bit serial manner, comprising: (1) detecting means for detecting a change point of the digital signal and outputting a change point pulse based on the change point; ■ A @1 counter that constantly counts clock pulses of a constant period; ■ A compensation 3/1/1 direct generation circuit that generates a correction value based on the count value of the first counter when the change point pulse is output; ■ a second counter that sets and stores a final value of the first counter based on the correction value; and ■ the first counter.
When the count value of the counter becomes equal to the final value stored in the second counter, the signal 'IpJ1 is outputted, and the counter M1 is cleared by the first signal of III, and a predetermined value is (1) when the count value of the first counter becomes 1/2 of the final value stored in the second counter; Second
(1) a flip-flop that is set by the first signal and reset by the second signal; and a synchronizing pulse is output from the output terminal of the flip-flop. Take it out! ! ! Synchronous pulse extraction circuit with f mold.
JP57104303A 1982-06-17 1982-06-17 Synchronizing pulse extracting circuit Pending JPS58220534A (en)

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