JPS58214957A - Computer system - Google Patents
Computer systemInfo
- Publication number
- JPS58214957A JPS58214957A JP57098912A JP9891282A JPS58214957A JP S58214957 A JPS58214957 A JP S58214957A JP 57098912 A JP57098912 A JP 57098912A JP 9891282 A JP9891282 A JP 9891282A JP S58214957 A JPS58214957 A JP S58214957A
- Authority
- JP
- Japan
- Prior art keywords
- block
- blocks
- processing
- private
- computer system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
一発明の属する分野−
この発明は、効率のきわめて良好なＩｔ ＪＶ機フシス
テムアーキテクチャ（Ａｒｃｈｉｔｅｃｔｕｒｅ Ｉ計
算機の骨組みの構造）に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to an extremely efficient IT JV machine system architecture (Architecture I computer skeleton structure).
一従来技術の構成−
一般にこの種計算機システムは、第１図に示すように、
主記憶装置（１）と、たとえば中央処理装置、ファイル
処理装置、通信制御処理装置などの複数の処理機構（２
）と、この各処理機構（２）Ｋそれぞれ何階するたとえ
ば高速緩衝記憶装置などの複数のキャシュメモリ（３）
とによって構成され、この各キャシュメモリ（６）と上
記主記憶装置（１）とは電線などの伝送媒体（４）を介
して互いに結合されている。（５）はキャシュメモリ（
３）内のブロック無効化の操作のための情報の流れであ
る。1. Configuration of prior art - Generally, this type of computer system has the following configuration as shown in FIG.
A main storage device (1) and a plurality of processing mechanisms (2) such as a central processing unit, a file processing unit, a communication control processing unit, etc.
), and each processing mechanism (2) K has multiple cache memories (3), such as high-speed buffer storage devices, each having several floors.
Each cache memory (6) and the main storage device (1) are coupled to each other via a transmission medium (4) such as an electric wire. (5) is the cache memory (
This is the information flow for the block invalidation operation in 3).
一従来技術の動作−
従来の計算機システムは上記のように構成されているの
で、処理機構（２）がキャシュメモリ（６）内の内容を
変更するときには、変更しようとしている情報が属する
ブロックと同一のブロックが他のキヤシュメモリ内に存
在するがどうかをチェックし、もし存在すればこれを無
効化する操作を行なうようにしておυ、図においては、
処理機４１１ ｒｌＪ カキャシュメモリ「１」の内容
を変更した場合、他の処理機構「η〜「ｎ」の（ｎ−１
）個の処理機構に対する同一ブロックの無効化の操作の
ための情報の流れ（５）によって示している。1. Operation of the prior art - Since the conventional computer system is configured as described above, when the processing mechanism (2) changes the contents in the cache memory (6), the processing mechanism (2) changes the contents of the cache memory (6) in the same block as the one to which the information to be changed belongs. Check whether the block exists in other cache memory, and if it exists, perform the operation to invalidate it.
Processor 411 rlJ When the contents of cache memory "1" are changed, the (n-1
) is illustrated by the information flow for the same block invalidation operation for the processing mechanisms (5).
一従来８技術の欠点−
従来の計算機システムにおける各処理機構Ｑ）は、キャ
シュメモ１月３）の内容を変更する都度、他のキャシュ
メモリ内に同一ブロックが存在するかどう−かをチェッ
クし、もし存在すればそれらのう°ロックを無効化する
必要があるため、当該処理機構の処理速度はその分だけ
遅くなシ、計算機システムの処理速度の低下とキャシュ
メモリの有効利用を阻害する欠点がある。1. Disadvantages of Conventional 8 Techniques - Each processing mechanism Q) in a conventional computer system checks whether the same block exists in other cache memories every time the contents of a cache memo 3) are changed. If such locks exist, it is necessary to invalidate them, so the processing speed of the processing mechanism is correspondingly slow, which is a drawback that reduces the processing speed of the computer system and prevents effective use of cache memory. There is.
一本発明の目的−
この発明は、かかる点に着目してなされたもので、主記
憶装置の各ブロックを、共通ブロックと。1. Object of the present invention - The present invention has been made with attention to this point, and each block of the main storage device is defined as a common block.
私用ブロックとのいずれかに任意に設定し℃使用するこ
とによシ、キャシュメモリ内の情報を変更する場合の処
理の高速化と、キャシュメモリの有効活用を計った計算
機システムを提供しようとするものである。We aim to provide a computer system that speeds up processing when changing information in cache memory and makes effective use of cache memory by using private blocks that are arbitrarily set and used. It is something to do.
一本発明の構成−
すなわち、第２図はこの発明の計算機システムの基本構
成を示すもので、（１１社複数に論理分割した主記憶装
置、（２１）Ｇ工複数の処理機構、（６１′％工この各
処理機構（２１）ＶＣ付随する複数のキャシュメモリ、
（４１］工この各キャシュメモリ（３１）と上記主記憶
装置（１１）とを互いに結合する電線などの伝送媒体、
（５１訂キヤシユメモリ（３１）内のブロック無効化の
操作のための情報の流」ｔである。1. Configuration of the present invention - That is, FIG. 2 shows the basic configuration of the computer system of the present invention, which includes (11 main storage units logically divided into multiple units, (21) multiple processing mechanisms for G units, (61') %Each processing mechanism (21) Multiple cache memories attached to VC,
(41) A transmission medium such as an electric wire that connects each of the machine's cache memories (31) and the main storage device (11) to each other;
(Information flow for operation of block invalidation in the 51st edition cache memory (31)).
一本発明の動作−
上記のように構成されたこの発明の計算機システムは、
論理構造は上述した従来のもの（第１図）と同一である
が、この発明においては、主記憶装置（１１）内圧蓄え
られた情報を複数に分割した各ブロックには、当該ブロ
ックが共通ブロックが、私用ブロックかを識別できる情
報を設定し、そして記憶することができ、主記憶装置（
１１）からキャシュメモリ（３１）Ｋ取υ込まれたブロ
ックについても、当該ブロックが主記憶装置：（１１）
内で共通ブロックか、私用ブロックのどちらかであった
かを識別できる情報が、キャシュメモリ（６１）か、処
理機構（２１）のどちらかで記憶し得るように構成され
ている。Operation of the present invention - The computer system of the present invention configured as described above:
The logical structure is the same as the conventional one (Fig. 1) described above, but in this invention, each block in which the information stored in the main memory (11) is divided into a plurality of blocks has a common block. can set and store information that can identify a private block, and the main memory (
Regarding blocks imported from cache memory (31)K, the block is also stored in the main memory: (11)
The configuration is such that information identifying whether the block is a common block or a private block can be stored in either the cache memory (61) or the processing mechanism (21).
したがって、この発明によれば、主記憶装置（１１）の
各ブロックが共通ブロックか、または私用ブロックのど
ちらに属するかの設定は、当該ブロックを使用する主体
によシ任意に決定でき、がっ、当該ブロックがキャシュ
メモリ（３１）内ｒ取り込まれる時には、共通ブロック
か、または私用ブロックかの識別情報も同時にキャシュ
メモＩＪ（３１）内が、あるいは処理機構（２１）内に
取り込まれ、この処理機構（２１）がキャシュメモリ（
６１）内の内容を変更するとぎに、その変更する情報が
属しているブロックが共通ブロックであれば、従来技術
と同様の処理を行なうが、私用ブロックであれば、他の
キャシュメモリ（３１）［同一ブロックがあるか、どう
かのチェックは行なわれないで、当該キャシュメモＩＪ
（３１）の内容の変更処理だけを行ない、更に、当該ブ
ロックを私用ブロックと設定した主体の処理が終了、あ
るいは主体自体が消滅するときには、当該ブロックは直
ちに無効化され、主記憶装置（１１）内の他のブロック
がそのキャシュメモリ（６１）内の当該ブロックの領域
を使用できるようになされている。なお、第２図におい
て、処理機構［月がキャシュメモリ「月の私用ブロック
の内容を変更するときには、他の処理機構「２」〜「ｎ
」への操作は行わず、キャシュメモリ「月の内容変更操
作だけでよく、ブロック無効化の操作のための情報の流
れ（５）の操作が不要になるように構成されている。Therefore, according to the present invention, the setting of whether each block of the main storage device (11) belongs to a common block or a private block can be arbitrarily determined by the entity using the block. When the block is taken into the cache memory (31), the identification information as to whether it is a common block or a private block is also taken into the cache memo IJ (31) or into the processing mechanism (21). This processing mechanism (21) is a cache memory (
61), if the block to which the information to be changed belongs is a common block, the same processing as in the prior art is performed; however, if it is a private block, it is changed to another cache memory (31 ) [The corresponding cash memo IJ is not checked to see if there are identical blocks.
When the processing of an entity that only changes the contents of (31) and sets the block as a private block is completed or the entity itself disappears, the block is immediately invalidated and the main storage (11 ) can use the area of the block in the cache memory (61). Note that in FIG.
The configuration is such that the operation of the information flow (5) for block invalidation operation is unnecessary, and only the operation to change the contents of the cache memory ``month'' is required without performing any operation.
一本発明の効果τ
以上述べたＪ、５Ｋ、この発明によれば、主記憶装置（
１１）からキャシュメモＩＪ（３１）に取り込まれるの
無効化の操作頻度を必要最小限度に減少させることがで
きるから、処理機構（２１）の処理の高速化上、キャシ
ュメモリ（６１）の有効活用を計ることができ、計算機
システムの処理能力が著しく向上する優れた効果を有す
るものである。Effects of the present invention τ According to the above-mentioned J, 5K, main memory (
Since it is possible to reduce the frequency of operations for invalidating data imported into the cache memo IJ (31) from 11) to the necessary minimum, the cache memory (61) can be used effectively to speed up the processing of the processing mechanism (21). It has the excellent effect of significantly improving the processing power of a computer system.
なお、上述した［処理機構Ｊ （２１）としては、例え
ば計算機の中央処理装置、ファイル処理装置、あるいは
通信制御処理装置等、あらゆる入出力処理装置のいずれ
であってもよい。Note that the processing mechanism J (21) mentioned above may be any input/output processing device, such as a central processing unit of a computer, a file processing device, or a communication control processing device.
第１図は従来の計算機システムを示すブロック
区図、＠２図はこの発明の一実施例を示すブロック
−図である。
憾図面中、（１１）＋’！主記憶装置、（
２１χま複数の処理機構、（３１）工腹数のキャシュメ
モリ、（４１χま伝送媒体、（！５ｉＸｔキャシュメモ
リ内のブロック無効化の操作のための情報の流れである
。なお、図中同一符号は同一または相当部分を示す。
代理人 葛 野 信 −Figure 1 is a block diagram showing a conventional computer system.
Block diagram, Figure @2 is a block diagram showing an embodiment of this invention.
-Illustration.
In the drawing, (11) +'! Main memory, (
21x multiple processing mechanisms, (31) cache memory, (41x transmission medium, (!5i indicates the same or equivalent part. Agent Shin Kuzuno -
Claims (1)
モリに結合され、蓄えられた情報を複数に分割した主記
憶装置のブロックに対し、共通ブロックと、私用ブロッ
クの区別の指定を行ない得るように構成したことを特徴
とする計算機システム。 （２）主記憶装置のブロン・りがキャシュメモリ内に取
込まれるときに、共通ブロックか、または私用ブロック
かの識別情報を同時にキャシュメモリ内か、または処理
機構内に取り込むようにしたことを特徴とする特許請求
の範囲第１項記載の計算機システム。 （８）処理機構が中央処理装置、ファイル処理装置、ま
たは通信制御処理装置などの入出力処理装置であること
を特徴とする特許請求の範囲ｗＬ１項記載の計算機シス
テム。[Claims] (1) Distinguish between a common block and a private block in blocks of a main memory device that is connected to each cache memory associated with a plurality of processing mechanisms and divides stored information into a plurality of blocks. A computer system characterized in that it is configured to be able to specify. (2) When a block in the main storage device is loaded into the cache memory, identification information as to whether it is a common block or a private block is simultaneously loaded into the cache memory or processing mechanism. A computer system according to claim 1, characterized in that: (8) The computer system according to claim wL1, wherein the processing mechanism is an input/output processing device such as a central processing unit, a file processing device, or a communication control processing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098912A JPS58214957A (en) | 1982-06-09 | 1982-06-09 | Computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57098912A JPS58214957A (en) | 1982-06-09 | 1982-06-09 | Computer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58214957A true JPS58214957A (en) | 1983-12-14 |
Family
ID=14232336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57098912A Pending JPS58214957A (en) | 1982-06-09 | 1982-06-09 | Computer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214957A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1989006011A1 (en) * | 1987-12-18 | 1989-06-29 | Digital Equipment Corporation | Managing interlocking |
| JPH03501069A (en) * | 1987-07-10 | 1991-03-07 | フォームラブ・インターナショナル・リミテッド | recognition system |
| US5129089A (en) * | 1987-12-18 | 1992-07-07 | Digital Equipment Corporation | Distributed interlock apparatus and distributed interlock management method |
-
1982
- 1982-06-09 JP JP57098912A patent/JPS58214957A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03501069A (en) * | 1987-07-10 | 1991-03-07 | フォームラブ・インターナショナル・リミテッド | recognition system |
| WO1989006011A1 (en) * | 1987-12-18 | 1989-06-29 | Digital Equipment Corporation | Managing interlocking |
| US5129089A (en) * | 1987-12-18 | 1992-07-07 | Digital Equipment Corporation | Distributed interlock apparatus and distributed interlock management method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01269142A (en) | Buffer memory control system | |
| JPS58214957A (en) | Computer system | |
| JPS5832427B2 (en) | multiplex information processing system | |
| JPS58201166A (en) | Multiprocessor system | |
| JPH0551933B2 (en) | ||
| JPH0290259A (en) | Multiprocessor system | |
| JPS62295147A (en) | Virtual computer system | |
| JPH0211931B2 (en) | ||
| JPS5994287A (en) | High-speed address converter | |
| JPS62184560A (en) | Input/output buffer controller | |
| JPS59114657A (en) | Memory interface circuit of microcomputer | |
| JPH04181454A (en) | Data access controller | |
| JPS62216046A (en) | Record control system for logical simulation device | |
| JPS6031663A (en) | Switching device of memory | |
| JPS62184561A (en) | Input/output buffer controller | |
| JPS59121455A (en) | Prefixing system | |
| JPS61161560A (en) | Memory device | |
| JPH0314073A (en) | Vector processing system | |
| JPH0282331A (en) | Cache memory controlling system | |
| JPS6152768A (en) | Interrupt control mechanism of multiprocessor system | |
| JPS63121975A (en) | Information processor | |
| JPS635460A (en) | Parallel computer | |
| JPH04130567A (en) | Data processor | |
| JPH01156847A (en) | Memory access processor | |
| JPS61221845A (en) | Producing system for invalidated address of buffer memory |