JPS58202623A - トランジスタスイツチ回路 - Google Patents
トランジスタスイツチ回路Info
- Publication number
- JPS58202623A JPS58202623A JP57085668A JP8566882A JPS58202623A JP S58202623 A JPS58202623 A JP S58202623A JP 57085668 A JP57085668 A JP 57085668A JP 8566882 A JP8566882 A JP 8566882A JP S58202623 A JPS58202623 A JP S58202623A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- arm
- diode
- voltage
- snubber
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/661—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals
- H03K17/662—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals each output circuit comprising more than one controlled bipolar transistor
Landscapes
- Inverter Devices (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トランジスタスイッチ回路に係シ、特にイン
バータなどに適用されるトランジスタスイッチ回路に関
する。
バータなどに適用されるトランジスタスイッチ回路に関
する。
トランジスタインバータとしては、従来よシ第１図に示
された回路構成のものが知られている。
された回路構成のものが知られている。
第１図に示されたインバータは、ブリッジ結線される４
組のトランジスタスイッチ回路（以下、アームと称する
）１〜４と、アーム１と３との接読点とアーム２と４と
の接続点間に接続される直流電蝕（電圧Ｅ）５と、アー
ム１と２との接続点とアーム３と４との接続点間に接続
される負荷６とから形成されている。各アーム１〜４は
同一に構成されておシ、アーム１を例にとればトランジ
スタ置、のコレクタ・エミッタ間に、直列接続されたス
ナバコンデンサＣ１と抵抗Ｒ３から成るスナバ回路と、
ダイオードＤ、とがそれぞれ並列に床絖されている。ま
た、トランジスタＴＲ１のベースには、オン・オフ指令
としてのペース信号が入力されるようになっている。
組のトランジスタスイッチ回路（以下、アームと称する
）１〜４と、アーム１と３との接読点とアーム２と４と
の接続点間に接続される直流電蝕（電圧Ｅ）５と、アー
ム１と２との接続点とアーム３と４との接続点間に接続
される負荷６とから形成されている。各アーム１〜４は
同一に構成されておシ、アーム１を例にとればトランジ
スタ置、のコレクタ・エミッタ間に、直列接続されたス
ナバコンデンサＣ１と抵抗Ｒ３から成るスナバ回路と、
ダイオードＤ、とがそれぞれ並列に床絖されている。ま
た、トランジスタＴＲ１のベースには、オン・オフ指令
としてのペース信号が入力されるようになっている。
このように構成されるインバータのスイッチ動作につい
て、第２図（ａ）〜（ｄ）を用いて説明する。第２図の
横軸は、時間Ｔが示されておシ、第２図（ａ）にアーム
１およびアーム４のコレクタを圧Ｖ、。
て、第２図（ａ）〜（ｄ）を用いて説明する。第２図の
横軸は、時間Ｔが示されておシ、第２図（ａ）にアーム
１およびアーム４のコレクタを圧Ｖ、。
Ｖ４、同図（ｂ）にトランジスタＴＲｔ、ＴＲ，の作動
状態、同図（Ｃ）にアーム２お責びアーム３のコレクタ
電圧Ｌ ＋ ｖｓ 、同図（ｄ）にトランジスタ’１’
Ｒ１，ＴＲ，の作動状態が示されている。
状態、同図（Ｃ）にアーム２お責びアーム３のコレクタ
電圧Ｌ ＋ ｖｓ 、同図（ｄ）にトランジスタ’１’
Ｒ１，ＴＲ，の作動状態が示されている。
第２図（ｂ）および（ｄ）に示されるようにトランジス
タＴＲ，、ＴＲ，、とトランジスタＴＲ，、ＴＲ１１は
交互にオン・オフされアーム１がオンしている期間（例
えばＴ、−Ｔ、間）、アーム２には第２図（Ｃ）に示さ
江るように直流電源電圧Ｅが印加される。Ｔ２において
、アーム１がオフされるとき、一般に配線のインダクタ
ンスとコンデンサＣ８の容量とによって定められるコン
デンサＣ８の蓄電電圧が発生され、アーム１には電源電
圧Ｅ以上の過電圧が印加される。この過電圧によって、
アーム２のダイオードＤ、がオンされ、負荷電流Ｌｘ。
タＴＲ，、ＴＲ，、とトランジスタＴＲ，、ＴＲ１１は
交互にオン・オフされアーム１がオンしている期間（例
えばＴ、−Ｔ、間）、アーム２には第２図（Ｃ）に示さ
江るように直流電源電圧Ｅが印加される。Ｔ２において
、アーム１がオフされるとき、一般に配線のインダクタ
ンスとコンデンサＣ８の容量とによって定められるコン
デンサＣ８の蓄電電圧が発生され、アーム１には電源電
圧Ｅ以上の過電圧が印加される。この過電圧によって、
アーム２のダイオードＤ、がオンされ、負荷電流Ｌｘ。
はこのダイオードＤｔに転流される。この負荷電流ＩＬ
は負荷のインダクタンス成分が小さいと、急速に減衰さ
れ、Ｔ、においてダイオードＤ、がオフされる。このＴ
ｔ Ｔｓ間のアーム２のコレクタ電圧■、は逆電圧に
外っている。アーム２のダイオードＤ、がオフされると
同時に、第２図（Ｃ）図示一点鎖線Ａで囲まれた部分に
示されるように１、、護・ζ）、 急速にアーム２に再び順電圧が印加される。このときの
電圧上昇率ｄｖ／ｄｔが極めて高いため、アーム２のト
ランジスタ置、に変位電流が発生し、この変位電流はト
ランジスタ置、内の増幅効果によりスパイク状のものと
なる。また、電圧上昇の絶対値が大きくかつその通流期
間が通常のターンオン、ターンオフ時間よシも長いので
、そのスイッチング損失は極めて大きなものとなる。例
えば周波数が数ｋＨｚ程度の場合は無視できるが、数１
０ｋＨｚになると、変位電流によるスイッチング損失が
全損失の大部分を占めるようになる。
は負荷のインダクタンス成分が小さいと、急速に減衰さ
れ、Ｔ、においてダイオードＤ、がオフされる。このＴ
ｔ Ｔｓ間のアーム２のコレクタ電圧■、は逆電圧に
外っている。アーム２のダイオードＤ、がオフされると
同時に、第２図（Ｃ）図示一点鎖線Ａで囲まれた部分に
示されるように１、、護・ζ）、 急速にアーム２に再び順電圧が印加される。このときの
電圧上昇率ｄｖ／ｄｔが極めて高いため、アーム２のト
ランジスタ置、に変位電流が発生し、この変位電流はト
ランジスタ置、内の増幅効果によりスパイク状のものと
なる。また、電圧上昇の絶対値が大きくかつその通流期
間が通常のターンオン、ターンオフ時間よシも長いので
、そのスイッチング損失は極めて大きなものとなる。例
えば周波数が数ｋＨｚ程度の場合は無視できるが、数１
０ｋＨｚになると、変位電流によるスイッチング損失が
全損失の大部分を占めるようになる。
また、通常、接合部の温度上昇とともにトランジスタの
電流増幅率が増大されるので、変位電流に起因するスパ
イク電流は一層増大されることになる。このため、温度
上昇による損失の増大現象が交互にくシ返され、正帰還
動作によって、トランジスタは熱いつ走してしまい、つ
いには破壊されるという問題があった。この現象を防止
する方法として、第１にはスナバコンデンサの容量を増
力口することが考えられる。しかし、スイッチング頻度
の高い高周波のときのスナバ回路損失Ｐｒ、ｏｓｓは、
次式（１）で示されるように、スナバコンデンサの容ｔ
Ｃに比例して増大される。なお、式（１）において、ｆ
はスイッチング周波数を表わしている。
電流増幅率が増大されるので、変位電流に起因するスパ
イク電流は一層増大されることになる。このため、温度
上昇による損失の増大現象が交互にくシ返され、正帰還
動作によって、トランジスタは熱いつ走してしまい、つ
いには破壊されるという問題があった。この現象を防止
する方法として、第１にはスナバコンデンサの容量を増
力口することが考えられる。しかし、スイッチング頻度
の高い高周波のときのスナバ回路損失Ｐｒ、ｏｓｓは、
次式（１）で示されるように、スナバコンデンサの容ｔ
Ｃに比例して増大される。なお、式（１）において、ｆ
はスイッチング周波数を表わしている。
ＰＬＯ８１１＝Ｃ−Ｅ２・ｆ ””・（１）
従って、インバータの出力電圧および負荷電流が大きな
装置になると、スナバ回路損失が大きなものとなるので
、効率の低下をもたらすとともに冷却装置や放熱装置の
容量が増大されて装置が大形になってしまうという欠点
が有る。
従って、インバータの出力電圧および負荷電流が大きな
装置になると、スナバ回路損失が大きなものとなるので
、効率の低下をもたらすとともに冷却装置や放熱装置の
容量が増大されて装置が大形になってしまうという欠点
が有る。
また、他の方法として、トランジスタのオフ期間、ベー
スドライブを強く負方向に印加することによって変位電
流の発生を防止させようとする方法が考えられるが、変
位電流は立上シが急俊なため、配線のインダクタンス等
の影響によって上記の制御を適切に行わせることが困難
で、変位電流の発生を完全に防止することが難しいとい
う欠点を有している。
スドライブを強く負方向に印加することによって変位電
流の発生を防止させようとする方法が考えられるが、変
位電流は立上シが急俊なため、配線のインダクタンス等
の影響によって上記の制御を適切に行わせることが困難
で、変位電流の発生を完全に防止することが難しいとい
う欠点を有している。
特に、上記した変位電流による問題は、容量の大きな高
周波駆動インバータや、負荷がインダクタンス成分の小
さい整流器（ＤＣ−ＤＣ変換等）のときに、最も問題と
なるものである。
周波駆動インバータや、負荷がインダクタンス成分の小
さい整流器（ＤＣ−ＤＣ変換等）のときに、最も問題と
なるものである。
本発明の目的は、トランジスタの変位電流を抑制させ且
つスナバ回路損失を低減させることができるトランジス
タスイッチ回路を提供することにある。
つスナバ回路損失を低減させることができるトランジス
タスイッチ回路を提供することにある。
本発明は、ペース信号によシ開閉されるトランジスタと
該トランジスタのコレクターエミッタ間に並列接続され
る第１のスナバ回路とにより形成される第１のスイッチ
回路と、該第１のスイッチ回路と順方向直列接続される
ダイオードと該ダイオードに並列接続される第２のスナ
バ回路とによ多形成される第２のスイッチ回路と、コン
デンサとダイオードとから形成され前記第１及び第２の
スイッチ回路に並列接続される電圧クランプ回路と、を
具備して構成さ九るものとすることによシ、トランジス
タの変位電流を抑制させるとともに、スナバ回路損失を
低減させようとするものである。
該トランジスタのコレクターエミッタ間に並列接続され
る第１のスナバ回路とにより形成される第１のスイッチ
回路と、該第１のスイッチ回路と順方向直列接続される
ダイオードと該ダイオードに並列接続される第２のスナ
バ回路とによ多形成される第２のスイッチ回路と、コン
デンサとダイオードとから形成され前記第１及び第２の
スイッチ回路に並列接続される電圧クランプ回路と、を
具備して構成さ九るものとすることによシ、トランジス
タの変位電流を抑制させるとともに、スナバ回路損失を
低減させようとするものである。
即ち、本発明は、トランジスタの変位電流は、順方向に
印加される電圧が低いと大きく、逆に高いとｄｖ／ｄｔ
が大きくて敏大幅に抑制されるという特性に着目してな
されたものである。
印加される電圧が低いと大きく、逆に高いとｄｖ／ｄｔ
が大きくて敏大幅に抑制されるという特性に着目してな
されたものである。
以Ｆ、本発明を図示実施例に基づいて説明する。
第３図に本発明の適用された第１実施例のインバータ回
路構成図が示されている。なお、図中第１図図示従来例
と同一符号の付されたものは同一構成、同一機能を有す
るものである。
路構成図が示されている。なお、図中第１図図示従来例
と同一符号の付されたものは同一構成、同一機能を有す
るものである。
第３図に示されたように、各アーム１〜４のトランジス
タスイッチ回路はブリッジ結線されておシ、第１図図示
従来例と同様に直流電源５および負荷が接続されている
。しかし、本実施例に示される負荷は図示されたように
、変圧器８の二次側に形成されたダイオードＤ、、Ｄ６
からなる整流回路を介して負荷９が接続されている。ま
た、各アームは同一の構成でアシ、アーム１を例にとっ
て説明すると、トランジスタＴＲｔ とダイオードＤ、
ｌｌとが順方向に直列接続され、それらには各々コンデ
ンサＣ１１と抵抗Ｒ１１、及びコンデンサＣ□と抵抗ａ
ｔｔから成るスナバ回路が並列に接続され、さらに上記
回路と、並列にダイオードＤ１１が逆方向に接続されて
いる。
タスイッチ回路はブリッジ結線されておシ、第１図図示
従来例と同様に直流電源５および負荷が接続されている
。しかし、本実施例に示される負荷は図示されたように
、変圧器８の二次側に形成されたダイオードＤ、、Ｄ６
からなる整流回路を介して負荷９が接続されている。ま
た、各アームは同一の構成でアシ、アーム１を例にとっ
て説明すると、トランジスタＴＲｔ とダイオードＤ、
ｌｌとが順方向に直列接続され、それらには各々コンデ
ンサＣ１１と抵抗Ｒ１１、及びコンデンサＣ□と抵抗ａ
ｔｔから成るスナバ回路が並列に接続され、さらに上記
回路と、並列にダイオードＤ１１が逆方向に接続されて
いる。
このように構成される第１実施例の動作について第４図
（ａ）〜（ｅ）を用いて説明する。
（ａ）〜（ｅ）を用いて説明する。
第４図（ａ）〜（ｅ）の横軸には時間Ｔが示されており
、同図（ａ）、 （ｂ）にそれぞれトランジスタ’Ｉ’
ＦＬ１．ＴＦＬ４及びＴＲ，、ＴＲｓの作動状態が、同
図（Ｃ）にアーム１の両端電圧Ｖｌｌが、同図（ｄ）に
アーム１のダイオードＤ３．の電圧ＶＤが、同図（ｅ）
にアーム１のトランジスタＴＲ１のコレクタ電圧■、が
示されている。
、同図（ａ）、 （ｂ）にそれぞれトランジスタ’Ｉ’
ＦＬ１．ＴＦＬ４及びＴＲ，、ＴＲｓの作動状態が、同
図（Ｃ）にアーム１の両端電圧Ｖｌｌが、同図（ｄ）に
アーム１のダイオードＤ３．の電圧ＶＤが、同図（ｅ）
にアーム１のトランジスタＴＲ１のコレクタ電圧■、が
示されている。
第４図（Ｃ）に示されたようにアーム１の両端電圧は、
菖２図（ａ）図示従来例のアーム１０両端電圧の波形と
同一である。つまυ、アームとしてのスイッチ機能は従
来と同様であシ、本実施例はインバータの出力電圧に何
の影響も与えないということである。
菖２図（ａ）図示従来例のアーム１０両端電圧の波形と
同一である。つまυ、アームとしてのスイッチ機能は従
来と同様であシ、本実施例はインバータの出力電圧に何
の影響も与えないということである。
ここで、スイッチ回路のトランジスタに発生する変位電
流の抑制を中心として、動作を説明する。
流の抑制を中心として、動作を説明する。
前述したように、例えばトランジスタＴＲ，に変位電流
が発生したのは、第４図（Ｃ）中一点鎖線Ａで囲まれた
部分においてであシ、オンされていたアーム２がオンさ
れたあとアーム１の端子電圧が急激に立上げられるとき
であった。
が発生したのは、第４図（Ｃ）中一点鎖線Ａで囲まれた
部分においてであシ、オンされていたアーム２がオンさ
れたあとアーム１の端子電圧が急激に立上げられるとき
であった。
（９）
本実施例においては、アーム２がオンしている時アーム
１は電源電圧Ｅに保持され、トランジスタＴＲ，１のス
ナバコンデンサＣ１１も電源電圧Ｅに充電されている。
１は電源電圧Ｅに保持され、トランジスタＴＲ，１のス
ナバコンデンサＣ１１も電源電圧Ｅに充電されている。
アーム２がオフされて、アーム１の逆並列ダイオードＤ
Ｉｔが導通される時、コンデンサＣ１１は放電される。
Ｉｔが導通される時、コンデンサＣ１１は放電される。
放電回路はダイオードＤ Ｉ １１のスナバ回路であり
、コンデンサＣ１１の放電とともに、コンデンサＣ１１
が充電される。従って、コンデンサＣ１ｌの電圧ｖｃＩ
Ｉ は次式（Ｚ）に示される電圧となって零まで減少さ
れない。
、コンデンサＣ１１の放電とともに、コンデンサＣ１１
が充電される。従って、コンデンサＣ１ｌの電圧ｖｃＩ
Ｉ は次式（Ｚ）に示される電圧となって零まで減少さ
れない。
ＶｃＩｌ ＝ｐ：ｘＣ／ （Ｃｏ＋Ｃｔ＊ ） ”・
Ｃ１）この電圧Ｖｃ１１はコンデンサＣ１１＋０１１の
比率により、任意に変えることができる。ＣＩｌ”ｅｌ
ｌの場合は■ｃ１１＝Ｅ／２となる。
Ｃ１）この電圧Ｖｃ１１はコンデンサＣ１１＋０１１の
比率により、任意に変えることができる。ＣＩｌ”ｅｌ
ｌの場合は■ｃ１１＝Ｅ／２となる。
逆並列ダイオードＤ１１がオフされるとトランジスタ置
、に急峻な順電圧が印加されるが、高い電圧領域である
ため、変位電流は発生されない。
、に急峻な順電圧が印加されるが、高い電圧領域である
ため、変位電流は発生されない。
というのは一般に、半導体素子の接合容量ＣＡＲは、次
式〇）に示されるように、コレクタ電圧Ｖｃの平方根に
逆比例するものである。
式〇）に示されるように、コレクタ電圧Ｖｃの平方根に
逆比例するものである。
（１０）
ＣＴＩＬ”ｌ／Ａ弓 １０１１０６８０．（
３）従って、コレクタ電圧Ｖｃが高ければ接合容量ＣＴ
Ｒが小さくなシ、これによって変位電流が決められるこ
とから、トランジスタＴＲｔに印加される電圧波形を変
えることで、変位電値の発生を完全に押えることができ
るのである。なお、このことは本実施例を用いた実験に
よシ確認された。
３）従って、コレクタ電圧Ｖｃが高ければ接合容量ＣＴ
Ｒが小さくなシ、これによって変位電流が決められるこ
とから、トランジスタＴＲｔに印加される電圧波形を変
えることで、変位電値の発生を完全に押えることができ
るのである。なお、このことは本実施例を用いた実験に
よシ確認された。
次に、スナバ回路損失について説明する。
アーム１を例にとれば、本実施例にはダイオードＤ１．
のスナバ回路と、トランジスタＴＲ，のスナバ回路とが
設けられているが、ダイオードＤＩＭのスナバ回路を充
電するに要する損失エネルギーは、ターンオフ時にトラ
ンジスタＴＲ，１のスナバ回路に充電されていたエネル
ギーが転送されるので、２つのスナバ回路の損失合計は
、最初のターンオフ時にトランジスタＴＲ１のスナバ回
路に充ｔ’ｇ ｈｕｂ”４″″′−′″８１９．て・、
□４１１９・６９１・”ンデンサ容量Ｃ１ｌが同じであ
れば、従来のスナバ回路損失と同じになるが、本実施例
によれば変位電流が発生されないのでスナバコンデンサ
ＣＩＩを（１１） 小容量とすることができることから、スナバ回路損失は
大幅に低減される。
のスナバ回路と、トランジスタＴＲ，のスナバ回路とが
設けられているが、ダイオードＤＩＭのスナバ回路を充
電するに要する損失エネルギーは、ターンオフ時にトラ
ンジスタＴＲ，１のスナバ回路に充電されていたエネル
ギーが転送されるので、２つのスナバ回路の損失合計は
、最初のターンオフ時にトランジスタＴＲ１のスナバ回
路に充ｔ’ｇ ｈｕｂ”４″″′−′″８１９．て・、
□４１１９・６９１・”ンデンサ容量Ｃ１ｌが同じであ
れば、従来のスナバ回路損失と同じになるが、本実施例
によれば変位電流が発生されないのでスナバコンデンサ
ＣＩＩを（１１） 小容量とすることができることから、スナバ回路損失は
大幅に低減される。
従って、本実施例によれば、トランジスタの変位電流の
発生を防止することができ且つ、スナバ回路損失を低減
できるという効果がある。
発生を防止することができ且つ、スナバ回路損失を低減
できるという効果がある。
なお、上記実施例に示されたトランジスタスイッチ回路
は、上記実施例のインバータに限られるものではなく、
櫨々のインバータに適用することができるものである。
は、上記実施例のインバータに限られるものではなく、
櫨々のインバータに適用することができるものである。
例えば、第５図に示されたものは、ハーフブリッジ型イ
ンバータに適用されｆＣ，ものであり、第６図に示され
たものは、トランスを用いた並列型インバータに適用さ
れたものである。また、インバータ負荷にあっても第３
図図示例のような整流負荷に限られるものでないことは
言うまでもない。
ンバータに適用されｆＣ，ものであり、第６図に示され
たものは、トランスを用いた並列型インバータに適用さ
れたものである。また、インバータ負荷にあっても第３
図図示例のような整流負荷に限られるものでないことは
言うまでもない。
上記した実施例において、スナバ回路損失を低減させる
ためスナバコンデンサの容量を小さくしていくと、第４
図（０・のトランジスタターンオフ時の過電圧が高くな
ることにつながる。そこで、この過電圧の発生を防止さ
せるための電圧クランプ（１２） 回路を、付加して設けられた本発明の他の実施例が第７
図に示されている。
ためスナバコンデンサの容量を小さくしていくと、第４
図（０・のトランジスタターンオフ時の過電圧が高くな
ることにつながる。そこで、この過電圧の発生を防止さ
せるための電圧クランプ（１２） 回路を、付加して設けられた本発明の他の実施例が第７
図に示されている。
第７図に示されたように、本実施例が第３図図示実施例
と異なる点は、アーム１を例にとればダイオードＤＢと
電源５の一方の端子とが接続される回路にクランプコン
デンサＣＩ４が挿入され、このコンデンサＣＩ４とダイ
オードＤ、４との接続点が電源５の他の端子に接続され
ていることにある。
と異なる点は、アーム１を例にとればダイオードＤＢと
電源５の一方の端子とが接続される回路にクランプコン
デンサＣＩ４が挿入され、このコンデンサＣＩ４とダイ
オードＤ、４との接続点が電源５の他の端子に接続され
ていることにある。
つまり、従来、トランジスタＴＲ，に逆電圧が印加され
ることを防ぐため、逆並列ダイオードＩ）ｕは実装面か
ら、トランジスタＴＲ，との接続配線長を短くするよう
に配置されてきたが、本実施例によれば、トランジスタ
ＴＲ，に逆バイアスが印加されることがないので、特に
近くに配置する必要はなく、逆に、アーム１の逆並列ダ
イオードＤｌｌはアーム２の近くに配置し、また、アー
ム２の逆並列ダイオードＤ０はアーム１のすぐそばに配
置するとともに、アーム端子電圧を電源電圧Ｅに保持さ
せるためクランプコンデンサＣＩＡが設けられている。
ることを防ぐため、逆並列ダイオードＩ）ｕは実装面か
ら、トランジスタＴＲ，との接続配線長を短くするよう
に配置されてきたが、本実施例によれば、トランジスタ
ＴＲ，に逆バイアスが印加されることがないので、特に
近くに配置する必要はなく、逆に、アーム１の逆並列ダ
イオードＤｌｌはアーム２の近くに配置し、また、アー
ム２の逆並列ダイオードＤ０はアーム１のすぐそばに配
置するとともに、アーム端子電圧を電源電圧Ｅに保持さ
せるためクランプコンデンサＣＩＡが設けられている。
（１３）
このように構成することによって、スナバコンデンサの
容量を小さくしても、各アームに過電圧が印加されるこ
とがなくなシ、トランジスタには直流電源電圧８以上の
過電圧が印加されることがなくなる。
容量を小さくしても、各アームに過電圧が印加されるこ
とがなくなシ、トランジスタには直流電源電圧８以上の
過電圧が印加されることがなくなる。
なお、トランジスタに直列接続されるダイオード（例え
ばアーム１においてはり。）は、高速ダイオードが望ま
しい。即ち、リカバリー電流が大きいとトランジスタの
スナバ回路のコンデンサの放電が、そのリカバリ電流の
ために促進され、極端な場合にはオフ期間においてトラ
ンジスタの電圧が零まで減少されてしまい、前述した変
位電流が発生されてしまうという虞れがあるからである
。
ばアーム１においてはり。）は、高速ダイオードが望ま
しい。即ち、リカバリー電流が大きいとトランジスタの
スナバ回路のコンデンサの放電が、そのリカバリ電流の
ために促進され、極端な場合にはオフ期間においてトラ
ンジスタの電圧が零まで減少されてしまい、前述した変
位電流が発生されてしまうという虞れがあるからである
。
従って、本実施例によれば、前記第３図図示実施例の効
果に加え、トランジスタに過電圧が印加されることがな
いことから、特別に過電圧耐量の大きなトランジスタを
用いる必要がないという効果がある。
果に加え、トランジスタに過電圧が印加されることがな
いことから、特別に過電圧耐量の大きなトランジスタを
用いる必要がないという効果がある。
以上、本発明の実施例について説明したが、本発明を高
周波インバータに適用した実験例に基づ（１４） いて、次に具体的効果を説明する。
周波インバータに適用した実験例に基づ（１４） いて、次に具体的効果を説明する。
高周波インバータは出力６ｋＷ、駆動周波数２０ｋ Ｈ
ｚのものとした。従来方式によればスナバコンデンサの
容量は０．１μＦ以上必要であシ、これによるスナバ回
路損失は１アーム当ｊＤ ２００Ｗになり、スナバ抵抗
の容量は５００Ｗ以上のものが必要であることから、大
型のものとなっていた。
ｚのものとした。従来方式によればスナバコンデンサの
容量は０．１μＦ以上必要であシ、これによるスナバ回
路損失は１アーム当ｊＤ ２００Ｗになり、スナバ抵抗
の容量は５００Ｗ以上のものが必要であることから、大
型のものとなっていた。
これに対し、本発明を適用したものによればスナバコン
デンサ１０．０２μＦと１１５に低減でき、スナバ損失
が４０Ｗに低減された。ただし、直列ダイオードによる
損失が３０Ｗあるので、合計損失は７０Ｗになる。従っ
てダイオード損失を含め、スナバ回路等における損失を
約１７３に低減させることができた。さらに、変位電流
の点より、トランジスタドライブ回路での責務が軽くな
シ、ベース・エミッタ抵抗における損失を小さくするこ
とができた。
デンサ１０．０２μＦと１１５に低減でき、スナバ損失
が４０Ｗに低減された。ただし、直列ダイオードによる
損失が３０Ｗあるので、合計損失は７０Ｗになる。従っ
てダイオード損失を含め、スナバ回路等における損失を
約１７３に低減させることができた。さらに、変位電流
の点より、トランジスタドライブ回路での責務が軽くな
シ、ベース・エミッタ抵抗における損失を小さくするこ
とができた。
以上説明したように、本発明によれば、トランジスタの
変位電流を抑制させることができることからスナバコン
デンサ容量が低減され、これによ（１５） つてスナバ回路損失を大巾に低減させることができると
いう効果がある。
変位電流を抑制させることができることからスナバコン
デンサ容量が低減され、これによ（１５） つてスナバ回路損失を大巾に低減させることができると
いう効果がある。
第１図は従来例の回路構成図、第２図（ａ）〜（ｄ）は
第１図図示従来例の動作を説明するための線図、第３図
は本発明の適用された一実施例の回路構成図、第４図＜
ａ）〜（ｅ）は第３図図示実施例の動作を説明するだめ
の線図、第５図〜第７図はそれぞれ本発明の適用された
他の実施例の回路構成図である。 １〜４・・・トランジスタスイッチ回路、ＴＲ１〜ＴＲ
，・・・トランジスタ、Ｄ、、、Ｄ！、、Ｄ、、、Ｄ４
゜°°°ダイオード％ ｅｌｌ ＋ ｃ、電ｒ
ｃａｔ ｌ Ｃ１！ ＋ ｃａｔ会Ｃ□＋ Ｃ４１＊
Ｃ４１・・・スナバコンデ１シサ、Ｒ，１゜Ｂ１＋
Ｒ１１１Ｒ１！ｌ Ｒｎｔ＋ ａｌｌｔ＋ Ｒ４１１ａ
、！−・−ス（１６） め（口 ＄Ｚ口 第４１ 第ダ囚
第１図図示従来例の動作を説明するための線図、第３図
は本発明の適用された一実施例の回路構成図、第４図＜
ａ）〜（ｅ）は第３図図示実施例の動作を説明するだめ
の線図、第５図〜第７図はそれぞれ本発明の適用された
他の実施例の回路構成図である。 １〜４・・・トランジスタスイッチ回路、ＴＲ１〜ＴＲ
，・・・トランジスタ、Ｄ、、、Ｄ！、、Ｄ、、、Ｄ４
゜°°°ダイオード％ ｅｌｌ ＋ ｃ、電ｒ
ｃａｔ ｌ Ｃ１！ ＋ ｃａｔ会Ｃ□＋ Ｃ４１＊
Ｃ４１・・・スナバコンデ１シサ、Ｒ，１゜Ｂ１＋
Ｒ１１１Ｒ１！ｌ Ｒｎｔ＋ ａｌｌｔ＋ Ｒ４１１ａ
、！−・−ス（１６） め（口 ＄Ｚ口 第４１ 第ダ囚
Claims (1)
- 【特許請求の範囲】 １、ベース信号によシ開閉されるトランジスタと咳トラ
ンジスタのコレクターエミッタ間に並列接続される第１
のスナバ回路とによ多形成される第１のスイッチ回路と
、該第１のインチ回路と、該第１のスイッチ回路と直列
に順方向接続されるダイオードと該ダイオードに並列接
続される第２のスナバ回路とによ多形成される第２のス
イッチ回路と、を具備して構成されることを特徴とする
トランジスタスイッチ回路。 ２、ベース信号によシ開閉されるトランジスタと該トラ
ンジスタのコレクターエミッタ間に並列接続される第１
のスナバ回路とによ多形成される第１のスイッチ回路と
、該第１のスイッチ回路と順方向直列接続されるダイオ
ードと咳ダイオードに並列接続される第２のスナバ回路
とによ多形成される第２のスイッチ回路と、コンデンサ
とダイオードとから形成され前記第１及び第２の直列ス
イッチ回路に並列接続される電圧クランプ回路と、を具
備して構成されること全特徴とするトランジスタスイッ
チ回路。 ３、特許請求の範囲第１項又は第２項記載の発明におい
て、前記第２のスイッチ回路のダイオードを高速ダイオ
ードとしたことを特徴とするトランジスタスイッチ回路
。 ４、％許請求の範囲第１項乃至第３項記載の発明におい
て、第１及び第２のスナバ回路は抵抗とコンデンサの直
列回路であることを特徴とするトランジスタスイッチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085668A JPS58202623A (ja) | 1982-05-21 | 1982-05-21 | トランジスタスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085668A JPS58202623A (ja) | 1982-05-21 | 1982-05-21 | トランジスタスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58202623A true JPS58202623A (ja) | 1983-11-25 |
Family
ID=13865198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085668A Pending JPS58202623A (ja) | 1982-05-21 | 1982-05-21 | トランジスタスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58202623A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805079A (en) * | 1986-05-06 | 1989-02-14 | U.S. Philips Corp. | Switched voltage converter |
| KR20140111594A (ko) * | 2013-03-11 | 2014-09-19 | 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 | 전환 요소, 정류 요소 및 전하 축적 요소를 포함하는 회로 |
-
1982
- 1982-05-21 JP JP57085668A patent/JPS58202623A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4805079A (en) * | 1986-05-06 | 1989-02-14 | U.S. Philips Corp. | Switched voltage converter |
| KR20140111594A (ko) * | 2013-03-11 | 2014-09-19 | 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 | 전환 요소, 정류 요소 및 전하 축적 요소를 포함하는 회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3665934B2 (ja) | ３レベルインバータ装置 | |
| JP2674341B2 (ja) | 電力変換装置のスナバ回路 | |
| JP4837336B2 (ja) | ゲート指令装置、電動機指令機器及びターンオフ指令方法 | |
| US6643157B2 (en) | Resonant inverter circuit | |
| JP2002247862A (ja) | 電力変換装置 | |
| EP0698961A2 (en) | Low-loss clamp circuit | |
| US6353543B2 (en) | Switching circuit of power conversion apparatus | |
| JP2000116120A (ja) | 電力変換装置 | |
| JPS6121015B2 (ja) | ||
| EP1864373A2 (en) | Solid state switching circuit | |
| JP3261911B2 (ja) | 半導体装置のスナバ回路 | |
| JPS58202623A (ja) | トランジスタスイツチ回路 | |
| JP3055121B2 (ja) | チョッパ型ｄｃ−ｄｃコンバータ | |
| JP3899450B2 (ja) | 半導体電力変換装置 | |
| Lin et al. | Actively clamped zero-current-switching quasi-resonant converters using IGBTs | |
| JPH10209832A (ja) | 半導体スイッチ回路 | |
| JPH10136637A (ja) | 半導体スイッチ素子のスナバ回路 | |
| JP2529659B2 (ja) | 自己消弧形スイッチング素子のスナバ回路 | |
| JPS61244264A (ja) | 多出力直流電圧変換回路 | |
| McNeill et al. | Fundamental Comparison of Efficiencies of Voltage Source Converter Phase-Leg Configurations with Super-Junction MOSFETs | |
| JPH0132637B2 (ja) | ||
| JP2023079970A (ja) | スイッチング回路、インバータ回路 | |
| KR950000774Y1 (ko) | 스너버 에너지 회생회로 | |
| JPS5910166A (ja) | ３倍電圧昇圧回路 | |
| JPS6243915A (ja) | パワ−トランジスタの過電圧抑制回路 |